KR20070026993A - 액정 표시 패널 및 그 제조 방법 - Google Patents

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KR20070026993A
KR20070026993A KR1020050079312A KR20050079312A KR20070026993A KR 20070026993 A KR20070026993 A KR 20070026993A KR 1020050079312 A KR1020050079312 A KR 1020050079312A KR 20050079312 A KR20050079312 A KR 20050079312A KR 20070026993 A KR20070026993 A KR 20070026993A
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김경욱
김혁진
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삼성전자주식회사
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Abstract

본 발명은 수직 2도트 인버젼 구동시 가로줄 현상을 방지할 수 있는 액정 패널 및 그 제조 방법에 관한 것이다.
이를 위하여, 본 발명은 이전 수평 라인과 극성이 반전된 수평 라인에 형성된 제1 박막 트랜지스터와; 이전 수평 라인과 극성이 동일한 수평 라인에 형성되고 상기 제1 박막 트랜지스터와 채널 폭 및 채널 길이 중 적어도 어느 하나가 다르게 형성된 제2 박막 트랜지스터를 구비하는 액정 패널 및 그 제조 방법을 개시한다.
수직 2도트 인버젼, 가로줄, 채널 폭, 채널 길이

Description

액정 표시 패널 및 그 제조 방법{LIQUID CRYSTAL DISPLAY PANEL AND METHOD OF FABRICATING THE SAME}
도 1은 액정 패널에 수직 2도트 인버젼 방식으로 충전된 데이터 극성을 액정셀별로 도시한 도면.
도 2는 도 1에 도시된 N-1번째 내지 N+2번째 라인의 액정셀의 데이터 충전 특성도.
도 3은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제1 및 제2 박막 트랜지스터를 비교하여 도시한 평면도.
도 4는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제1 및 제2 박막 트랜지스터를 비교하여 도시한 평면도.
도 5는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제1 및 제2 박막 트랜지스터를 비교하여 도시한 평면도.
도 6a 내지 도 6d는 본 발명의 제1 내지 제3 실시 예에 따른 박막 트랜지스터 기판에서 제1 및 제2 박막 트랜지스터의 일정한 기생 캐패시턴스를 설명하기 위한 평면도.
도 7은 본 발명의 제1 내지 제3 실시 예에 따른 박막 트랜지스터 기판의 제 조 방법을 단계적으로 설명하는 흐름도.
< 도면의 주요 부분에 대한 부호의 설명 >
2 : 게이트 라인 4 : 데이터 라인
6 : 게이트 전극 8A, 8B, 8C, 8D : 소스 전극
10 : 드레인 전극
본 발명은 액정 표시 장치에 관한 것으로, 특히 수직 2도트 인버젼 구동으로 인한 가로줄 현상을 방지할 수 있는 액정 표시 패널 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정 표시 장치는 액정셀들이 액티브 매트릭스(Active Matrix) 형태로 배열된 액정 표시 패널(이하, 액정 패널)과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
액정 표시 장치는 액정 열화 방지 및 화질 향상을 위하여 액정셀에 충전되는 전압의 극성을 주기적으로 반전시키는 인버젼 구동 방법을 이용한다. 특히, 액정 표시 장치는 다른 인버젼 방식 보다 뛰어난 화질을 제공하지만 전력 소모가 크고 특정 패턴에서 플리커를 유발하는 도트 인버젼 방식을 보완하고자 수직 2도트 인버 젼 구동 방법을 이용한다. 그런데, 수직 2도트 인버젼 구동 방법은 휘도 차이로 인한 가로선 문제가 발생하는 단점이 있다. 이하, 도 1 및 도 2를 참조하여 수직 2도트 인버젼 구동 방법의 문제점을 구체적으로 살펴보면 다음과 같다.
도 1은 수직 2도트 인버젼 방법으로 구동되는 액정셀들의 극성을 도시한 것이다.
수직 2도트 인버젼 방법은 액정셀의 극성이 수직 방향으로는 2도트 단위로 반전되고, 수평 방향으로는 도트 단위로 반전되도록 액정셀을 구동한다. 다시 말하여, 수직 2도트 인버젼 방법은 도 1에 도시된 바와 같이 N-1번째 수평 라인은 수평 방향으로 인접한 액정셀이 상반된 극성을 갖도록 구동되고, N번째 수평 라인은 N-1번째 수평 라인의 액정셀과 동일한 극성을 갖도록 구동된다. 그리고, N+1번째 수평 라인은 N번째 수평 라인의 액정셀과 상반된 극성을 갖도록 구동되고, N+2번째 수평 라인은 N+1번째 수평 라인의 액정셀과 동일한 극성을 갖도록 구동된다.
이러한 수직 2도트 인버젼 방법은 도트 인버젼 방법의 플리커 문제를 해결할 수 있는 반면, 수평 라인간의 휘도차로 인한 가로선이 발생되는 문제점이 있다. 이는 액정셀의 극성이 수직 2도트 단위로 극성이 반전됨에 따라 이전 라인과 극성이 동일한 수평 라인과, 이전 라인과 극성이 상반된 수평 라인과의 충전 전압이 다르기 때문이다.
구체적으로, 도 2에 도시된 바와 같이 수평 동기 신호(Hsync)에 응답하여 N-1번째 내지 N+2번째 수평 라인이 구동된다. N-1번째 수평 라인 구동시 데이터 라인을 통해 충전되는 정극성(+) 데이터 신호는 이전 수평 라인의 데이터 신호와 극 성이 상반되어 라이징 타임(Rising Time)이 길어진 반면, N번째 수평 라인의 정극성(+) 데이터 신호는 N-1번째 수평 라인의 데이터 신호와 극성이 동일하여 라이징 타임이 없거나 짧아지게 된다. 그리고, N+1번째 수평 라인에 충전되는 부극성(-) 데이터 신호는 N-1번째 수평 라인과 극성이 상반되어 폴링 타임(Falling Time)이 길어진 반면, N+2번째 수평 라인에 충전되는 부극성(-) 데이터 신호는 N+1번째 수평 라인과 극성이 동일하여 폴링 타임이 없거나 짧아지게 된다.
이로 인하여, 이전 수평 라인과 극성이 반전된 N-1번째 및 N+1번째 수평 라인, 즉 오드(Odd) 수평 라인의 데이터 충전량이 이전 라인과 극성이 동일한 N번째 및 N+2번째 수평 라인, 즉 이븐(Even) 수평 라인의 데이터 충전량 보다 작아지게 된다. 이 결과, 노멀 화이트(Normal White) 모드인 경우 도 1에 도시된 바와 같이 오드 수평 라인이 이븐 수평 라인 보다 밝게 보이는 가로줄 현상이 발생됨으로써 화질이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 수직 2도트 인버젼 구동시 가로줄 현상을 방지할 수 있는 액정 패널 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 액정 패널은 이전 수평 라인과 극성이 반전된 수평 라인에 형성된 제1 박막 트랜지스터와; 이전 수평 라인과 극성이 동일한 수평 라인에 형성되고 상기 제1 박막 트랜지스터와 채널 폭 및 채널 길이 중 적어도 어느 하나가 다르게 형성된 제2 박막 트랜지스터를 구비한다.
그리고, 본 발명의 실시 예에 따른 액정 패널의 제조 방법은 이전 수평 라인과 극성이 반전된 데이터 신호를 공급하기 위한 제1 박막 트랜지스터를 형성하는 단계와; 이전 수평 라인과 극성이 동일한 데이터 신호를 공급하기 위하여 상기 제1 박막 트랜지스터와 채널 폭 및 채널 길이 중 적어도 어느 하나가 다른 제2 박막 트랜지스터를 형성하는 단계를 포함한다.
구체적으로, 상기 제1 박막 트랜지스터 보다 상기 제2 박막 트랜지스터의 채널 폭이 작게 형성된다. 예를 들면, 상기 제1 및 제2 박막 트랜지스터의 채널 폭 편차는 0.5~5㎛ 범위에서 설정된다.
이와 달리, 상기 제1 박막 트랜지스터 보다 상기 제2 박막 트랜지스터의 채널 길이가 크게 형성된다. 예를 들면, 상기 제1 및 제2 박막 트랜지스터의 채널 길이 편차는 0.2~2㎛ 범위에서 설정된다.
또한, 상기 제1 박막 트랜지스터 보다 상기 제2 박막 트랜지터의 채널 폭이 작고 채널 길이가 크게 형성된다.
그리고, 상기 제1 및 제2 박막 트랜지스터는 게이트 전극과 드레인 전극간의 중첩 면적이 동일하게 형성된다.
다시 말하여, 상기 제1 및 제2 박막 트랜지스터는 게이트 전극과 드레인 전극간의 기생 캐패시턴스가 동일하게 형성된다.
상기 제2 박막 트랜지스터의 소스 전극의 길이가 상기 제1 박막 트랜지스터 보다 작게 형성된다.
상기 제2 박막 트랜지스터의 소스 전극의 선폭이 상기 제1 박막 트랜지스터 보다 작게 형성된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 첨부한 도 3 내지 도 7을 참조하여 상세하게 설명하기로 한다.
도 3은 본 발명의 제1 실시 예에 따른 수직 2도트 인버젼 액정 패널의 박막 트랜지스터 기판을 도시한 평면도로서, 특히 오드 수평 라인의 박막 트랜지스터(TFT1)와 이븐 수평 라인의 박막 트랜지스터(TFT2)를 비교하여 도시한 것이다.
도 3에 도시된 박막 트랜지스터 기판은 N-1번째 및 N+1번째 게이트 라인(2) 각각에 접속된 제1 박막 트랜지스터(TFT1)와, N번째 및 N+2번째 게이트 라인(2) 각각에 접속되고 제1 박막 트랜지스터(TFT1)와 채널 폭(W)이 다르게 형성된 제2 박막 트랜지스터(TFT2)를 구비한다.
제1 및 제2 박막 트랜지스터(TFT1, TFT2)는 게이트 라인(2)과 접속된 게이트 전극(6), 데이터 라인(4)과 접속된 소스 전극(8A 또는 8B), 화소 전극과 접속된 드레인 전극(10), 게이트 전극(6)에 의해 구동되어 소스 전극(8A 또는 8B)과 드레인 전극(10) 사이의 채널을 형성하기 위한 반도체 패턴을 구비한다. 반도체 패턴은 채널을 형성하는 활성층과, 소스 전극(8A 또는 8B) 및 드레인 전극(10)과 활성층과 의 오믹 컨택을 위한 오믹 컨택층을 포함한다. 이러한 제1 및 제2 박막 트랜지스터(TFT1, TFT2)는 게이트 라인(2)의 스캔 신호에 응답하여 데이터 라인(4)의 데이터 신호를 화소 전극에 충전한다.
구체적으로, 수직 2도트 인버젼 구동을 위하여 N-1번째 및 N+1번째, 즉 오드 게이트 라인(2)과 접속된 제1 박막 트랜지스터(TFT1)는 이전 수평 라인과 상반된 극성의 데이터 신호를 화소 전극에 충전하게 된다. N번째 및 N+2번째, 즉 이븐 게이트 라인(2)과 접속된 제2 박막 트랜지스터(TFT2)는 해당 스캔 신호에 응답하여 이전 수평 라인과 동일한 극성의 데이터 신호를 화소 전극에 충전하게 된다. 이에 따라, 제1 박막 트랜지스터(TFT1)는 극성 반전으로 지연된 데이터 신호를 화소 전극에 충전하게 되고, 제2 박막 트랜지스터(TFT2)는 동일 극성으로 지연이 거의 없는 데이터 신호를 화소 전극에 충전하게 된다.
이때, 데이터 지연으로 인한 충전율 편차를 방지하기 위하여 제1 박막 트랜지스터(TFT1)는 제2 박막 트랜지스터(TFT2) 보다 채널 폭(W)이 크게 형성된다. 다시 말하여, 제2 박막 트랜지스터(TFT2)는 제1 박막 트랜지스터(TFT1) 보다 채널 폭(W)이 작게 형성된다. 예를 들면, 도 3에 도시된 바와 같이 제2 박막 트랜지스터(TFT2)의 드레인 전극(10)과 마주하는 소스 전극(8B)의 일측면의 길이가 제1 박막 트랜지스터(TFT1)의 소스 전극(8A) 보다 양끝단에서 D1만큼씩 감소되어 형성된다. 이 결과, 제2 박막 트랜지스터(TFT2)의 채널 폭(W)이 제1 박막 트랜지스터(TFT1) 보다 2*D1만큼 작게 형성된다. 이때, 제1 및 제2 박막 트랜지스터(TFT1, TFT2)간의 채널 폭(W) 편차는 충전 특성을 다르게 하면서도 공정 후 수행되는 AOI(Automatic Optical Inspection) 검사에서 불량 판정을 받지 않도록 0.5~5㎛ 범위로 설정되는 것이 바람직하다.
이와 같이, 제2 박막 트랜지스터(TFT2)의 채널 폭(W)이 제1 박막 트랜지스터(TFT1) 보다 작게 형성되어 제1 박막 트랜지스터(TFT1)의 충전 특성이 제2 박막 트랜지스터(TFT2) 보다 좋음으로써 데이터 지연으로 인한 충전율 편차를 보상할 수 있게 된다. 이 결과, 이전 라인과 극성이 반전된 수평 라인과 극성이 동일한 수평 라인간의 휘도 편차가 방지됨으로써 수직 2도트 인버젼 구동으로 인한 가로줄 현상을 방지할 수 있게 된다.
도 4는 본 발명의 제2 실시 예에 따른 수직 2도트 인버젼 액정 패널의 박막 트랜지스터 기판을 도시한 평면도로서, 특히 오드 수평 라인의 박막 트랜지스터(TFT1)와 이븐 수평 라인의 박막 트랜지스터(TFT2)를 비교하여 도시한 것이다.
도 4에 도시된 박막 트랜지스터 기판은 N-1번째 및 N+1번째 게이트 라인(2) 각각에 접속된 제1 박막 트랜지스터(TFT1)와, N번째 및 N+2번째 게이트 라인(2) 각각에 접속되고 제1 박막 트랜지스터(TFT1)와 채널 길이(L)가 다르게 형성된 제2 박막 트랜지스터(TFT2)를 구비한다. 이하, 도 3에 도시된 박막 트랜지스터 기판과 중복되는 구성 요소들에 대한 설명은 생략하기로 한다.
제1 박막 트랜지스터(TFT1)는 극성 반전으로 지연된 데이터 신호를 화소 전극에 충전하게 되고, 제2 박막 트랜지스터(TFT2)는 동일 극성으로 지연이 거의 없는 데이터 신호를 화소 전극에 충전하게 된다.
이때, 데이터 지연으로 인한 충전율 편차를 방지하기 위하여 제1 박막 트랜 지스터(TFT1)는 제2 박막 트랜지스터(TFT2) 보다 채널 길이(L)가 크게 형성된다. 다시 말하여, 제2 박막 트랜지스터(TFT2)는 제1 박막 트랜지스터(TFT1) 보다 채널 길이(L)가 작게 형성된다. 예를 들면, 도 4에 도시된 바와 같이 제2 박막 트랜지스터(TFT2)의 드레인 전극(10)과 소스 전극(8C)과의 간격이 제1 박막 트랜지스터(TFT1)의 드레인 전극(10)과 소스 전극(8A)과의 간격 보다 D2만큼 증가되어 형성된다. 예를 들면, 제2 박막 트랜지스터(TFT2)의 소스 전극(8C)의 선폭을 제1 박막 트랜지스터(TFT1)의 소스 전극(8A) 보다 D2만큼 작게 형성한다. 이 결과, 제2 박막 트랜지스터(TFT2)의 채널 길이(L)가 제1 박막 트랜지스터(TFT1) 보다 D2만큼 크게 형성된다. 이때, 제1 및 제2 박막 트랜지스터(TFT1, TFT2)간의 채널 길이(L) 편차는 충전 특성을 다르게 하면서도 공정 후 수행되는 AOI(Automatic Optical Inspection) 검사에서 불량 판정을 받지 않도록 0.2~2㎛ 범위로 설정되는 것이 바람직하다.
이와 같이, 제2 박막 트랜지스터(TFT2)의 채널 길이(L)가 제1 박막 트랜지스터(TFT1) 보다 크게 형성되어 제1 박막 트랜지스터(TFT1)의 충전 특성이 제2 박막 트랜지스터(TFT2) 보다 좋음으로써 데이터 지연으로 인한 충전율 편차를 보상할 수 있게 된다. 이 결과, 이전 라인과 극성이 반전된 수평 라인과 극성이 동일한 수평 라인간의 휘도 편차가 방지됨으로써 수직 2도트 인버젼 구동으로 인한 가로줄 현상을 방지할 수 있게 된다.
도 5는 본 발명의 제3 실시 예에 따른 수직 2도트 인버젼 액정 패널의 박막 트랜지스터 기판을 도시한 평면도로서, 특히 오드 수평 라인의 박막 트랜지스터 (TFT1)와 이븐 수평 라인의 박막 트랜지스터(TFT2)를 비교하여 도시한 것이다.
도 5에 도시된 박막 트랜지스터 기판은 N-1번째 및 N+1번째 게이트 라인(2) 각각에 접속된 제1 박막 트랜지스터(TFT1)와, N번째 및 N+2번째 게이트 라인(2) 각각에 접속되고 제1 박막 트랜지스터(TFT1)와 채널 폭(W) 및 채널 길이(L)가 다르게 형성된 제2 박막 트랜지스터(TFT2)를 구비한다. 이하, 도 3에 도시된 박막 트랜지스터 기판과 중복되는 구성 요소들에 대한 설명은 생략하기로 한다.
제1 박막 트랜지스터(TFT1)는 극성 반전으로 지연된 데이터 신호를 화소 전극에 충전하게 되고, 제2 박막 트랜지스터(TFT2)는 동일 극성으로 지연이 거의 없는 데이터 신호를 화소 전극에 충전하게 된다.
이때, 데이터 지연으로 인한 충전율 편차를 방지하기 위하여 제1 박막 트랜지스터(TFT1)는 제2 박막 트랜지스터(TFT2) 보다 채널 폭(W)은 작게 형성되고 채널 길이(L)는 크게 형성된다. 다시 말하여, 제2 박막 트랜지스터(TFT2)는 제1 박막 트랜지스터(TFT1) 보다 채널 폭(W)은 크게 형성되고 채널 길이(L)는 작게 형성된다. 예를 들면, 도 5에 도시된 바와 같이 제2 박막 트랜지스터(TFT2)의 드레인 전극(10)과 마주하는 소스 전극(8D)의 일측면의 길이가 제1 박막 트랜지스터(TFT1) 보다 감소되어 형성되고, 드레인 전극(10)과 소스 전극(8D)과의 간격이 제1 박막 트랜지스터(TFT1) 보다 증가되어 형성된다.
이에 따라, 제2 박막 트랜지스터(TFT2)은 제1 박막 트랜지스터(TFT1) 보다 채널 폭(W)은 작고, 채널 길이(L)는 크게 형성되어 제1 박막 트랜지스터(TFT1)의 충전 특성이 제2 박막 트랜지스터(TFT2) 보다 좋음으로써 데이터 지연으로 인한 충 전율 편차를 보상할 수 있게 된다. 이 결과, 이전 라인과 극성이 반전된 수평 라인과 극성이 동일한 수평 라인간의 휘도 편차가 방지됨으로써 수직 2도트 인버젼 구동으로 인한 가로줄 현상을 방지할 수 있게 된다.
상술한 바와 같이, 본 발명의 제1 내지 제3 실시 예에 따른 박막 트랜지스터 기판은 제2 박막 트랜지스터(TFT2)의 채널 폭(W) 및/또는 채널 길이(L)를 제1 박막 트랜지스터(TFT1)와 다르게 형성함으로써 오드 수평 라인과 이븐 수평 라인과의 휘도 편차를 방지할 수 있게 된다. 이때, 채널 폭(W) 및/또는 채널 길이(L)를 다르게 형성하면서도 플리커를 방지하기 위하여 도 6a 내지 도 6d와 같이 제1 및 제2 박막 트랜지스터(TFT1, TFT2)의 게이트 전극(6)과 드레인 전극(8A, 8B, 8C, 8D)의 중첩으로 인한 기생 캐패시턴스(Cgd)는 동일하게 한다.
도 6a는 본 발명의 제1 내지 제3 실시 예에 따른 제1 박막 트랜지스터(TFT1)를, 도 6b는 본 발명의 제1 실시 예에 따른 제2 박막 트랜지스터(TFT2)를, 도 6c는 본 발명의 제2 실시 예에 따른 제2 박막 트랜지스터(TFT2)를, 도 6d는 본 발명의 제3 실시 예에 따른 제2 박막 트랜지스터(TFT3)를 도시한 평면도이다.
도 6a 내지 도 6d를 참조하면, 제1 박막 트랜지스터(TFT1)와 대비하여 제2 박막 트랜지스터(TFT2)의 채널 폭(W) 및/또는 채널 길이(L)를 조절하는 경우에도 게이트 전극(6)과 드레인 전극(8A, 8B, 8C, 8D)의 중첩 면적은 동일하게 설정됨을 알 수 있다. 이에 따라, 제1 및 제2 박막 트랜지스터(TFT1, TFT2)의 게이트 전극(6)과 드레인 전극(8A, 8B, 8C, 8D)간의 기생 캐패시턴스(Cgd)가 동일함으로써 기생 캐패시턴스(Cgd) 편차로 인한 플리커도 방지할 수 있게 된다.
도 7은 본 발명의 제1 내지 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 단계적으로 도시한 흐름도이다. 이하, 본 발명의 제조 방법을 도 3 내지 도 5에 도시된 박막 트랜지스터 기판을 참조하여 설명하기로 한다.
제1 단계(S1)에서 게이트 라인(2)과, 게이트 라인(2)으로부터 돌출된 게이트 전극(6)을 포함하는 게이트 패턴이 투명한 절연 기판 위에 형성된다. 이러한 게이트 패턴은 게이트 금속층이 기판 위에 증착되고 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다. 게이트 금속층으로는 Al, Mo, Cu, Cr, Ti 금속 또는 그들의 합금이 단일층 또는 복층 구조로 형성되어 이용된다.
그 다음, 제2 단계(S2)에서 게이트 패턴을 덮는 게이트 절연막이 형성된다. 게이트 절연막으로는 SiNx, SiOx 등과 같은 무기 절연 물질이 이용된다.
이어서, 제3 단계(S3)에서 게이트 절연막 위에 활성층 및 오믹 컨택층을 포함하는 반도체 패턴이 게이트 전극(6)과 중첩부를 갖도록 형성된다. 반도체 패턴은 비정질 실리콘층과 N+ 이온 도핑된 비정질 실리콘층이 적층되고 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다.
그리고, 제4 단계(S4)에서 반도체 패턴이 형성된 게이트 절연막 위에 게이트 라인(2)과 교차하는 데이터 라인(4), 데이터 라인(4)으로부터 돌출된 소스 전극(8A, 8B, 8C, 8D), 소스 전극(8A, 8B, 8C, 8D)과 마주하는 드레인 전극(10)을 포함하는 소스/드레인 패턴이 형성된다. 이러한 소스/드레인 패턴은 소스/드레인 금속층이 증착되고 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝 됨으로써 형성된다. 소스/드레인 금속층으로는 Al, Mo, Cu, Cr, Ti 금속 또는 그들의 합금이 단일층 또는 복층 구조로 형성되어 이용된다. 그 다음, 소스 전극(8A, 8B, 8C, 8D)과 드레인 전극(10) 사이로 노출된 오믹 컨택층을 제거하여 활성층이 노출되게 한다.
한편, 상기 게이트 절연막, 비정질 실리콘층, N+ 이온 도핑된 비정질 실리콘층, 소스/드레인 금속층이 연속 증착된 다음 하나의 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 반도체 패턴과 소스/드레인 패턴이 형성되기도 한다.
이에 따라, N-1번째 및 N+1번째 게이트 라인(2) 각각과 접속된 제1 박막 트랜지스터(TFT1)와, N번째 및 N+2번째 게이트 라인(2) 각각과 접속된 제2 박막 트랜지스터(TFT2)가 완성된다. 이때, 데이터 지연으로 인한 충전율 편차를 보상하기 위하여 제1 및 제2 박막 트랜지스터(TFT1, TFT2)의 채널 폭(W) 및/또는 채널 길이(L)가 다르게 형성된다.
예를 들면, 도 3에 도시된 바와 같이 제2 박막 트랜지스터(TFT2)의 소스 전극(8B, 8C, 8D)의 길이를 제1 박막 트랜지스터(TFT1) 소스 전극(8A) 보다 작게 형성하여 제2 박막 트랜지스터(TFT2)의 채널 폭(W)이 제1 박막 트랜지스터(TFT1) 보다 감소되게 한다.
이와 달리, 도 4에 도시된 바와 같이 제2 박막 트랜지스터(TFT2)의 소스 전극(8B, 8C, 8D)의 선폭을 제1 박막 트랜지스터(TFT1) 소스 전극(8A) 보다 작게 형성하여 제2 박막 트랜지스터(TFT2)의 채널 길이(L)가 제1 박막 트랜지스터(TFT1) 보다 증가되게 한다.
또한, 도 5에 도시된 바와 같이 제2 박막 트랜지스터(TFT2)의 소스 전극(8B, 8C, 8D)의 길이를 제1 박막 트랜지스터(TFT1) 소스 전극(8A) 보다 작게 하고 소스 전극(8B, 8C, 8D)의 선폭을 제1 박막 트랜지스터(TFT1) 소스 전극(8A) 보다 작게 형성함으로써 제2 박막 트랜지스터(TFT2)가 제1 박막 트랜지스터(TFT1) 보다 채널 폭(W)은 감소되고, 채널 길이(L)는 증가되게 한다.
그 다음, 제5 단계(S5)에서 소스/드레인 패턴을 덮는 보호막이 형성되고, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 드레인 전극(10)의 일부를 노출시키는 컨택홀이 형성된다.
이어서, 제6 단계(S6)에서 컨택홀을 통해 드레인 전극(10)과 접속되는 화소 전극이 보호막 위에 형성된다. 화소 전극은 투명 도전 물질이 보호막 위에 증착된 다음 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다.
상술한 바와 같이, 본 발명에 따른 액정 표시 패널 및 그 제조 방법은 극성이 반전되는 수평 라인의 제1 박막 트랜지스터와, 극성이 동일한 수평 라인의 제2 박막 트랜지스터의 충전 특성을 다르게 함으로써 데이터 지연으로 인한 충전율 편차를 보상할 수 있게 된다. 이에 따라, 수직 2도트 인버젼 구동시에도 오드 수평 라인과 이븐 수평 라인간의 휘도 편차를 방지하여 가로줄 현상을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (20)

  1. 이전 수평 라인과 극성이 반전된 수평 라인에 형성된 제1 박막 트랜지스터와;
    이전 수평 라인과 극성이 동일한 수평 라인에 형성되고 상기 제1 박막 트랜지스터와 채널 폭 및 채널 길이 중 적어도 어느 하나가 다르게 형성된 제2 박막 트랜지스터를 구비하는 것을 특징으로 하는 액정 패널.
  2. 제 1 항에 있어서,
    상기 제1 박막 트랜지스터 보다 상기 제2 박막 트랜지스터의 채널 폭이 작게 형성된 것을 특징으로 하는 액정 패널.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터의 채널 폭 편차는 0.5~5㎛ 범위에서 설정된 것을 특징으로 하는 액정 패널.
  4. 제 1 항에 있어서,
    상기 제1 박막 트랜지스터 보다 상기 제2 박막 트랜지스터의 채널 길이가 크게 형성된 것을 특징으로 하는 액정 패널.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터의 채널 길이 편차는 0.2~2㎛ 범위에서 설정된 것을 특징으로 하는 액정 패널.
  6. 제 1 항에 있어서,
    상기 제1 박막 트랜지스터 보다 상기 제2 박막 트랜지터의 채널 폭이 작고 채널 길이가 크게 형성된 것을 특징으로 하는 액정 패널.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터는 게이트 전극과 드레인 전극간의 중첩 면적이 동일하게 형성된 것을 특징으로 하는 액정 패널.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터는 게이트 전극과 드레인 전극간의 기생 캐패시턴스가 동일하게 형성된 것을 특징으로 하는 액정 패널.
  9. 제 2 항 및 제 6 항 중 어느 한 항에 있어서,
    상기 제2 박막 트랜지스터의 소스 전극의 길이가 상기 제1 박막 트랜지스터 보다 작게 형성된 것을 특징으로 하는 액정 패널.
  10. 제 4 항 및 제 6 항 중 어느 한 항에 있어서,
    상기 제2 박막 트랜지스터의 소스 전극의 선폭이 상기 제1 박막 트랜지스터 보다 작게 형성된 것을 특징으로 하는 액정 패널.
  11. 이전 수평 라인과 극성이 반전된 데이터 신호를 공급하기 위한 제1 박막 트랜지스터를 형성하는 단계와;
    이전 수평 라인과 극성이 동일한 데이터 신호를 공급하기 위하여 상기 제1 박막 트랜지스터와 채널 폭 및 채널 길이 중 적어도 어느 하나가 다른 제2 박막 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 액정 패널의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 박막 트랜지스터 보다 상기 제2 박막 트랜지스터의 채널 폭이 작게 형성된 것을 특징으로 하는 액정 패널의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터의 채널 폭 편차는 0.5~5㎛ 범위에서 설정된 것을 특징으로 하는 액정 패널의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제1 박막 트랜지스터 보다 상기 제2 박막 트랜지스터의 채널 길이가 크 게 형성된 것을 특징으로 하는 액정 패널의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터의 채널 길이 편차는 0.2~2㎛ 범위에서 설정된 것을 특징으로 하는 액정 패널의 제조 방법.
  16. 제 11 항에 있어서,
    상기 제1 박막 트랜지스터 보다 상기 제2 박막 트랜지터의 채널 폭이 작고 채널 길이가 크게 형성된 것을 특징으로 하는 액정 패널의 제조 방법.
  17. 제 11 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터는 게이트 전극과 드레인 전극간의 중첩 면적이 동일하게 형성된 것을 특징으로 하는 액정 패널의 제조 방법.
  18. 제 1 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터는 게이트 전극과 드레인 전극간의 기생 캐패시턴스가 동일하게 형성된 것을 특징으로 하는 액정 패널의 제조 방법.
  19. 제 12 항 및 제 16 항 중 어느 한 항에 있어서,
    상기 제2 박막 트랜지스터의 소스 전극의 길이가 상기 제1 박막 트랜지스터 보다 작게 형성된 것을 특징으로 하는 액정 패널의 제조 방법.
  20. 제 14 항 및 제 16 항 중 어느 한 항에 있어서,
    상기 제2 박막 트랜지스터의 소스 전극의 선폭이 상기 제1 박막 트랜지스터 보다 작게 형성된 것을 특징으로 하는 액정 패널의 제조 방법.
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