KR101362154B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 2 도트 인버젼 방식에서 표시품질의 저하를 방지할 수 있는 액정표시장치에 관한 것이다.
본 발명의 실시 예에 따른 액정표시장치는 게이트 라인들 및 데이터 라인들에 의해 정의되는 화소들이 매트릭스 형태로 배치되는 액정표시패널과; 상기 게이트 라인들에 게이트 전압을 공급하는 게이트 구동부와; 수직으로 인접한 상기 두 개의 화소를 단위로 극성이 반전되는 데이터 전압을 상기 데이터 라인들에 공급하는 데이터 구동부와; 상기 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 제어부를 구비하고, 상기 게이트 라인들 중 기수(odd) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널의 길이와 우수(even) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널의 길이는 서로 다른 것을 특징으로 한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 2 도트 인버젼 방식의 액정표시패널 내의 화소들 및 박막 트랜지스터를 개략적으로 나타내는 도면.
도 2a 및 도 2b는 도 1에 도시된 액정표시패널에 공급되는 2 도트 인버젼 방식의 데이터 전압의 극성패턴을 나타내는 도면.
도 3은 2 도트 인버젼 방식의 액정표시패널에 공급되는 데이터 전압의 파형도.
도 4는 본 발명의 실시예에 따른 액정표시장치를 나타내는 블럭도.
도 5는 도 4의 액정표시패널 내의 화소들 및 박막 트랜지스터를 구체적으로 나타내는 도면.
도 6은 도 4에 도시된 타이밍 제어부에서 데이터 구동부에 공급되는 극성반전신호를 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102 : 게이트 라인 4,104 : 데이터 라인
12, 112 : 드레인 전극 10, 110 : 소스전극
14,114 : 반도체 패턴 C : 채널
150 : 액정표시패널 160 : 타이밍 제어부
L1,L2 : 박막 트랜지스터의 채널 길이
본 발명은 액정표시장치에 관한 것으로, 특히 2 도트 인버젼 방식의 액정표시장치에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 화소들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동회로를 구비한다.
이러한 액정표시장치에서는 액정표시패널 상의 화소들을 구동하기 위하여 프레임 인버젼 방식(Frame Inversion System), 라인 칼럼 인버젼 방식(Line Inversion System) 및 도트 인버젼 방식(Dot Inversion System)과 같은 인버젼 구동방법이 사용된다. 프레임 인버젼 방식의 액정표시패널 구동방법은 프레임이 변경될 때마다 액정표시패널 상의 화소들에 공급되는 데이터전압(또는 데이터 신호)의 극성을 반전시킨다. 라인 인버젼 방식의 액정표시패널 구동방법에서는 액정표시패널 상의 라인(칼럼)에 따라 화소들에 공급되는 데이터신호들의 극성을 반전시킨다. 도트 인버젼 방식은 액정표시패널상의 화소들 각각에 수직 및 수평 방향으 로 이웃하는 화소들에 공급되는 데이터신호들과 상반된 극성의 데이터신호가 공급되게 함과 아울러 프레임마다 액정표시패널 상의 모든 화소에 공급되는 데이터 신호들의 극성이 반전되게 한다. 이러한 인버젼 구동방법들 중 도트 인버젼 방식은 프레임 및 라인 인버젼 방식들에 비하여 뛰어난 화질의 화상을 제공한다.
이러한 액정표시장치는 60Hz의 프레임주파수에 의해 구동되는 것이 일반적이다. 그러나, 노트북컴퓨터와 같이 저소비전력을 필요로 하는 시스템에서는 프레임주파수를 50∼30Hz로 낮추는 것이 요구된다. 프레임주파수가 낮아짐에 따라 인버젼 방식들 중 뛰어난 화질을 제공하는 도트 인버젼 방식에서도 플리커 현상이 발생하게 됨으로써 2 도트 인버젼 방식의 액정표시패널 구동방법이 제안되게 되었다.
도 1은 2 도트 인버젼 방식의 액정표시패널 및 액정표시패널에 공급되는 데이터 전압(data)을 개략적으로 나타내었다.
도 1에 도시된 액정표시패널은 게이트 라인(2) 및 데이터 라인(4)에 의해 정의되는 화소(P)들이 매트릭스 형태로 배열된다. 각각의 화소는 액정셀(Clc)과, 액정셀(Clc)들에 공급되는 데이터 전압(data)을 스위칭하여 데이터를 능동적으로 제어하는 박막트랜지스터(Thin Film Transistor, TFT)와, 액정셀(Clc)에 충전된 데이터전압을 유지하기 위한 스토리지 커패시터(Storage Capacitor, Cst)를 포함한다.
박막 트랜지스터(TFT)는 데이터 라인(4)과 연결된 소스전극(10), 액정셀(Clc) 및 스토리지 커패시터(Cst)와 접속된 드레인 전극(12), 소스전극(10)과 드레인 전극(12) 아래에 위치하는 반도체 패턴(14)을 구비한다. 반도체 패턴(14)은 소스 전극(10)과 드레인 전극(12) 사이에 채널(C)을 형성하게 된다.
데이터 전압(data)은 수직방향으로 2 도트 단위로 극성이 반전된다. 도 2에서는 n-1 번째 게이트 라인(2) 및 n 번째 게이트 라인(2)과 대응되는 화소(P)에는 2 도트 단위로 정극성(+) 데이터 전압(Vdata)이 공급되고 n+1 번째 게이트 라인(2) 및 n+2 번째 게이트 라인(2)과 대응되는 화소(P)에는 2 도트 단위로 부극성(-) 데이터 전압(Vdata)이 공급되는 경우를 나타내었다.
도 2a 및 도 2b는 2 도트 인버젼 방식의 액정표시패널의 구동방법에 의해 액정표시패널의 화소들에 공급되는 데이터전압의 극성을 기수프레임과 우수프레임으로 나누어 도시한 것이다.
도 2a 및 도 2b에 도시된 기수프레임과 우수프레임에 있어서, 2 도트 인버젼 방식은 데이터전압(Vdata)의 극성이 수평방향으로는 기존의 도트 인버젼 방식과 같이 화소, 즉 도트 단위로 바뀌는 반면에 수직방향으로는 2 도트 단위로 바뀌게 구동됨을 알 수 있다. 즉, 두 개의 이웃하는 게이트 라인(2)을 주기로 데이터전압(Vdata)의 극성이 반전됨에 따라 수직방향으로는 2 도트 단위로 데이터전압(Vdata)의 극성이 바뀌게 된다.
이러한, 2 도트 인버젼 방식의 액정표시장치는 기수(odd) 게이트 라인(2)에 대응되는 화소들과 우수(even) 게이트 라인(2)에 대응되는 화소들 간에 충전특성 차이로 인하여 휘도가 불균일하게 되어 표시품질이 저하되는 문제가 발생된다.
이를 도 3을 참조하여 좀더 상세히 설명하면 다음과 같다.
도 3을 참조하면 종래의 수직 2 도트 인버젼 방식의 구동은 데이터 전압(Vdata)의 극성이 2 펄스마다 반전된다. 여기서, 극성이 반전된 후 라이징 타 임(RT) 또는 폴링 타임(FT)에 의해 기수(또는 우수) 게이트 라인(2)에 접속된 액정셀(Clc)에 공급되는 제1 데이터전압(Vdata1)의 공급기간(T1)은 우수(또는 기수) 게이트 라인(2)에 접속된 액정셀(Clc)에 공급되는 제2 데이터전압(Vdata2)의 공급기간(T2)보다 상대적으로 짧아지게 된다. 이에 따라, 제1 데이터전압(Vdata1)이 공급되는 화소(P)들과 제2 데이터 전압(Vdata2)이 공급되는 화소(P)들 간의 충전 시간의 차이가 발생 된다.
그 결과, 동일한 데이터 전압이 공급되더라도 기수(또는 우수) 게이트 라인(2)에 대응되는 화소들과 우수(또는 기수) 게이트 라인(2)에 대응되는 화소들 간에 휘도차가 발생됨으로써 표시품질이 저하되는 문제가 발생 된다.
따라서, 본 발명의 목적은 2 도트 인버젼 방식에서 기수 게이트 라인에 대응되는 화소들과 우수 게이트 라인에 대응되는 화소들 간의 휘도를 균일하게 하여 표시품질의 저하를 방지할 수 있는 액정표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 액정표시장치는 게이트 라인들 및 데이터 라인들에 의해 정의되는 화소들이 매트릭스 형태로 배치되는 액정표시패널과; 상기 게이트 라인들에 게이트 전압을 공급하는 게이트 구동부와; 수직으로 인접한 상기 두 개의 화소를 단위로 극성이 반전되는 데이터 전압을 상기 데이터 라인들에 공급하는 데이터 구동부와; 상기 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 제어부를 구비하고, 상기 게이트 라인들 중 기수(odd) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널의 길이와 우수(even) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널의 길이는 서로 다른 것을 특징으로 한다.
상기 기수(odd) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널의 길이는 상기 우수(even) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널의 길이 보다 짧다.
동일시간 대비 상기 기수(odd) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널을 흐르는 전류의 크기는 상기 우수(even) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널을 흐르는 전류의 크기보다 크다.
상기 데이터 구동부는 수평으로 인접한 화소들에 서로 다른 극성의 데이터 전압을 각각 공급한다.
상기 각각의 박막 트랜지스터는 서로 마주보는 소스 전극 및 드레인 전극과; 상기 소스 전극 및 드레인 전극 아래에 위치하고 상기 채널이 형성되는 반도체 패턴을 포함하고, 상기 채널의 길이는 상기 소스 전극과 드레인 전극 간의 거리와 동일하다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예의 설명을 통하여 명백하게 드러나게 될 것이다.
도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기 로 한다.
도 4는 본 발명에 따른 2 도트 인버젼 방식의 액정표시장치를 개략적으로 나타내는 블럭도이고, 도 5는 도 4에서의 액정표시패널(150)의 일부 및 액정표시패널(150)에 공급되는 데이터 전압(Vdata)을 나타낸다.
도 4에 도시된 액정표시장치는 액정표시패널(150)과, 액정표시패널(150)의 데이터라인(104)들을 구동하기 위한 데이터 구동부(140)와, 액정표시패널(150)의 게이트라인(102)들을 구동하기 위한 게이트 구동부(130)와, 데이터 및 게이트 구동부(130, 140)의 구동 타이밍을 제어하기 위한 타이밍 제어부(160)를 구비한다.
타이밍 제어부(160)는 도시하지 않은 시스템으로부터의 클럭신호, 수평 및 수직동기신호(Hsync, Vsync)에 응답하여 게이트 구동부(130)와 데이터 구동부(140)의 구동 타이밍을 제어하게 된다. 또한, 타이밍 제어부(160)는 입력 클럭신호와 수평 및 수직 동기신호(Hsync, Vsync)에 응답하여 데이터 인에이블신호 등을 생성하여 데이터 구동부(140)에 공급함과 아울러 극성반전신호, 데이터 인에이블신호에 동기하여 시스템으로부터의 적(R), 녹(G), 청(B) 비디오 데이터들을 데이터 구동부(140)에 공급한다.
또한, 타이밍 제어부(160)는 2 도트 인버젼 방식의 액정표시패널(150)을 구동하기 위한 수직동기신호(Vsync) 및 수평동기신호(Hsync)를 이용하여 도 4에 도시된 바와 같이 2 도트 인버젼 방식의 극성반전신호(POL)를 생성함과 아울러 수직동기신호(Vsync) 및 수평동기신호(Hsync)를 이용하여 화소에 데이터 전압를 공급하기 위한 데이터 인에이블신호(DE)를 생성하게 된다. 타이밍 제어부(4)에 의해 생성되 는 극성반전신호(POL)는 수직동기신호(Vsync) 동안에 2개의 수평동기신호(Hsync) 단위로 극성이 반전된다.
게이트 구동부(130)는 타이밍 제어부(160)로부터의 제어신호에 따라 게이트 라인(102)들에 순차적으로 게이트 전압을 공급한다.
데이터 구동부(140)는 타이밍 제어부(160)로부터의 R, G, B 비디오 데이터신호를 아날로그 신호로 변환하여 게이트 라인(102)에 게이트 전압이 공급되는 1수평주기마다 1수평라인분의 비디오 데이터를 데이터 라인(104)들에 공급한다.
그리고, 데이터 구동부(140)는 타이밍 제어부(160)로부터의 극성반전신호(POL2)에 따라 비디오 데이터의 극성을 2 도트 인버젼 방식으로 액정표시패널(150)에 공급한다.
이에 따라, 데이터 구동부(140)로부터 액정표시패널(110)에 공급되는 비디오 데이터는 도 2a 및 도 2b에 도시된 바와 같이 2 도트 인버젼 방식의 극성을 가지게 된다.
액정표시패널(150)은 게이트 라인(2) 및 데이터 라인(4)에 의해 정의되는 화소(P)들이 매트릭스 형태로 배열된다. 각각의 화소(P)는 액정셀(Clc)과, 액정셀(Clc)들에 공급되는 데이터 전압(data)을 스위칭하여 데이터를 능동적으로 제어하는 박막 트랜지스터(TFT)와, 액정셀(Clc)에 충전된 데이터전압을 유지하기 위한 스토리지 커패시터(Cst)를 포함한다.
박막 트랜지스터(TFT)는 게이트 라인(102)으로부터의 게이트 전압에 응답하여 데이터 라인(104)으로부터의 비디오 데이터를 액정셀(Clc)에 공급한다. 액정 셀(Clc)은 액정을 사이에 두고 대면하는 공통전극과 박막 트랜지스터(TFT)에 접속된 화소전극으로 구성되므로 등가적으로는 액정 캐패시터(Clc)로 표시될 수 있다.
도 5를 참조하면, 박막 트랜지스터(TFT1,TFT2)들은 데이터 라인(104)과 연결된 소스전극(110), 액정셀(Clc) 및 스토리지 커패시터(Cst)와 접속된 드레인 전극(112), 소스전극(110)과 드레인 전극(112) 아래에 위치하는 반도체 패턴(114)을 구비한다. 반도체 패턴(114)은 소스 전극(110)과 드레인 전극(112) 사이에 채널(C)을 형성하게 된다.
본 발명에서는 기수(odd) 게이트 라인(102)에 접속된 액정셀(Clc)과 우수(even) 게이트 라인(102)에 접속된 액정셀(Clc) 간에 충전특성 차이를 보상하기 위하여 기수(odd) 게이트 라인(102)에 접속된 박막 트랜스터(TFT1)와 우수(even) 게이트 라인(102)에 접속된 박막 트랜지스터(TFT2)의 채널(C)의 길이를 다르게 형성한다.
이를 도 3 및 도 5를 참조하여 상세히 설명하면 다음과 같다.
도 3 및 관련 내용에서 설명한 바와 같이 극성이 반전된 후 라이징 타임(RT) 또는 폴링 타임(FT)에 의해 기수(또는 우수) 게이트 라인에 접속된 액정셀(Clc)에 공급되는 제1 데이터전압(Vdata1)의 공급기간(T1)은 우수(또는 기수) 게이트 라인(102)에 접속된 액정셀(Clc)에 공급되는 제2 데이터전압(Vdata2)의 공급기간(T2)보다 상대적으로 짧아지게 된다. 이에 따라, 제1 데이터전압(Vdata1)이 공급되는 화소(P)와 데이터 전압(Vdata2)이 공급되는 화소(P) 내의 충전 시간의 차이가 발생 된다.
이러한 충전 시간의 차이를 방지하기 위하여 상대적으로 데이터 전압 공급 기간이 짧은 기수(또는 우수) 게이트 라인(102)에 접속된 박막 트랜지스터(TFT1)의 채널(C)의 길이를 짧게 형성한다. 또는, 우수(또는 기수) 게이트 라인(102)에 접속된 박막 트랜지스터(TFT2)의 채널(C)의 길이를 길게 형성한다.
즉, 라이징 타임(RT) 또는 폴링 타임(FT) 구간에 따른 데이터 전압의 공급기간의 손실을 보상하기 위하여 제1 데이터전압(Vdata1)이 공급되는 화소내의 박막 트랜지스터(TFT1)의 채널(C) 길이(L1)는 제2 데이터 전압(Vdata2)이 공급되는 화소내의 박막 트랜지스터(TFT2)의 채널(C) 길이(L2) 보다 짧게 형성한다.
아래 수학식 1은 채널(C)의 길이(L : length), 폭(W : width), 전자의 이동도(μ) 및 채널(C)을 흐르는 전류(I) 들 간의 관계를 나타낸다. 여기서, K는 상수이다.
Figure 112007042131710-pat00001
위의 수학식 1에서 알 수 있듯이 채널(C)을 흐르는 전류(I)와 전자의 이동도(μ)는 비례한다. 그리고, 채널(C)을 흐르는 전류(I)는 채널(C)의 길이(L)와는 반비례하고 채널(C)의 폭(W)과는 비례함으로 알 수 있다.
따라서, 채널(C)의 길이(L)를 짧게 형성하게 되면 박막 트랜지스터(TFT)의 특성 즉, 전류량의 크기가 커질 수 있게 된다.
이러한, 원리를 이용하여 본원발명에서는 상대적으로 데이터 전압 공급 기간이 짧은 기수(또는 우수) 게이트 라인(102)에 접속된 박막 트랜지스터(TFT1)의 채널(C)의 길이(L1)를 짧게 형성함에 따라 상대적으로 짧은 시간 동안 많은 양의 전류를 흐르게 할 수 있게 된다. 이에 따라, 기수 게이트 라인(102)에 대응되는 화소(P)들과 우수 게이트 라인(102)에 대응되는 화소(P)들 간의 충전특성을 균일하게 할 수 있다. 그 결과, 수직으로 인접하는 화소(P)들간에 휘도가 균일해지게 됨에 따라 표시품질의 저하를 방지할 수 있게 된다.
상술한 바와 같이, 본 발명의 실시 예에 따른 액정표시장치는 박막 트랜지스터의 채널 길이를 짧게 형성함에 따라 라이징 타임(RT) 또는 폴링 타임(FT)에 의해 줄어든 데이터 전압 공급량을 보상할 수 있게 된다. 그 결과, 기수 게이트 라인(102)과 우수 게이트 라인(102) 간의 충전특성을 균일하게 할 수 있게 됨으로써 휘도가 균일해지게 됨에 따라 표시품질의 저하를 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (5)

  1. 게이트 라인들 및 데이터 라인들에 의해 정의되는 화소들이 매트릭스 형태로 배치되는 액정표시패널과;
    상기 게이트 라인들에 게이트 전압을 공급하는 게이트 구동부와;
    수직으로 인접한 상기 두 개의 화소를 단위로 극성이 반전되는 데이터 전압을 상기 데이터 라인들에 공급하는 데이터 구동부와;
    상기 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 제어부를 구비하고,
    상기 게이트 라인들 중 기수(odd) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널의 길이와 우수(even) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널의 길이는 서로 다르고;
    동일시간 대비 상기 기수(odd) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널을 흐르는 전류의 크기는 상기 우수(even) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널을 흐르는 전류의 크기보다 큰 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 기수(odd) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널의 길이는 상기 우수(even) 번째 게이트 라인들에 접속되는 박막 트랜지스터의 채널의 길이 보다 짧은 것을 특징으로 하는 액정표시장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 데이터 구동부는 수평으로 인접한 화소들에 서로 다른 극성의 데이터 전압을 각각 공급하는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 각각의 박막 트랜지스터는
    서로 마주보는 소스 전극 및 드레인 전극과;
    상기 소스 전극 및 드레인 전극 아래에 위치하고 상기 채널이 형성되는 반도체 패턴을 포함하고,
    상기 채널의 길이는 상기 소스 전극과 드레인 전극 간의 거리와 동일한 것을 특징으로 하는 액정표시장치.
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