KR20150001430A - 네로우 베젤을 갖는 표시장치와 그 제조 방법 - Google Patents

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Abstract

본 발명은 표시장치에 관한 것으로, 이 표시장치의 수직 배선들은 데이터 전압이 공급되는 수직 데이터 라인들, 게이트 펄스가 공급되는 수직 게이트 라인들, 및 공통전압이 공급되는 수직 공통 라인들을 포함한다. 표시장치의 수평 배선들은 상기 수직 게이트 라인들과 연결되어 상기 수직 게이트 라인들을 통해 상기 게이트 펄스를 전달 받는 수평 게이트 라인들을 포함한다. 상기 수직 게이트 라인들과 상기 수평 게이트 라인들은 표시패널의 배젤 영역 내에서 연결된다.

Description

네로우 베젤을 갖는 표시장치와 그 제조 방법{DISPLAY DEVICE HAVING NARROW BEZEL AND FABRICATING METHOD THEREOF}
본 발명은 네로우 베젤을 갖는 표시장치와 그 제조 방법에 관한 것이다.
평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스 타입의 액정표시장치는 공정 기술과 구동 기술의 발달에 힘입어 가격이 낮아지고 성능이 높아져 소형 모바일 기기부터 대형 텔레비젼까지 거의 모든 표시장치에 적용되어 가장 널리 이용되고 있다.
평판 표시장치의 제조사들은 네로우 베젤(Narrow bezel)을 구현하기 위한 다양한 시도를 하고 있다. 네로우 베젤 기술은 표시패널의 가장자리에서 영상이 표시되지 않는 베젤(bezel)을 줄여 같은 크기의 표시패널에서 영상이 표시되는 유효 화면의 크기를 상대적으로 크게 할 수 있다. 일반적으로, 표시패널의 좌우 가장자리에 게이트 드라이브 IC(Integrated Circuit)가 배치된다. 따라서, 표시패널의 좌우 가장자리에는 게이트 드라이브 IC가 접합되는 영역, 게이트 드라이브 IC와 픽셀 어레이의 수평 게이트 라인들을 연결하는 게이트 링크(gate link) 영역 등이 확보되어야 한다. 이러한 평판 표시장치의 구조적 문제로 인하여 네로우 베젤을 구현하기가 어렵다.
평판 표시장치는 표시화면의 픽셀들에 공통으로 연결되어 넓은 막으로 형성되는 투명전극을 포함할 수 있다. ITO(Indium Tin Oxide)는 가장 널리 사용되고 있는 투명전극이다. 액정표시장치(LCD)에서 공통전압(Vcom)이 공급되는 공통전극 및 화소전극, 유기발광 표시장치(OLED), 플라즈마 디스플레이 패널(PDP)에서 서스테인 신호(sustain) 전압이 교대로 인가되는 서스테인전극 쌍 등이 투명전극 소재로 형성되고 있다. 액정표시장치(LCD)의 공통전극이나 플라즈마 디스플레이 패널(PDP)의 서스테인전극 쌍은 다수의 픽셀들에 공통으로 연결되어 그 면적이 넓어지게 된다.
투명전극 소재는 비저항이 비교적 크기 때문에 표시패널의 화면이 커지면 전압 강하가 발생하여 픽셀들 간의 휘도 균일도 문제를 초래할 수 있다. 투명전극의 저항은 표시패널이 커질수록 커진다.
표시패널이 커지면, 투명전극에 전도성이 높은 금속을 접촉시켜 투명전극의 높은 비저항을 보상하는 방법이 이용되고 있다. 그런데 전도성이 높은 금속은 대부분 불투명 금속이기 때문에 픽셀들의 개구율을 저하시킨다. 전도성이 높은 금속은 픽셀 어레이의 매 라인마다 투명전극에 연결될 수 있다. 표시패널의 PPI(pixels per inch)가 높아질수록 픽셀 크기가 작아지므로 픽셀 어레이의 매 라인마다 투명전극에 접촉된 불투명한 금속으로 인하여 픽셀의 개구율이 더 작아진다.
본 발명은 베젤 폭을 최소화하고 픽셀의 개구율을 높일 수 있는 네로우 베젤을 갖는 표시장치와 그 제조 방법을 제공한다.
본 발명의 표시장치는 수직 배선들과 수평 배선들을 포함한다. 상기 수직 배선들은 데이터 전압이 공급되는 수직 데이터 라인들, 게이트 펄스가 공급되는 수직 게이트 라인들, 및 공통전압이 공급되는 수직 공통 라인들을 포함한다. 상기 수평 배선들은 상기 수직 게이트 라인들과 연결되어 상기 수직 게이트 라인들을 통해 상기 게이트 펄스를 전달 받는 수평 게이트 라인들을 포함한다. 상기 수직 게이트 라인들과 상기 수평 게이트 라인들은 표시패널의 배젤 영역 내에서 연결된다.
상기 표시장치의 제조 방법은 제1 금속 패턴들로 기판 상에 수평 게이트 라인들을 형성하는 단계; 상기 제1 금속 패턴들을 덮는 제1 절연층을 상기 기판 상에 형성하는 단계; 제2 금속 패턴들로 상기 제1 절연층 상에 수직 데이터 라인들을 형성하는 단계; 상기 제2 금속 패턴들과 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및 제3 금속 패턴들로 상기 제2 절연층 상에 수직 공통 라인들과 수직 게이트 라인들을 형성하는 단계를 포함한다.
본 발명은 수직 게이트 라인과 수평 게이트 라인을 연결하고 표시패널 구동회로를 표시패널의 상측 또는 하측 베젤 내에 형성하여 표시패널의 좌측과 우측 베젤을 최소화할 수 있다. 나아가, 본 발명은 수평 공통 라인을 표시패널의 중앙에 배치된 표시라인들 사이의 경계부에 형성하고 그 경계부에서 수평 게이트 라인을 제거한다. 그 결과, 본 발명은 표시패널의 픽셀 개구율을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 도면이다.
도 2는 표시패널 구동회로의 제1 실시예를 보여 주는 도면이다.
도 3은 도 2에 도시된 COF를 확대하여 보여 주는 도면이다.
도 4는 표시패널 구동회로의 제2 실시예를 보여 주는 도면이다.
도 5는 도 1에 도시된 픽셀 어레이의 일부를 보여 주는 등가 회로도이다.
도 6은 도 5와 같은 픽셀 어레이에 인가되는 데이터 전압과 게이트 펄스의 일예를 보여 주는 파형도이다.
도 7은 픽셀 어레이 내에서 제3 금속 패턴을 보여 주는 평면도이다.
도 8은 도 7에서 제1 픽셀 영역(P1)을 상세히 보여 주는 평면도이다.
도 9는 도 8에서 선 "Ⅰ-Ⅰ'"를 따라 절취하여 게이트 콘택부의 단면 구조를 보여 주는 단면도이다.
도 10은 도 8에서 선 "Ⅱ-Ⅱ'"를 따라 절취하여 게이트 콘택부의 단면 구조를 보여 주는 단면도이다.
도 11은 게이트 패드, 데이터 패드, 게이트 콘택부 및 픽셀의 TFT의 구조를 보여 주는 단면도이다.
도 12는 도 7에서 제2 픽셀 영역(P2)을 상세히 보여 주는 평면도이다.
도 13은 도 7에서 제3 픽셀 영역(P3)을 상세히 보여 주는 평면도이다.
도 14는 도 12에서 선 "Ⅲ-Ⅲ'"를 따라 절취하여 수평 공통 라인이 형성된 표시패널의 중앙부 단면 구조를 보여 주는 단면도이다.
도 15a 내지 도 15g는 본 발명의 실시예에 따른 표시장치에서 TFT 어레이 기판의 제조 방법을 단계적으로 보여 주는 단면도들이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
본 발명의 표시장치는 액정표시장치(LCD), 플라즈마 디스플레이 패널(PDP), 유기발광 표시장치(OLED), 전기영동 표시장치(EPD) 등의 평판 표시장치 기반으로 제작될 수 있다. 이하에서 표시장치의 일 예로 액정표시장치를 중심으로 설명하지만, 이에 한정되지 않는다. 예컨대, 본 발명의 표시장치는 픽셀들에 데이터 전압과 게이트전압(또는 스캔전압)이 인가되는 어떠한 평판 표시장치로도 제작될 수 있다.
도 1 내지 도 4를 참조하면, 본 발명의 표시장치는 표시패널(PNL), 표시패널 구동회로(10), 타이밍 콘트롤러(Timing Controller: TCON)(12) 등을 포함한다.
표시패널(PNL)은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등 알려져 있는 어떠한 구조의 액정모드로도 구현될 수 있다.
표시패널(PNL)은 액정표시장치에서 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(PNL)에서 영상 데이터는 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이(PIXR)에 표시된다. 픽셀 어레이는 하부 기판에 형성된 TFT(Thin Film Transistor) 어레이와, 상부 기판에 형성된 컬러필터 어레이를 포함한다. 픽셀 어레이(PIXR) 밖의 베젤(BZ)은 비표시 영역이다.
TFT 어레이에는 수직 배선들과 수평 배선들을 포함한다. 수직 배선들은 표시패널(PNL)의 수직 방향(y축 방향)을 따라 형성된다. 수평 배선들은 표시패널(PNL)의 수평 방향(x축 방향)을 따라 형성되어 수직 배선들과 직교된다. 수직 배선들과 수평 배선들은 전도성이 높은 불투명 금속으로 형성될 수 있다. 수직 배선들은 수직 데이터 라인들(VD), 수직 게이트 라인들(VG), 및 수직 공통 라인들(VC)을 포함한다. 수직 데이터 라인들(VD)에는 데이터 전압이 공급되고, 수직 게이트 라인들(VG)에는 데이터 전압에 동기되는 게이트 펄스가 공급된다. 수직 공통 라인들(VC)에는 도시하지 않은 전원회로로부터 공통전압(Vcom)이 공급된다.
수평 배선들은 수직 게이트 라인들(VG)을 통해 게이트 펄스를 전달 받는 수평 게이트 라인들(HG)을 포함한다. 수평 배선들은 도 7과 같은 수평 공통 라인(HC)을 더 포함할 수 있다. 수평 게이트 라인들(HG)은 수직 게이트 라인들(VG)과 연결되어 수직 게이트 라인들(VG)을 통해 게이트 펄스를 공급받는다. 수평 게이트 라인들(HG)은 도 2와 같이 표시패널(PNL)의 좌측 또는 우측의 베젤(BZ)에서 수직 게이트 라인들(VG)에 연결될 수 있다.
수평 공통 라인(HC)에는 도시하지 않은 전원회로로부터 공통전압(Vcom)이 공급된다. 수평 공통 라인(HC)은 표시패널(PNL)의 매 라인마다 형성되지 않고 표시패널(PNL)의 중앙 수평 라인에서 픽셀들 사이를 수평으로 가로 지르는 형태로 형성될 수 있다.
수직 게이트 라인들(VG)과 수평 게이트 라인들(HG)에 연결된 TFT의 게이트 전극 등은 제1 금속 패턴들로 기판 상에 형성된다. 수직 데이터 라인들(VD), TFT의 소스 전극, 및 TFT의 드레인 전극은 제2 금속 패턴들로 기판 상에 형성된다. 수직 공통 라인들(VC), 수직 게이트 라인들(VG), 및 수평 공통 라인(HC)은 제3 금속 패턴들로 기판 상에 형성된다. 제1 금속 패턴과 제2 금속 패턴 사이에 제1 절연층이 형성된다. 제2 금속 패턴과 제3 금속 패턴 사이에 제2 절연층이 형성된다.
TFT 어레이에서, 수직 데이터 라인들(VD)과 수평 게이트 라인들(HG)의 교차부마다 TFT들이 형성된다. TFT는 수평 게이트 라인(HG)으로부터의 게이트 펄스에 응답하여 수직 데이터 라인(VD)으로부터의 데이터 전압을 액정셀(Clc)의 화소전극(1)에 공급한다. 액정셀들(Clc) 각각은 TFT를 통해 데이터 전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동된다. 공통전압(Vcom)은 수직 공통 라인들(VC)을 통해 모든 픽셀들의 공통전극(2)에 인가된다. 픽셀들의 공통전극(2)은 수직 공통 라인들(VC)과 연결된다. 또한, 픽셀들의 공통전극(2)은 수평 공통 라인(HC)에 연결되어 수평 공통 라인(HC)을 통해서도 공통전압(Vcom)을 공급 받을 수 있다. 공통전극(2)과 화소전극(1)은 ITO와 같은 투명전극으로 형성된다. 스토리지 커패시터(Cst)는 액정셀(Clc)의 화소전극(1)에 연결되어 액정셀(Clc)의 전압을 1 프레임 기간 동안 유지시킨다. 컬러필터 어레이는 컬러필터와 블랙 매트릭스를 포함한다. 표시패널(PNL)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
표시패널 구동회로(10)는 데이터전압을 출력하는 소스 드라이브 IC(SIC)와, 게이트펄스를 출력하는 게이트 드라이브 IC(GIC)를 포함한다.
표시패널 구동회로(10)는 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)를 포함한다. 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)는 도 3과 같이 COF(Chip on film)와 같은 연성회로기판 상에 함께 실장될 수 있다. COF의 입력단은 PCB(Printed Circuit Board)에 접합되고, COF의 출력단은 표시패널(PNL)의 TFT 어레이 기판에 접합된다. COF에서, 소스 드라이브 IC(SIC)에 연결된 배선들(도 3, 점선)과 게이트 드라이브 IC(GIC)에 연결된 배선들(도 3, 실선)이 전기적으로 분리될 수 있도록 그 배선들 사이에는 절연층이 형성된다. 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)는 도 4와 같이 표시패널(PNL)의 상측 베젤과 하측 베젤에 분리 배치될 수 있다. 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)는 COG(Chip on glass) 공정으로 표시패널(PNL)의 기판 상에 직접 접합될 수 있다. 이 경우, 소스 드라이브 IC(SIC)는 도 4와 같이 픽셀 어레이 영역(PIXR)의 하측 바깥쪽에 배치된 하측 베젤 영역에서 기판에 접합될 수 있다. 게이트 드라이브 IC(GIC)는 픽셀 어레이 영역(PIXR)의 상측 바깥쪽에 배치된 상측 베젤 영역에서 기판에 접합될 수 있다.
소스 드라이브 IC(SIC)는 타이밍 콘트롤러(12)의 제어 하에 입력 영상의 디지털 비디오 데이터들을 샘플링한 후에 래치(Latch)하여 병렬 데이터 체계의 데이터로 변환한다. 소스 드라이브 IC(SIC)는 타이밍 콘트롤러(12)의 제어 하에 디지털-아날로그 변환기(Digital to Analog converter, ADC)를 이용하여 디지털 비디오 데이터들을 아날로그 감마보상전압으로 변환하여 데이터 전압을 발생하고 그 데이터 전압을 수직 데이터 라인들(VD)에 공급한다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(12)의 제어 하에 데이터 전압에 동기되는 게이트 펄스(또는 스캔펄스)를 제1 수직 게이트 라인으로부터 제n 수직 게이트 라인까지 순차적으로 공급한다.
소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)은 표시패널(PNL)의 상측 또는 하측에 배치된다. 이 때문에, 표시패널(PNL)의 좌측과 우측 베젤 영역에서 게이트 드라이브 IC(GIC)가 접합되거나 내장될 필요가 없고, 수평 게이트 라인들(HG)과 게이트 드라이브 IC(GIC)를 연결하는 게이트 링크 라인들이 필요없다. 따라서, 본 발명의 표시패널(PNL)의 좌측과 우측 베젤(BZ)에는 게이트 드라이브 IC(GIC)의 접합 영역과 게이트 링크 영역이 제거된 만큼 그 폭이 감소된다.
본 발명의 표시패널(PNL)의 좌측 베젤(BS) 또는 우측 베젤(BZ)에는 도 5와 같이 수직 게이트 라인들과 수평 게이트 라인들이 연결되는 게이트 콘택부들(GC)이 형성된다. 표시패널(PNL)의 좌측과 우측 베젤(BZ)은 게이트 콘택부들(GC)을 포함하더라도 그 폭이 1.5mm 이하이고, 게이트 콘택부의 수평 길이 이상이다. 따라서, 본 발명은 표시패널의 좌측 베젤(BZ)과 우측 베젤(BZ)을 최소화할 수 있다.
타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수신한 입력 영상의 디지털 비디오 데이터를 소스 드라이브 IC들(SIC)에 전송한다. 타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호들을 입력받는다. 이러한 타이밍 신호들은 입력 영상의 디지털 비디오 데이터와 동기된다. 타이밍 콘트롤러(12)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 소스 드라이브 IC들(SIC)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와, 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.
호스트 시스템(Host System, SYSTEM)(14)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(PNL)에 적합한 포맷으로 변환한다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(12)로 전송한다.
픽셀 어레이는 다양한 구조로 구현될 수 있다. 일 예로, 픽셀 어레이는 도 5와 같이 구현될 수 있다.
도 5를 참조하면, 픽셀들은 R(적색) 서브 픽셀, G(녹색) 서브 픽셀, 및 B(청색) 서브 픽셀을 포함할 수 있다.
기수 번째 수평 라인에 배치된 픽셀들은 좌측 수직 데이터 라인(VD1~VD5)과 수평 게이트 라인들(HG1~HG4) 사이에 배치된 TFT(T1)와, TFT(T1)에 접속된 화소전극(PIX1)을 포함한다. 우수 번째 수평 라인에 배치된 픽셀들은 우측 수직 데이터 라인(VD2~VD6)과 수평 게이트 라인들(HG1~HG4) 사이에 배치된 TFT(T2)와, TFT(T2)에 접속된 화소전극(PIX2)을 포함한다.
수직 게이트 라인들(VG1~VG3)은 표시패널(PNL)의 좌측 또는 우측 베젤(BZ) 내에 형성된 게이트 콘택부들(GC)을 통해 수평 게이트 라인들(HG1~HG3)에 연결된다. 수직 게이트 라인들(VG1~VG3)은 수직 데이터 라인들(VD2, VD4, VD5)과 수평 게이트 라인들(HG1~HG3)을 따르는 L자 형태로 패터닝되어 게이트 콘택부들(GC)을 통해 수평 게이트 라인들(HG1~HG3)에 1:1로 연결된다. 예를 들어, 제1 수직 게이트 라인들(VG1)은 제2 수직 데이터 라인(VD2)과 제1 수평 게이트 라인(HG1)을 따라 꺾어진 L자 형태로 패터닝되어 베젤(BZ) 내의 게이트 콘택부(GC)를 통해 제1 수평 게이트 라인(HG1)에 연결된다. 제2 수직 게이트 라인들(VG2)은 제4 수직 데이터 라인(VD4)과 제2 수평 게이트 라인(HG2)을 따라 꺾어진 L자 형태로 패터닝되어 베젤(BZ) 내의 게이트 콘택부(GC)를 통해 제2 수평 게이트 라인(HG2)에 연결된다. 제3 수직 게이트 라인(VG3)은 제6 데이터 라인(D4)과 제3 수평 게이트 라인(HG3)을 따라 꺾어진 L자 형태로 패터닝되어 베젤(BZ) 내의 게이트 콘택부(GC)를 통해 제3 수평 게이트 라인(HG1)에 연결된다. 게이트펄스는 제1 수직 게이트 라인(VG1), 제2 수직 게이트 라인(VG2), 제3 수직 게이트 라인(VG3)의 순서로 수직 게이트 라인들(VG1~VG3)에 순차적으로 인가된다.
본 발명은 수직 게이트 라인들(VG1~VG3)과 수직 공통 라인들(VC)을 절연층을 사이에 두고 수직 데이터 라인들(VD1~VD6) 및 수평 게이트 라인들(HG1~HG4)과 중첩시킨다. 그 결과, 픽셀들의 개구율은 수직 게이트 라인들(VG1~VG3)과 수직 공통 라인들(VC)로 인하여 저하되지 않는다. 수직 공통 라인들(VC), 공통전극, 스토리지 커패시터 등은 도 5에서 생략되어 있다.
수직 게이트 라인들(VG1~VG3)과 수직 공통 라인들(VC)은 수직 데이터 라인들(VD1~VD6) 및 수평 게이트 라인들(HG1~HG4)과 단락(short circuit)되지 않아야 한다. 이를 위하여, 수직 게이트 라인들(VG1~VG3)과 수직 공통 라인들(VC)은 수직 데이터 라인들(VD1~VD6) 및 수평 게이트 라인들(HG1~HG4)과는 분리된 별도의 금속 패턴으로 형성될 수 있다. 예를 들어, 수평 게이트 라인들(HG1~HG4)은 제1 금속 패턴으로 형성된다. 수직 데이터 라인들(VD1~VD6)은 제1 절연층을 사이에 두고 제1 금속 패턴과 분리된 제2 금속 패턴으로 형성된다. 수직 게이트 라인들(VG1~VG3)과 수직 공통 라인들(VC)은 제2 절연층을 사이에 두고 제2 금속 패턴과 분리된 제3 금속 패턴으로 형성된다.
도 5와 같은 구조의 픽셀 어레이는 수직 데이터 라인들(VD)에 1 프레임 기간 동안 같은 극성의 데이터 전압이 출력되게 하여 소스 드라이브 IC(SIC)의 소비전력과 발열양을 줄이고 픽셀 어레이에서 도트 인버젼을 실현하여 화질을 높일 수 있다. 예를 들어, 정극성 데이터 전압은 제N(N은 양의 정수) 프레임 기간 동안 도 6과 같이 기수 번째 수직 데이터 라인들(VD1, VD3)에 공급되고, 부극성 데이터 전압은 제N 프레임 기간 동안 우수 번째 수직 데이터 라인들(VD2, VD4)에 공급된다. 도 5와 같은 픽셀 어레이 구조는 상하로 이웃한 픽셀들에 서로 다른 극성의 데이터 전압이 충전되고, 좌우로 이웃한 픽셀들에 서로 다른 극성의 데이터 전압이 충전되도록 한다. 따라서, 소스 드라이브 IC(SIC)는 1 프레임 기간 동안 같은 극성의 데이터전압을 출력하는 컬럼 인버젼(column inversion) 형태로 구동하고 픽셀 어레이는 도트 인버젼으로 극성이 반전되는 데이터 전압을 충전한다.
도 7은 픽셀 어레이 내에서 제3 금속 패턴을 보여 주는 평면도이다.
도 7을 참조하면, 수직 게이트 라인들(VG)에는 게이트 펄스가 공급되는 반면, 수직 공통 라인들(VC)에는 직류 전압인 공통전압(Vcom)이 공급된다. 수직 게이트 라인들(VG)과 수직 공통 라인들(VC)은 같은 금속층에서 분리된다. 다시 말하여, 제3 금속 패턴은 수직 게이트 라인들(VG)과 수직 공통 라인들(VC)로 나뉘어진다. 수직 게이트 라인들(VG) 사이마다 수직 공통 라인들(VC)이 배치될 수 있다. 픽셀 어레이 영역의 중앙 부분에는 수직 게이트 라인들(VG) 없이 수직 공통 라인들(VC)이 배치될 수 있다.
수직 공통 라인들(VC)은 표시패널(PNL)의 중앙 부분을 가로 지르는 수평 공통 라인(HC)과 연결될 수 있다. 공통전압(Vcom)은 표시패널(PNL)의 상하좌우 방향에서 수직 공통 라인들(VC)과 수평 공통 라인(HC)에 인가될 수 있다. 수직 공통 라인들(VC)과 수평 공통 라인(HC)은 공통전극(2)에 연결되어 그 공통전극(2)에 공통전압(Vcom)을 공급한다.
도 8은 도 7에서 표시패널(PNL)의 좌측 가장자리 상단에 위치한 제1 픽셀 영역(P1)을 상세히 보여 주는 평면도이다. 도 9는 도 8에서 선 "Ⅰ-Ⅰ'"를 따라 절취하여 게이트 콘택부(VG)의 단면 구조를 보여 주는 단면도이다. 도 10은 도 8에서 선 "Ⅱ-Ⅱ'"를 따라 절취하여 게이트 콘택부(VG)의 단면 구조를 보여 주는 단면도이다. 도 11은 게이트 패드(GP), 데이터 패드(DP), 게이트 콘택부(GC) 및 픽셀의 TFT의 구조를 보여 주는 단면도이다. 도 8 내지 도 11은 FFS 모드의 액정표시패널 구조의 일 예를 예시한 것이다. 도 8에서, VC1~VC4는 수직 공통 라인들이다.
도 8 및 도 9를 참조하면, 게이트 콘택부들(GC)은 제1 투명전극 패턴(ITO1)으로 연결된 수평 게이트 전극 콘택부(HGP)와 수직 게이트 전극 콘택부(VGP)를 포함한다. 수평 게이트 전극 콘택부(HGP)는 표시패널(PNL)의 좌측 또는 우측 베젤(BZ) 내에서 제1 금속으로 형성되고, 수평 게이트 전극(HG1~HG4)에 1:1로 연결된다. 수직 게이트 전극 콘택부(VGP)는 표시패널(PNL)의 좌측 또는 우측 베젤(BZ) 내에서 제3 금속으로 형성되고, 수직 게이트 전극(VG1~VG4)에 1:1로 연결된다.
도 9와 같이, 기판(SUBS) 상에 제1 금속 패턴이 형성되고, 그 위에 차례로 게이트 절연막(GI), 제1 패시베이션층(passivation, Pas1), 유기 보호층(PAC), 제3 금속 패턴, 제2 및 제3 패시베이션층(Pas2, Pas3), 제1 투명전극 패턴(ITO1)이 적층된 구조를 갖는다. 수평 게이트 전극 콘택부(HGP)은 제1 금속 패턴으로 형성되고, 수직 게이트 전극 콘택부(VGP)은 제3 금속 패턴으로 형성된다. 따라서, 수평 게이트 전극 콘택부(HGP)과 수직 게이트 전극 콘택부(VGP) 사이에 게이트 절연막(GI), 제1 패시베이션층(Pas1), 유기 보호층(PAC) 등의 절연 재료가 존재한다.
제1 투명전극 패턴 패턴(ITO1)은 제2 및 제3 패시베이션층(Pas1)을 관통하는 제1 콘택홀(C1)을 통해 수직 게이트 전극 콘택부(VGP)에 접촉되고, 게이트 절연막(GI), 제1 패시베이션층(Pas1) 및 유기 보호층(PAC)을 관통하는 제2 콘택홀(C1)을 통해 수평 게이트 전극 콘택부(HGP)에 접촉된다. 따라서, 수직 게이트 전극 콘택부(VGP)와 수평 게이트 전극 콘택부(HGP)는 콘택홀들(C1, C2)을 통해 제1 투명전극 패턴(ITO1)으로 연결된다.
도 8 및 도 10을 참조하면, TFT는 기판에 게이트전극(GE), 게이트전극(GE)을 덮는 게이트 절연막(GI), 게이트 절연막(GI) 상에 형성된 액티브층(ACT), 액티브층(ACT) 상에 형성된 소스전극(SE), 및 드레인전극(DE)을 포함한다. 액티브층(ACT)은 반도체로 형성된다. 제1 패시베이션층(Pas1)과 유기 보호막(PAC)은 TFT를 덮는다. 유기 보호막(PAC) 위에는 제2 및 제3 패시베이션층(Pas2, Pas3)이 적층된다. 소스전극(SE)은 제3 콘택홀(C3)을 통해 제3 패시베이션층(Pas3) 상에 형성된 화소전극(ITO(PXL))에 연결된다. 제3 콘택홀(C3)은 제1 패시베이션층(Pas1), 유기 보호막(PAC), 제2 및 제3 패시베이션층들(Pas2, Pas3)을 관통하여 TFT의 소스전극(SE)을 노출한다. 드레인전극(DE)은 수직 데이터라인(VD1~VD8)에 연결된다.
게이트전극(GE)은 제1 금속으로 형성된다. 소스전극(SE)과 드레인전극(DE)은 제2 금속으로 형성된다. 화소전극(ITO(PXL))과 공통전극(ITO(com))은 투명전극으로 형성된다. 공통전극(ITO(com))은 제2 패시베이션층(Pas2)과 제3 패시베이션층(Pas3) 사이에 형성된다. 화소전극(ITO(PXL))과 공통전극(ITO(com)) 사이에 인가되는 전계에 의해 액정 분자가 구동된다.
게이트 드라이브 IC(GIC)는 게이트 패드(GP)를 통해 수직 게이트 라인들(VG1~VG4)에 게이트 펄스를 공급한다. 게이트 패드(GP)는 표시패널(PNL)의 상측 또는 하측 베젤 내에 형성되고, 수직 게이트 라인들(VG1~VG4)에 1:1로 연결된다. 소스 드라이브 IC(SIC)는 데이터 패드(DP)를 통해 수직 데이터 라인들(VD1~VD8)에 데이터 전압을 공급한다. 데이터 패드(DP)는 수직 데이터 라인들(VD1~VD8)에 1:1로 연결된다.
전술한 바와 같이 수직 게이트 라인들(VG1~VG4)과 수직 공통 라인들(VC1~VC8)은 제3 금속 패턴으로 형성된다. 이에 비하여, 수직 데이터 라인들(VD1~VD8)은 제2 금속 패턴으로 형성된다. 제2 금속 패턴과 제3 금속 패턴 사이에는 절연층들(Pas1, PAC)이 존재한다.
게이트 패드(GP)와 데이터 패드(DP)는 도 11과 같이 동일한 구조를 갖는다. 게이트 패드(GP)와 데이터 패드(DP)는 기판(SUBS) 상에 형성된 패드 전극(GM), 제4 콘택홀(C4)을 통해 패드 전극(GM)과 연결되는 제2 투명전극 패턴(ITO2)을 포함한다. 제4 콘택홀(C4)은 게이트 절연막(GI), 제1 패시베이션층(Pas1), 유기 보호막(PAC), 제2 및 제3 패시베이션층(Pas2, Pas3) 등의 절연층들을 관통하여 패드 전극(GM)을 노출한다. 게이트 패드(GP)의 패드 전극(GM)은 도시하지 않은 게이트 링크 패턴을 통해 제3 금속 패턴으로 형성된 수직 게이트 라인들(VG1~VG4)에 1:1로 연결된다. 데이터 패드(DP)의 제1 금속 패턴(GM1)은 도시하지 않은 데이터 링크 패턴을 통해 제2 금속 패턴으로 형성된 수직 데이터 라인들(VD1~VD8)에 1:1로 연결된다.
도 9 내지 도 11에서, 제1 내지 제3 금속은 전도성이 높은 불투명 금속으로 형성될 수 있다. 투명전극 패턴들(ITO1, ITO2, ITO(Vcom), ITO(PXL))은 ITO로 형성될 수 있다.
도 12는 도 7에서 제2 픽셀 영역(P2)을 상세히 보여 주는 평면도이다. 도 13은 도 7에서 제3 픽셀 영역(P3)을 상세히 보여 주는 평면도이다. 도 14는 도 12에서 선 "Ⅲ-Ⅲ'"를 따라 절취하여 수평 공통 라인의 단면 구조를 보여 주는 단면도이다.
도 12 및 도 13을 참조하면, 표시패널(PNL)의 좌측 또는 우측에 형성된 제2 픽셀 영역(P2)에는 수직 게이트 라인들(VGn-1~VGn+2)과 수직 공통 라인들(VCn-1~VCn+2)이 교차된다. 표시패널(PNL)의 중앙부에 형성된 제3 픽셀 영역(P3)에는 수직 게이트 라인들(VGn-1~VGn+2) 없이 수직 공통 라인들(VCn-1~VCn+2)이 배치된다. 수직 게이트 라인들(VGn-1~VGn+2)과 수직 공통 라인들(VCn-1~VCn+2)은 전술한 바와 같이 제3 금속 패턴으로 형성되어 분리된다.
표시패널(PNL)의 중앙을 수평으로 가로 지르는 선 상에 수평 공통 라인(HC)이 형성된다. 표시패널(PNL)의 중앙에 제n(n은 2 이상의 양의 정수) 표시라인과 제n+1 표시라인이 형성되어 있을 때, 수평 공통 라인(HC)은 제n 표시라인과 제n+1 표시라인 사이의 경계부에서 수평 방향(x)을 따라 형성된다. 수평 공통 라인(HC)이 형성된 픽셀들 간의 경계부에는 수평 게이트 라인이 형성되지 않는다. 표시패널(PNL)의 상반부에 배치된 픽셀들과, 표시패널(PNL)의 하반부에 배치된 픽셀들은 상하 대칭적인 구조로 형성될 수 있다. 이 경우, 상반부에 배치된 픽셀에는 위쪽 수평 게이트 라인으로부터의 게이트펄스가 인가된다. 반면에, 하반부에 배치된 픽셀에는 아래쪽 수평 게이트 라인으로부터의 게이트펄스가 인가된다. 예를 들어, 제n 표시라인에 배치된 제n 픽셀(PIXn)은 그 픽셀(PIXn)의 위에 배치된 제n 수평 게이트 라인(HGn)으로부터의 게이트 펄스에 응답하여 데이터 전압을 충전한다. 제n 수평 게이트 라인(HGn)은 제n-1 픽셀(PIXn-1)과 제n 픽셀(PIXn) 사이의 경계에 형성된다. 제n+1 표시라인에 배치된 제n+1 픽셀(PIXn+1)은 그 픽셀(PIXn+1)의 아래에 배치된 제n+1 수평 게이트 라인(HGn+1)으로부터의 게이트 펄스에 응답하여 데이터 전압을 충전한다. 제n+1 수평 게이트 라인(HGn+1)은 제n+1 픽셀(PIXn+1)과 제n+2 픽셀(PIXn+2) 사이의 경계에 형성된다.
제3 픽셀 영역(P3)의 단면 구조는 도 14와 같이 수직 데이터 라인들(VD6~VD8), 수평 공통 라인(HC), 공통전극(ITO(Vcom)) 등을 포함한다. 제3 픽셀 영역(P3)의 단면에는 수평 게이트 라인(HG)이 없다. 수직 데이터 라인들(VD6~VD8)은 제2 금속 패턴으로 형성된다. 수평 공통 라인(HC)은 제2 금속 패턴 위에 배치된 제3 금속 패턴으로 형성된다. 수직 데이터 라인들(VD6~VD8)과 기판(SUBS) 사이에는 게이트 절연막(GI)과 제1 패시베이션층(Pas1)을 포함한 절연층이 형성된다. 유기 보호막(PAC)은 수직 데이터 라인들(VD6~VD8)과 수평 공통 라인(HC) 사이에 형성되는 절연층이다. 수평 공통 라인(HC)과 공통전극(ITO(Vcom)) 사이에 제2 패시베이션층(Pas2)이 형성된다. 제3 패시베이션층(Pas3)은 공통전극(ITO(Vcom))을 덮는다.
수평 공통 라인(HC)은 도 7 및 도 12와 같이 수직 공통 라인들(VCn, VCn+1)과 연결된다. 제3 투명전극 패턴(ITO3)은 제5 콘택홀(C5)을 통해 수평 공통 라인(HC)과 접촉하고, 제6 콘택홀(C6)을 통해 공통전극(ITO(Vcom))과 접촉하여 수평 공통 라인(HC)을 공통전극(ITO(Vcom))에 연결한다. 제5 콘택홀(C5)은 제2 및 제3 패시베이션층(Pas2, Pas3)을 관통하여 수평 공통 라인(HC)을 노출한다. 제6 콘택홀(C6)은 제3 패시베이션층(Pas3)을 관통하여 공통전극(ITO(Vcom))을 노출한다.
도 15a 내지 도 15g는 본 발명의 실시예에 따른 표시장치에서 TFT 어레이 기판의 제조 방법을 단계적으로 보여 주는 단면도들이다. 도 15a 내지 도 15g는 FFS 모드의 TFT 어레이 기판 구조를 예시하였으나, 본 발명의 표시장치는 전술한 바와 같이 어떠한 액정 모드로도 구현 가능하므로 FFS 모드에 한정되지 않는다는 것에 주의하여야 한다.
도 15a를 참조하면, 본 발명은 제1 포토 마스크 공정을 실시하여 기판(SUBS) 상에 제1 금속 패턴들을 형성한다. 제1 금속 패턴들은 수평 게이트 라인들(HG), 수평 게이트 라인들(HC)에 연결된 수평 게이트 전극 콘택부(HGP), 수평 게이트 라인들(HG)에 연결된 TFT의 게이트 전극(GE), 데이터 패드(DP)와 게이트 패드(GP)의 패드 전극(GM) 등을 포함한다. 제1 포토 마스크 공정은 기판(SUBS) 상에 제1 금속을 증착하고 포토리소그래피(Photolithograph) 공정, 제1 금속의 습식 식각 공정을 실시하여 제1 금속을 패터닝한다. 제1 금속은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 중 하나 이상의 금속 또는 Cu/MoTi의 이중 금속층일 수 있다. 포토리소그래피 공정은 제1 금속 상에 포토레지스트(Photoresist)를 도포한 후에, 그 위에 제1 포토 마스크를 정렬하고 노광 및 현상하는 공정을 포함한다. 제1 금속이 식각된 다음, 스트립(strip) 공정은 잔류 포토레지스트 패턴을 제거한다. 이어서, 본 발명은 게이트 절연막(GI)을 기판 상에 증착한다. 게이트 절연막(GI)은 질화 실리콘(SiNx)으로 증착될 수 있으며, 제1 금속 패턴들을 덮는다.
도 15b를 참조하면, 본 발명은 제2 포토 마스크 공정을 실시한다. 제2 포토 마스크 공정은 게이트 절연막(GI) 상에 반도체층과 제2 금속을 연속 증착하고 포토리소그래피 공정을 실시한다. 제2 금속은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 중 하나 이상의 금속으로 형성될 수 있다. 포토리소그래피 공정은 제2 금속 상에 포토레지스트를 도포한 후에, 그 위에 하프톤(half tone) 마스크인 제2 포토 마스크를 정렬하고 노광 및 현상하는 공정을 포함한다. 이 포토리소그래피 공정은 하프톤 마스크로 인하여 노광양이 부분적으로 다르게 되어 단차를 가지는 포토 레지스트 패턴을 형성한다. 포토리소그래피 공정은 포토레지스트 패턴을 마스크로 하여 제2 금속을 습식 식각하고 그 아래의 반도체층을 건식 식각하여 액티브 패턴(ACT) 상에 적층된 제2 금속 패턴들을 형성된다. 제2 금속 패턴들은 수직 데이터 라인들(VD), 수직 데이터 라인들(VD)에 연결된 TFT의 드레인전극(DE), TFT의 소스전극(SE) 등을 포함한다. 이어서, 제2 포토 마스크 공정은 포토레지스트 패턴을 애싱(ashing)하여 TFT의 반도체 채널 영역을 노출한 후에 건식 식각하여 TFT의 반도체 채널 영역에서 노출된 오믹 접촉층(Ohmic contact layer)을 제거한다.
도 15c를 참조하면, 제3 포토 마스크 공정은 질화 실리콘(SiNx)을 증착하고 포토 아크릴(Photo-acryl)을 도포한 후에 포토리소그래피 공정을 실시한다. 포토리소그래피 공정은 포토 아크릴 상에 제3 포토 마스크를 정렬하고 노광 및 현상하는 공정을 포함한다. 제3 포토 마스크 공정의 결과, 질화 실리콘(SiNx)으로 이루어진 제1 패시베이션층(Pas1)과, 포토 아크릴로 이루어진 유기 보호막(PAC)이 형성된다. 유기 보호막(PAC) 상에는 제1 패시베이션층(Pas1)을 부분적으로 노출하는 콘택홀들을 형성된다.
도 15d를 참조하면, 제4 포토 마스크 공정은 유기 보호막(PAC) 상에 제3 금속을 증착하고 포토리소그래피 공정을 실시한다. 제3 금속은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 중 하나 이상의 금속으로 형성될 수 있다. 포토리소그래피 공정은 제3 금속 상에 포토레지스트를 도포한 후에, 그 위에 제4 포토 마스크를 정렬하고 노광 및 현상하는 공정을 실시하여 제3 금속 상에 포토레지스트 패턴을 형성한다. 포토리소그래피 공정은 포토레지스트 패턴을 마스크로 하여 제3 금속을 습식 식각한 후 스트립 공정으로 잔류 포토레지스트 패턴을 제거한다. 제3 금속 패턴들은 수직 게이트 라인들(VG), 수직 게이트 라인들(VG)에 연결된 수직 게이트 전극 콘택부(VGP), 수직 공통 라인(VC), 수평 공통 라인(VC) 등을 포함한다. 이어서, 제4 포토 마스크 공정은 제3 금속 패턴들을 덮도록 질화 실리콘(SiNx)을 증착하여 제2 패시베이션층(Pas2)을 형성한다.
도 15e를 참조하면, 제5 포토 마스크 공정은 ITO와 같은 투명전극 소재를 제2 패시베이션층(Pas2) 상에 증착하고 포토리소그래피 공정을 실시한다. 포토리소그래피 공정은 투명전극 소재층 상에 포토레지스트를 도포한 후에, 그 위에 제5 포토 마스크를 정렬하고 노광 및 현상하는 공정을 실시하여 제2 패시베이션층(Pas2) 상에 포토 레지스트 패턴을 형성한다. 제5 포토 마스크 공정은 포토 레지스트 패턴을 통해 투명전극 소재층을 습식 식각하고 스트립 공정을 실시하여 잔류 포토 레지스트 패턴을 제거한다. 그 결과, 공통전극(ITO(Vcom))이 투명전극으로 형성된다.
도 15f를 참조하면, 제6 포토 마스크 공정은 질화 실리콘(SiNx)을 공통전극(ITO(Vcom))과 제2 패시베이션층(Pas2) 증착하여 제3 패시베이션층(Pas2)을 형성하고, 포토리소그래피 공정을 실시한다. 포토리소그래피 공정은 제2 패시베이션층(Pas3) 상에 포토레지스트를 도포한 후에, 그 위에 제6 포토 마스크를 정렬하고 노광 및 현상하는 공정을 실시하여 포토레지스트 패턴을 형성한다. 제6 포토 마스크 공정은 포토 레지스트 패턴을 통해 제3 패시베이션층(Pas3)을 건식 식각하고, 스트립 공정을 실시한다. 그 결과, 제3 금속 패턴의 일부를 노출하는 제1 및 제5 콘택홀(C1, C5), 제1 금속 패턴의 일부를 노출하는 제2 및 제4 콘택홀들(C2, C4), 제2 금속 패턴의 일부를 노출하는 제3 콘택홀(C3), 공통전극(ITO(Vcom))의 일부를 노출하는 제6 콘택홀(C6) 등의 콘택홀들이 형성된다.
도 15g를 참조하면, 제7 포토 마스크 공정은 ITO와 같은 투명전극 소재를 제3 패시베이션층(Pas3) 상에 증착하고 포토리소그래피 공정을 실시한다. 포토리소그래피 공정은 투명전극 소재층 상에 포토레지스트를 도포한 후에, 그 위에 제7 포토 마스크를 정렬하고 노광 및 현상하는 공정을 실시하여 제3 패시베이션층(Pas3) 상에 포토 레지스트 패턴을 형성한다. 제7 포토 마스크 공정은 포토 레지스트 패턴을 통해 투명전극 소재층을 습식 식각하고 스트립 공정을 실시하여 잔류 포토 레지스트 패턴을 제거한다. 그 결과, 픽셀, 패드부(GP, DP), 수평 공통 라인(HC) 등에서 투명전극 패턴들(ITO(PIX), ITO1, ITO2, ITO3)이 형성된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
PNL : 표시패널 10 : 표시패널 구동회로
12 : 타이밍 콘트롤러 14 : 호스트 시스템
VD : 수직 데이터 라인 VG : 수직 게이트 라인
VC : 수직 공통 라인 HG : 수평 게이트 라인
HC : 수평 공통 라인

Claims (11)

  1. 수직 배선들과 수평 배선들이 형성되고 픽셀들을 포함한 표시패널에 있어서,
    상기 수직 배선들은 데이터 전압이 공급되는 수직 데이터 라인들, 게이트 펄스가 공급되는 수직 게이트 라인들, 및 공통전압이 공급되는 수직 공통 라인들을 포함하고,
    상기 수평 배선들은 상기 수직 게이트 라인들과 연결되어 상기 수직 게이트 라인들을 통해 상기 게이트 펄스를 전달 받는 수평 게이트 라인들을 포함하고,
    상기 수직 게이트 라인들과 상기 수평 게이트 라인들은 상기 표시패널의 배젤 영역 내에서 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  2. 제 1 항에 있어서,
    상기 수직 게이트 라인들은 상기 수직 데이터 라인들과 상기 수평 게이트 라인들을 따라 꺾어진 'L'자 형태의 금속 패턴으로 형성되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  3. 제 2 항에 있어서,
    상기 수직 게이트 라인들은 상기 수직 데이터 라인들과 상기 수평 게이트 라인들과 중첩되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  4. 제 1 항에 있어서,
    상기 수평 배선들은,
    상기 공통전압이 공급되는 수평 공통 라인을 더 포함하는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  5. 제 2 항에 있어서,
    상기 수평 공통 라인은 상기 표시패널의 중앙을 지나는 표시 라인들 사이에 형성되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  6. 제 5 항에 있어서,
    상기 수평 공통 라인은 상기 수직 공통 라인들과 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  7. 제 6 항에 있어서,
    상기 수평 게이트 라인들, 상기 수평 게이트 라인들에 연결된 TFT의 게이트 전극은 제1 금속 패턴들로 기판 상에 형성되고,
    상기 수직 데이터 라인들, 상기 TFT의 소스 전극, 및 상기 TFT의 드레인 전극은 제2 금속 패턴들로 기판 상에 형성되고,
    상기 수직 공통 라인들, 상기 수직 게이트 라인들, 및 상기 수평 공통 라인은 제3 금속 패턴들로 기판 상에 형성되고
    상기 제1 금속 패턴과 상기 제2 금속 패턴 사이에 제1 절연층이 형성되고,
    상기 제2 금속 패턴과 상기 제3 금속 패턴 사이에 제2 절연층이 형성되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  8. 제 7 항에 있어서,
    상기 픽셀의 화소전극과 공통전극은 투명전극 소재로 형성되고,
    상기 수직 공통 라인들과 상기 수평 공통 라인은 상기 공통전극에 접촉되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  9. 수직 배선들과 수평 배선들이 형성되고 픽셀들을 포함한 표시패널의 제조 방법에 있어서,
    제1 금속 패턴들로 기판 상에 수평 게이트 라인들을 형성하는 단계;
    상기 제1 금속 패턴들을 덮는 제1 절연층을 상기 기판 상에 형성하는 단계;
    제2 금속 패턴들로 상기 제1 절연층 상에 수직 데이터 라인들을 형성하는 단계;
    상기 제2 금속 패턴들과 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및
    제3 금속 패턴들로 상기 제2 절연층 상에 수직 공통 라인들과 수직 게이트 라인들을 형성하는 단계를 포함하고,
    상기 수직 데이터 라인들에 데이터 전압이 공급되고,
    상기 수직 게이트 라인들에 게이트 펄스가 공급되고,
    상기 수직 공통 라인들에 공통전압이 공급되고,
    상기 수평 게이트 라인들은 상기 수직 게이트 라인들을 통해 상기 게이트 펄스를 전달 받고,
    상기 수직 게이트 라인들과 상기 수평 게이트 라인들은 상기 표시패널의 배젤 영역 내에서 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치의 제조 방법.
  10. 제 9 항에 있어서,
    제3 금속 패턴들로 상기 기판 상에 수직 공통 라인들과 수직 게이트 라인들을 형성하는 단계는,
    상기 제3 금속 패턴들로 상기 수직 공통 라인들과 상기 수직 게이트 라인들과 동시에 형성하고,
    상기 수평 공통 라인은 상기 표시패널의 중앙을 지나는 표시 라인들 사이에 형성되고 상기 수직 공통 라인들과 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 픽셀의 화소전극과 공통전극은 투명전극 소재로 형성되고,
    상기 수직 공통 라인들과 상기 수평 공통 라인은 상기 공통전극에 접촉되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치의 제조 방법.
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