KR101931339B1 - 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 - Google Patents

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Abstract

본 발명은 게이트 구동부를 표시부와 동일한 기판 위에 형성한 금속 산화물 반도체를 포함하는 평판표시장치용 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 제1 영역과 제2 영역을 포함하는 기판; 상기 제1 영역에 형성되며 제1 문턱 전압 특성을 갖는 제1 박막 트랜지스터; 그리고 상기 제2 영역에 형성되며 제2 문턱 전압 특성을 갖는 제2 박막 트랜지스터를 포함한다. 본 발명에 의하면 서로 다른 특성 변화를 갖는 두 개의 소자를 동일한 기판에 형성하더라도, 소자의 신뢰도를 동일하게 확보할 수 있다.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 {Thin Film Transistor Substrate Having Metal Oxide Semiconductor}
본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판에 관한 것이다. 특히, 본 발명은 게이트 구동부를 표시부와 동일한 기판 위에 형성한 금속 산화물 반도체를 포함하는 평판표시장치용 박막 트랜지스터 기판에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.
평판표시장치는 표시패널의 게이트 라인들에 스캔 신호를 공급하는 게이트 구동회로와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로를 이용하여 영상을 표시한다. 예를 들어, 게이트 구동회로는 다수의 게이트 드라이브 집적회로(Integrated Circuit)를 실장한 인쇄회로보드(Printed Circuit Board)를 표시패널에 부착하는 TAB(Tape Automated Bonding) 방식으로 형성된다.
도 1은 TAB 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도이다. 도 1을 참조하면, 표시패널(DP)의 상단부 일측변에는 TAB 방식으로 표시패널(DP)의 데이터 배선에 연결되는 데이터 구동부(DIC)가 배치된다. 즉, 테이프 캐리어 패키지(혹은, TCP: Tape Carrier Package)(TP)에 데이터 구동부(DIC)가 실장되고, TCP(TP)의 일측변이 표시패널(DP)의 상단부 일측변에 배치된 패드부와 연결된다. 또한, 표시패널(DP)의 좌측 일측변에는 TAB 방식으로 표시패널(DP)의 게이트 배선에 연결되는 게이트 구동부(GIC)가 배치된다. 데이터 구동부(DIC)와 게이트 구동부(GIC)를 제어하기 위한 제어부(TCON)와 전원을 공급하기 위한 전원부(PIC)는 인쇄회로기판(PCB)에 장착되고, 데이터 구동부(DIC)를 실장한 TCP(TP)의 타측변에 인쇄회로기판(PCB)의 패드부가 연결된다.
이와 같은 구조를 갖는 평판표시장치를 구성하는 표시패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
도 2는 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 3은 도 2에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.
공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하며 화소전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
다시 도 1을 더 참조하면, 표시패널(DP)의 좌측 일측변에 게이트 구동부(GIC)가 실장된 TAB이 게이트 패드 단자(GPT)에 부착되어 게이트 구동부(GIC)가 게이트 배선(GL)에 신호를 공급한다. 그리고 표시패널(DP)의 상부 일측변에 데이터 구동부(DIC)가 실장된 TAB이 데이터 패드 단자(DPT)에 부착되어 데이터 구동부(DIC)가 데이터 배선(DL)에 비디오 데이터 신호를 공급한다.
화소전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이와 같이, 표시패널과 이를 구동하기 위한 제어부 및 구동부를 구비한 평판표시장치를 제공함에 있어서, 전체 표시장치에서 화상 정보를 표현하는 표시 영역이 차지하는 비율이 극대화되고, 더욱 얇아지고, 가벼운 평판 표시장치의 요구가 날로 증가하고 있다. 따라서, 구동부가 차지하는 영역을 더욱 좁게 차지하도록 하고, 표시부의 영역을 극대화하는 노력이 집중되고 있다. 이는 표시부도 박막 트랜지스터들이 배열되고, 구동부도 박막 트랜지스터들로 구성되기 때문에 가능한 것이다. 하지만, 서로 다른 기능을 하는 박막 트랜지스터들을 동일한 기판 위에서 동일한 공정으로 형성한다는 것이 용이한 일이 아니다.
따라서, 평판표시장치에서, 표시부와 구동부를 동일한 기판 위에 형성한 박막 트랜지스터 기판을 제공하는 것이 중요한 문제로 대두되고 있다. 특히, 서로 다른 기능을 하는 박막 트랜지스터들의 신뢰성을 확보한 평판표시패널을 제공하는 데에 많은 어려움이 있다.
본 발명의 목적은, 구동용 박막 트랜지스터가 화소용 박막 트랜지스터를 형성하는 기판에 동시에 형성된 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 동일한 기판에 형성되되, 서로 다른 게이트 바이어스 스트레스로 인해 특성이 다르게 변성되는 소자의 신뢰도를 확보한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은 동일한 기판 위에 형성되되, 초기 문턱 전압 특성이 서로 다르게 설정된 소자들을 구비한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은, 동일한 기판 위에서 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터와 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터의 구조를 서로 다르게 형성한 박막 트랜지스터를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명에 의한 박막 트랜지스터 기판은, 제1 영역과 제2 영역을 포함하는 기판; 상기 제1 영역에 형성되며 제1 문턱 전압 특성을 갖는 제1 박막 트랜지스터; 그리고 상기 제2 영역에 형성되며 제2 문턱 전압 특성을 갖는 제2 박막 트랜지스터를 포함한다.
상기 제1 박막 트랜지스터는, 제1 게이트 전극; 상기 제1 게이트 전극과 중첩하는 제1 반도체 층; 상기 제1 반도체 층의 중앙부 상면에 형성된 제1 에치 스토퍼; 그리고 일정 간격 이격하며 상기 제1 반도체 층의 일측변 및 타측변과 각각 접촉하며, 상기 제1 에치 스토퍼의 일측변과 타측변 각각에 제1 중첩 값을 갖고 중첩하는 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 박막 트랜지스터는, 제2 게이트 전극; 상기 제2 게이트 전극과 중첩하는 제2 반도체 층; 상기 제2 반도체 층의 중앙부 상면에 형성된 제2 에치 스토퍼; 그리고 일정 간격 이격하며 상기 제2 반도체 층의 일측변 및 타측변과 각각 접촉하며, 상기 제2 에치 스토퍼의 일측변과 타측변 각각에 상기 제1 중첩 값과 다른 제2 중첩 값을 갖고 중첩하는 제2 소스 전극 및 제2 드레인 전극을 포함하는 것을 특징으로 한다.
상기 제2 중첩 값은 상기 제1 중첩 값보다 적어도 1μm 작은 값을 갖는 것을 특징으로 한다.
상기 제1 중첩 값은 3.5μm 이상이고; 상기 제2 중첩 값은 2.5μm 이하인 것을 특징으로 한다.
상기 제1 박막 트랜지스터는, 제1 게이트 전극; 상기 제1 게이트 전극과 중첩하는 제1 반도체 층; 상기 제1 반도체 층의 중앙부 상면에 형성된 제1 에치 스토퍼; 그리고 상기 제1 에치 스토퍼를 중심으로 일정 간격 이격하며 상기 제1 반도체 층의 일측변 및 타측변과 각각 접촉하는 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제1 반도체 층은 상기 제1 게이트 전극, 상기 제1 소스 전극 및 상기 제1 드레인 전극이 차지하는 영역 내에 한정되어 배치되며, 상기 제2 박막 트랜지스터는, 제2 게이트 전극; 상기 제2 게이트 전극과 중첩하는 제2 반도체 층; 상기 제2 반도체 층의 중앙부 상면에 형성된 제2 에치 스토퍼; 그리고 상기 제2 에치 스토퍼를 중심으로 일정 간격 이격하며 상기 제2 반도체 층의 일측변 및 타측변과 각각 접촉하는 제2 소스 전극 및 제2 드레인 전극을 포함하고, 상기 제2 반도체 층은, 그 일부가 상기 제2 게이트 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극이 차지하는 영역 외부로 노출되도록 확장된 노출 영역을 더 포함하는 것을 특징으로 한다.
상기 제2 반도체 층의 노출 영역의 크기는 상기 제2 반도체 층 전체 크기의 25% 이상 50% 이하인 것을 특징으로 한다.
본 발명은, 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터와 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터를 동시에 동일한 기판 위에 형성함에 있어서, 구조를 달리하여, 게이트 바이어스 스트레스에 대한 보상을 각각 다르게 수행할 수 있다. 따라서, 서로 다른 특성 변화를 갖는 두 개의 소자를 동일한 기판에 형성하여 사용하더라도, 소자의 신뢰도를 동일하게 확보할 수 있다.
도 1은 TAB 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도.
도 2는 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 3은 도 2에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 4는 본 발명에 의한 GIP 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도.
도 5는 본 발명에 의한 GIP 방식의 평판표시장치의 구조를 나타내는 구성도.
도 6은 도 5에 도시된 GIP 방식으로 형성한 게이트 구동부의 회로 구성을 나타내는 도면.
도 7은 게이트 바이어스 스트레스 유형에 따라 박막 트랜지스터의 문턱 전압이 변성되는 것을 보여주는 그래프.
도 8은 본 발명에 의한 금속 산화물 박막 트랜지스터의 구조를 나타내는 확대도.
도 9는 도 8에서 에치 스토퍼(ES)와 소스 전극(S) 및/또는 에치 스토퍼(ES)와 드레인 전극(D)의 중첩된 크기에 따라 초기 문턱 전압 값의 변화 추이를 나타내는 그래프.
도 10은 본 발명의 제1 실시 예에 의한 금속 산화물 박막 트랜지스터 기판의 구조를 나타내는 확대도.
도 11은 본 발명의 제2 실시 예에 의한 금속 산화물 박막 트랜지스터 기판의 구조를 나타내는 확대도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 4 내지 7을 참조하여, 본 발명에 의한 GIP 방식으로 형성한 평판 표시 장치에 대하여 설명한다. 도 4는 GIP 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도이다. 도 4를 참조하면, 표시패널(DP)의 상단부 일측변에는 TAB 방식으로 표시패널(DP)의 데이터 배선에 연결되는 데이터 구동부(DIC)가 배치된다. 반면에, 게이트 구동부(GIC)는 별도로 구비하지 않고, 표시패널(DP) 중에서 화상 데이터를 직접 나타내는 화소 영역(PA)이 형성되는 표시부(AA)의 일측 외부 영역인 비 표시부(NA)에 GIP 방식의 게이트 구동부(GP)를 직접 형성한다.
GIP 방식은 TAB 방식에 비해, 표시장치의 베젤 영역에 대해 슬림화가 가능하므로 외적 미관을 높일 수 있을 뿐만 아니라, 비용 절감이 가능하다는 장점이 있다. 따라서, 최근에 게이트 구동회로는 TAB 방식보다 GIP 방식으로 형성되고 있다. 도면상으로는 편의상 GIP 방식에 의한 게이트 구동부(GP)가 표시 패널(DP)에서 상당한 부분을 차지하는 것으로 보일 수 있다. 또한, 도 1에서 설명한 TAB 방식에 의한 게이트 구동부(GIC)가 실장된 TCP(TP)가 표시 패널(DP)과 접촉하는 면적과 크게 다르지 않아 보일 수 있다. 하지만, 이는 도면 편의상 나타난 것일 뿐이며, 실제로 GIP 방식에서는 표시 패널(DP)에서 게이트 구동부(GP)가 차지하는 면적은 무척 작아서 베젤 영역이 전면에서 거의 인식되지 않을 정도로 최소화할 수 있다.
이하, 도 5를 참조하여 GIP 방식의 평판표시장치를 좀 더 상세히 설명한다. 도 5는 GIP 방식의 평판표시장치의 구조를 나타내는 구성도이다. GIP 방식의 평판표시장치는, 표시패널(DP), 제어부(TCON), 그리고 데이터 구동부(DIC)를 포함한다. 표시패널(DP)은 비디오 데이터를 표시하는 화소 영역(PA)이 형성되는 표시부(AA)와 게이트 구동부(GP)가 형성되는 비 표시부(NA)로 구성된다.
특히, 표시패널(DP)의 표시부(AA)에는 유리 기판에 형성된 다수의 데이터 배선들(DL), 그리고 데이터 배선들(DL)과 직교하는 다수의 게이트 배선들(GL)로 이루어진 신호 배선들을 포함한다. 신호 배선들(DL, GL)의 교차 구조에 의해 표시패널(DP)의 화소 영역(PA)이 형성되는 표시부(AA)에는 다수의 화소(PIC)들이 매트릭스 형태로 배치된다. 화소(PIC) 각각은 적색 서브화소, 녹색 서브화소 및 청색 서브화소를 포함할 수 있다. 비 표시부(NA)에는 표시부(AA)의 게이트 배선들(GL)을 구동시키기 위한 게이트 구동부(GP)가 형성된다.
제어부(TCON)는 비디오 소스로부터 입력되는 비디오 영상의 RGB 데이터를 구동부(DIC, GP)에 공급한다. 또한, 제어부(TCON)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍 신호들을 이용하여 구동부(DIC, GP)의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.
데이터 구동부(DIC)의 동작 타이밍을 제어하기 위한 데이터 제어신호는 1수평라인분의 데이터가 표시되는 1 수평기간 중에서 데이터의 시작점을 지시하는 소스 스타트 펄스(Source Start Pulse: SSP), 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터의 래치동작을 제어하는 소스 샘플링 클럭(Source Sampling Clock: SSC), 데이터 구동부(DIC)의 출력을 제어하는 소스 출력 인에이블 신호(SOE), 및 표시패널(DP)에 공급될 데이터 전압의 극성을 제어하는 극성 제어신호(POL) 등을 포함한다.
게이트 구동부(GP)의 동작 타이밍을 제어하기 위한 게이트 제어신호는 한 화면이 표시되는 1 수직기간 중에 스캔이 시작되는 시작 수평라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse: GSP), 게이트 구동부(GP) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트 시키기 위한 게이트 쉬프트 클럭신호(Gate Shift Clock: GSC), 그리고 게이트 구동부(GP)의 출력을 제어하는 게이트 출력 인에이블 신호(Gate Output Enable: GOE)등을 포함한다.
데이터 구동부(DIC)는 데이터 배선들(DL)을 구동시키기 위한 것으로서, 쉬프트 레지스터(Shift Register), 래치(Latch), 디지털-아날로그 변환기(Digital to Analog Converter, DAC), 출력 버퍼(Output Buffer) 등을 포함한다. 데이터 구동부(DIC)는 데이터 제어신호(SSP, SSC, SOE)에 따라 영상 데이터를 래치한다. 데이터 구동부(DIC)는 극성제어신호(POL)에 응답하여 영상 데이터를 아날로그 정극성 감마보상전압과 부극성 감마보상전압으로 변환하여 데이터전압의 극성을 반전시킨다. 데이터 구동부(DIC)는 게이트 구동부(GP)로부터 출력되는 메인 스캔펄스에 동기되도록 데이터 전압을 데이터 배선들(DL)로 출력한다.
게이트 구동부(GP)는 쉬프트 레지스터 어레이(Shift Register Array) 등을 포함한다. 게이트 구동부(GP)의 쉬프트 레지스터 어레이는 표시패널(DP)에서 화소(PIC)가 형성된 표시부(AA) 외부의 비 표시부(NA)에 GIP 방식으로 형성된다. GIP 방식에 의해, 게이트 쉬프트 레지스터들은 화소(PIC)의 TFT 공정에서 화소의 TFT와 함께 형성된다.
게이트 구동부(GP)는 게이트 제어신호에 따라 게이트 배선(GL)을 구동한다. 게이트 구동부(GP)는 턴 온 레벨의 스캔 펄스를 게이트 배선에 순차적으로 공급한다.
이하, 도 6을 참조하여, GIP 방식으로 형성된 게이트 구동부의 회로에 대해 설명한다. 도 6은 도 5에 도시된 GIP 방식으로 형성한 게이트 구동부의 회로 구성을 나타내는 도면이다.
게이트 구동부(GP)의 GIP 회로(GIP)는 로직부(LOG)와 출력부(OUT)로 구성된다. 로직부(LOG)는 게이트 스타트 신호(VST)에 응답하여 Q 노드와 QB 노드의 충전 및 방전 동작을 제어한다. 출력부(OUT)는 Q 노드가 활성화 레벨로 충전될 때 스캔 펄스(VG)를 턴 온 레벨로 출력하는 풀업 트랜지스터(Tpu)와 QB 노드가 활성화 레벨로 충전될 때 스캔 펄스를 턴 오프 레벨로 출력하는 풀 다운 트랜지스터(Tpd)를 포함한다.
Q 노드와 QB 노드는 서로 반대로 충전된다. Q 노드가 활성화 레벨로 충전될 때 QB 노드는 비 활성화 레벨로 방전된다. 반대로 Q 노드가 비 활성화 레벨로 방전될 때 QB 노드는 활성화 레벨로 충전된다. Q 노드 활성화 시, 풀업 트랜지스터(Tpu)는 게이트 쉬프트 클럭신호(CLK)들 중 어느 하나를 턴 온 레벨의 스캔 펄스(VG)로 출력한다. 풀업 트랜지스터(Tpu)의 게이트 전극은 Q 노드에 접속되고, 소스 전극은 클럭신호의 입력단자에 접속되며, 드레인 전극은 출력 노드(No)에 접속된다. QB 노드 활성화 시, 풀다운 트랜지스터(Tpd)는 저전위 전압(VSS)을 턴 오프 레벨의 스캔 펄스(VG)로 출력한다. 풀다운 트랜지스터(Tpd)의 게이트 전극은 QB 노드에 접속되고, 소스 전극은 저전위 전압(VSS)의 입력단자에 접속되며, 드레인 전극은 출력 노드(No)에 접속된다.
도 6에 도시한 GIP 회로(GIP)의 구동에 따르면, GIP 회로(GIP)의 Q 노드는 턴 온 레벨의 스캔 펄스(VG)를 출력하는 순간을 제외한 거의 모든 한 프레임 기간 동안 비 활성화 레벨(Loff)로 유지된다. 한편, QB 노드는 턴 오프 레벨의 스캔 펄스(VG)를 출력하는 순간을 제외한 거의 모든 한 프레임 기간 동안 활성화 레벨(Lon)로 유지된다. 따라서, Q 노드에 접속된 풀업 트랜지스터(Tpu)는 네거티브 게이트 바이어스 스트레스(Negative Gate Bias Stress)가 누적되는 반면, QB 노드에 접속된 풀다운 트랜지스터(Tpd)에는 포지티브 게이트 바이어스 스트레스(Positive Gate Bias Stress)가 누적된다. 이러한 게이트 바이어스 스트레스는 도 7과 같이 GIP 회로(GIP)에 포함된 출력 트랜지스터들(Tpu, Tpd)의 문턱 전압(V1, V2)을 기준 값(Vr)으로부터 좌측 또는 우측으로 쉬프트 시킴으로써, 출력 트랜지스터(Tpu, Tpd)들의 동작 특성을 열화 시킨다. 도 7은 게이트 바이어스 스트레스 유형에 따라 박막 트랜지스터의 문턱 전압이 변성되는 것을 보여주는 그래프로이다.
또한, 표시패널(DP)의 표시부(AA)에 형성된 화소(PIC)를 구성하는 박막 트랜지스터의 경우에는 GIP 방식으로 표시패널(DP) 상에 직접 형성된 게이트 구동부(GP)의 GIP 회로(GIP) 중 풀업 트랜지스터(Tpu)와 같이, 네거티브 게이트 바이어스 스트레스를 받는다.
이와 같이 GIP 방식에 의한 표시장치에서는, 동일한 표시패널(DP) 상에 형성된 박막 트랜지스터들이 서로 상이한 게이트 바이어스 스트레스가 누적됨으로써, 서로 다른 방향으로 문턱 전압이 변성되는 현상이 발생한다. 따라서, GIP 방식으로 표시패널을 제조할 경우, 구동부의 박막 트랜지스터와 화소 영역의 박막 트랜지스터는 서로 다른 게이트 바이어스 스트레스를 받는다. 또한, 같은 구동부 내에서도 회로 구성 위치에 따라서 서로 다른 게이트 바이어스 스트레스 상태에 놓이게 된다.
게이트 바이어스 스트레스는 박막 트랜지스터의 신뢰성에 영향을 준다. 특히, 박막 트랜지스터의 신뢰성은 초기 문턱 전압 값에 따라 게이트 바이어스 스트레스에 따른 변화량(Shift)이 달라진다. 만일, 박막 트랜지스터의 초기 문턱 전압 값이 양(Positive)의 값에 치우치도록 설정된 경우, 포지티브 게이트 바이어스 스트레스에 취약하지만, 네가티브 게이트 바이어스 스트레스에는 유리하다. 반대로, 초기 문턱 전압 값이 음(Negative)의 값에 치우치도록 설정된 경우, 네가티브 게이트 바이어스 스트레스에 취약하지만, 포지티브 게이트 바이어스 스트레스에는 유리하다.
따라서, 금속 산화물을 포함하는 박막 트랜지스터를 포지티브 게이트 바이어스 스트레스와 네가티브 게이트 바이어스 스트레스를 동시에 요구하는 제품에 적용할 경우, 소자의 신뢰성이 어느 한 스트레스에 취약하게 되어 제품의 신뢰성 확보가 어렵다. 이러한 서로 다른 게이트 바이어스 스트레스에 의한 박막 트랜지스터 및 표시 패널의 신뢰성을 확보하기 위해, 본 발명에서는 박막 트랜지스터의 게이트 바이어스 스트레스에 따라 초기 문턱 전압의 값을 서로 다르게 설계한다.
이하, 도 8 내지 10을 참조하여 본 발명의 제1 실시 예에 대하여 설명한다. 도 8은 본 발명에 의한 금속 산화물 박막 트랜지스터의 구조를 나타내는 확대도이다. 도 9는 도 8에서 에치 스토퍼(ES)와 소스 전극(S) 및/또는 에치 스토퍼(ES)와 드레인 전극(D)의 중첩된 크기에 따라 초기 문턱 전압 값의 변화 추이를 나타내는 그래프이다.
먼저, 도 8 및 도 9를 참조하여, 에치 스토퍼(ES)와 소스-드레인 전극(S-D)이 중첩된 정도에 따라 산화물 박막 트랜지스터의 초기 문턱 전압 값이 어떻게 변화하는 지를 설명한다. 도 8과 같이, 금속 산화물을 반도체 채널층(A)으로 사용하는 박막 트랜지스터(T)는 소스-드레인 전극(S-D)을 패턴하는 과정에서 식각액에 의해 반도체 층(A)이 손상되지않도록 보호하기 위한 에치 스토퍼(ES)가 반도체 층(A) 위에 형성된다. 도 8에서 알 수 있듯이, 반도체 층(A)은 게이트 전극(A)과 소스-드레인 전극(S-D)이 중첩하는 영역 내에 제한 되도록 형성하는 것이 바람직하다. 에치 스토퍼(ES)는 소스-드레인 전극(S-D) 사이에서 노출될 수 있는 반도체 층(A)을 완전히 가릴 수 있도록 형성하는 것이 바람직하다.
이 경우, 소스-드레인 전극(S-D)의 마주보는 측면에서 에치 스토퍼(ES)의 좌우 변까지의 거리를 각각 소스 전극(S)과 에치 스토퍼(ES)의 중첩 폭(SE)과, 드레인 전극(D)과 에치 스토퍼(ES)의 중첩 폭(DE)이라고 정의한다. 설계상, 소스-에치스토퍼(S-ES) 중첩 폭(SE)과 드레인-에치스토퍼(D-ES) 중첩 폭(DE)은 동일한 것으로 본다. 정렬 오차로 에치 스토퍼(ES)가 어느 한쪽으로 치우쳐져서 어느 한 중첩 폭이 더 클 수 있으나, 전체적인 중첩 값 즉, 소스-에치스토퍼(S-ES) 중첩 폭(SE)과 드레인-에치스토퍼(D-ES) 중첩 폭(DE)의 합은 동일 값을 갖는다.
소스-에치스토퍼(S-ES) 중첩 폭(SE) 및 드레인 전극(D)과 에치 스토퍼(ES)의 중첩 폭(DE)을 1μm 단위로 변화시켜 가면서 박막 트랜지스터의 초기 문턱 전압 값이 어떻게 변화하는 지를 측정한 결과, 도 9와 같은 결과를 얻을 수 있었다. 중첩 폭의 변화 값을 1μm 단위로 설정한 것은, 대면적 기판 전체에 걸친 CD(Critical Dimension) 편차 값을 고려한 최소 한의 변화 값을 선택한 것이다. 즉, CD 편차 값이 1μm 보다 작은 공정에서 적용한 것이다.
중첩 폭(SE, DE)이 0μm 일 경우를 기준 초기 문턱 전압으로 할 때, 중첩 폭(SE, DE)이 커질수록 초기 문턱 전압 값이 양의 방향(Positive direction)으로 이동하는 결과가 발생한다. 또한, 에치 스토퍼(ES)가 반도체 층(A)을 보호하도록 형성하여야 하지만, 초기 문턱 전압 값의 변화 추이를 보기 위해, 중첩 폭(SE, DE)을 -1μm로 설정할 경우, 초기 문턱 전압 값 음의 방향(Negative direction)으로 이동하는 것을 알 수 있다.
이와 같이 소스-드레인 전극(S-D)과 에치 스토퍼(ES)의 중첩 정도를 조절함으로써, 초기 문턱 전압이 다른 박막 트랜지스터를 동일한 기판 위에 형성할 수 있음을 알 수 있다. 도 10을 참조하여, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 상세히 설명한다. 도 10은 본 발명의 제1 실시 예에 의한 금속 산화물 박막 트랜지스터 기판의 구조를 나타내는 확대도이다.
도 10을 참조하면, 본 발명의 제1 실시 예에 의한 표시 패널, 특히 박막 트랜지스터 기판은, 동일한 기판 위에서 표시부(AA)에 형성된 화소용 박막 트랜지스터(Tp), 그리고 동일한 기판(SUB) 위에서 비 표시부(NA)에 형성된 구동용 박막 트랜지스터(Tg)를 포함한다. 화소용 박막 트랜지스터(Tp)는 네가티브 게이트 바이어스 스트레스를 주로 받는 소자이므로, 초기 문턱 전압을 상대적으로 양의 방향으로 설정하는 것이 바람직하다. 반면에 구동용 박막 트랜지스터(Tg)는 (특히, 풀다운 트랜지스터) 포지티브 게이트 바이어스 스트레스를 주로 받는 소자이므로, 초기 문턱 전압을 상대적으로 음의 방향으로 설정하는 것이 바람직하다.
따라서, 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터와 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터를 동일한 기판 위에 형성할 경우, 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터의 소스-드레인 전극과 에치 스토퍼의 중첩 값은 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터의 소스-드레인 전극과 에치 스토퍼의 중첩 값보다 적어도 1μm 이상 큰 값을 갖는 것이 바람직하다.
예를 들어, 본 발명의 제1 실시 예에서, 네가티브 게이트 바이어스 스트레스를 주로 받는 화소용 박막 트랜지스터(Tp)는 화소용 게이트 배선(GLp)에서 분기한 화소용 게이트 전극(Gp), 화소용 게이트 전극(Gp)을 덮는 게이트 절연막, 게이트 절연막 위에서 화소용 게이트 전극(Gp)과 중첩하는 화소용 반도체 층(Ap) 그리고, 화소용 반도체 층(Ap)의 양 측부에 각각 접촉하며 일정 간격 이격된 화소용 소스 전극(Sp) 및 화소용 드레인 전극(Dp)을 포함한다. 특히, 화소용 소스 전극(Sp)과 화소용 드레인 전극(Dp)의 하부에는 화소용 에치 스토퍼(ESp)가 형성되어 화소용 반도체 층(Ap)을 보호한다. 화소용 소스 전극(Sp)은 화소용 데이터 배선(DLp)에서 분기한다.
한편, 포지티브 게이트 바이어스 스트레스를 주로 받는 구동용 박막 트랜지스터(Tg)는 구동용 게이트 배선(GLg)에서 분기한 구동용 게이트 전극(Gg), 구동용 게이트 전극(Gg)을 덮는 게이트 절연막, 게이트 절연막 위에서 구동용 게이트 전극(Gg)과 중첩하는 구동용 반도체 층(Ag) 그리고, 구동용 반도체 층(Ag)의 양 측부에 각각 접촉하며 일정 간격 이격된 구동용 소스 전극(Sg) 및 구동용 드레인 전극(Dg)을 포함한다. 특히, 구동용 소스 전극(Sg)과 구동용 드레인 전극(Dg)의 하부에는 구동용 에치 스토퍼(ESg)가 형성되어 구동용 반도체 층(Ag)을 보호한다. 구동용 소스 전극(Sg)은 구동용 데이터 배선(DLg)에서 분기한다.
여기서, 화소용 소스전극(Sp)과 화소용 드레인 전극(Dp) 사이의 이격 거리와 구동용 소스전극(Sg)과 구동용 드레인 전극(Dg) 사이의 이격 거리는 서로 동일한 값을 갖는다. 하지만, 화소용 에치 스토퍼(ESp)의 폭 3.5μm 이상의 값을 갖는 것이 바람직하고, 구동용 에치 스토퍼(ESg)의 폭은 이보다 적어도 1μm 작은 2.5μm 이하의 값을 갖는 것이 바람직하다.
이와 같은 구조를 갖는 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판에서, 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터(Tp)는 (화소용 박막 트랜지스터 및 구동부에서 풀업 트랜지스터) 초기 문턱 전압이 상대적으로 양의 방향(Positive direction)으로 편향하도록 설정된다. 한편, 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터(Tg)는 (구동부에서 풀다운 트랜지스터), 초기 문턱 전압이 상대적으로 음의 방향(Negative direction)으로 편향하도록 설정된다. 따라서, 표시 패널을 장시간 사용함에 따라 각각의 박막 트랜지스터들(Tp, Tg)이 네가티브 게이트 바이어스 스트레스 및 포지티브 게이트 바이어스 스트레스를 받아, 문턱 전압 특성이 음의 방향 및 양의 방향으로 변성되더라도 문턱 전압이 거의 동일한 값을 유지될 수 있어 서로 다른 스트레스를 받는 두 소자의 신뢰도를 동일한 상태로 확보할 수 있다.
이하, 도 11을 참조하여 본 발명의 제2 실시 예에 대하여 설명한다. 도 11은 본 발명의 제2 실시 예에 의한 금속 산화물 박막 트랜지스터 기판의 구조를 나타내는 확대도이다.
도 8을 다시 참조하면, 반도체 층(A)은 게이트 전극(A)과 소스-드레인 전극(S-D)이 중첩하는 영역 내에 제한 되도록 형성하는 것이 바람직하다. 에치 스토퍼(ES)는 소스-드레인 전극(S-D) 사이에서 노출될 수 있는 반도체 층(A)을 완전히 가릴 수 있도록 형성하는 것이 바람직하다.
여기서, 반도체 층(A)의 크기를 조절하여, 반도체 층(A)이 금속 물질인 게이트 전극(A)과 소스-드레인 영역(S-D) 외부로 노출할 경우, 외부의 자연광이 반도체 층(A)에 영향을 준다. 즉, 반도체 층(A)이 빛에 노출되면, 네가티브 바이어스 스트레스 효과가 증가하여, 채널 층(A)의 문턱 전압 값이 음의 방향(Negative direction)으로 이동하는 경향이 있다. 본 발명의 제2 실시 예는 이러한 반도체 채널 층(A)의 광학적 특성을 이용하여 서로 다른 초기 문턱 전압 값을 갖는 박막 트랜지스터를 동일한 기판에 형성하는 것을 특징으로 한다.
도 11을 참조하면, 본 발명의 제2 실시 예에 의한 표시 패널, 특히 박막 트랜지스터 기판은, 동일한 기판 위에서 표시부(AA)에 형성된 화소용 박막 트랜지스터(Tp), 그리고 동일한 기판 위에서 비 표시부(NA)에 형성된 구동용 박막 트랜지스터(Tg)를 포함한다. 화소용 박막 트랜지스터(Tp)는 네가티브 게이트 바이어스 스트레스를 주로 받는 소자이므로, 초기 문턱 전압을 상대적으로 양의 방향으로 설정하는 것이 바람직하다. 반면에 구동용 박막 트랜지스터(Tg)는 (특히, 풀다운 트랜지스터) 포지티브 게이트 바이어스 스트레스를 주로 받는 소자이므로, 초기 문턱 전압을 상대적으로 음의 방향으로 설정하는 것이 바람직하다.
따라서, 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터와 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터를 동일한 기판 위에 형성할 경우, 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터의 반도체 층은 게이트 전극과 소스-드레인 전극으로 가려진 영역 내에 제한되도록 형성하는 반면, 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터의 반도체 층은 게이트 전극과 소스-드레인 전극으로 가려진 영역 외부로 일부가 노출되도록 형성하는 것이 바람직하다.
예를 들어, 본 발명의 제1 실시 예에서, 네가티브 게이트 바이어스 스트레스를 주로 받는 화소용 박막 트랜지스터(Tp)는 화소용 게이트 배선(GLp)에서 분기한 화소용 게이트 전극(Gp), 화소용 게이트 전극(Gp)을 덮는 게이트 절연막, 게이트 절연막 위에서 화소용 게이트 전극(Gp)과 중첩하는 화소용 반도체 층(Ap) 그리고, 화소용 반도체 층(Ap)의 양 측부에 각각 접촉하며 일정 간격 이격된 화소용 소스 전극(Sp) 및 화소용 드레인 전극(Dp)을 포함한다. 특히, 화소용 소스 전극(Sp)과 화소용 드레인 전극(Dp)의 하부에는 화소용 에치 스토퍼(ESp)가 형성되어 화소용 반도체 층(Ap)을 보호한다. 화소용 소스 전극(Sp)은 화소용 데이터 배선(DLp)에서 분기한다.
한편, 포지티브 게이트 바이어스 스트레스를 주로 받는 구동용 박막 트랜지스터(Tg)는 구동용 게이트 배선(GLg)에서 분기한 구동용 게이트 전극(Gg), 구동용 게이트 전극(Gg)을 덮는 게이트 절연막, 게이트 절연막 위에서 구동용 게이트 전극(Gg)과 중첩하는 구동용 반도체 층(Ag) 그리고, 구동용 반도체 층(Ag)의 양 측부에 각각 접촉하며 일정 간격 이격된 구동용 소스 전극(Sg) 및 구동용 드레인 전극(Dg)을 포함한다. 특히, 구동용 소스 전극(Sg)과 구동용 드레인 전극(Dg)의 하부에는 구동용 에치 스토퍼(ESg)가 형성되어 구동용 반도체 층(Ag)을 보호한다. 구동용 소스 전극(Sg)은 구동용 데이터 배선(DLg)에서 분기한다.
특히, 구동용 박막 트랜지스터(Tg)의 경우, 구동용 반도체 층(Ag)은 구동용 게이트 전극(Gg)과 구동용 소스-드레인 전극(Sg, Dg)이 차지하는 영역 외부로 노출된 영역(Aex)을 더 포함하도록 확장되어 형성하는 것이 바람직하다. 구동용 반도체 층(Ag)이 외부광에 노출되어 네가티브 바이어스 스트레스 효과를 얻기 위해서는, 전체 구동용 반도체 층(Ag) 면적 대비 노출된 영역(Aex)의 면적이 최하 25% 이상이 되는 것이 바람직하다. 하지만, 너무 높은 비율로 구동용 반도체 층(Ag)이 노출될 경우, 지나치게 네가티브 바이어스 스트레스 효과를 받게 되어 역효과가 발생할 수 있다. 따라서, 전체 구동용 반도체 층(Ag) 면적 대비 노출된 영역(Aex)의 면적은 50% 미만을 유지하는 것이 바람직하다.
이와 같은 구조를 갖는 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판에서, 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터(Tg)는 (구동부에서 풀다운 트랜지스터), 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터(Tp)와 (화소용 박막 트랜지스터 및 구동부에서 풀업 트랜지스터) 비교하여, 초기 문턱 전압이 상대적으로 음의 방향(Negative direction)으로 편향하도록 설정된다. 따라서, 표시 패널을 장시간 사용함에 따라 각각의 박막 트랜지스터들(Tp, Tg)이 네가티브 게이트 바이어스 스트레스 및 포지티브 게이트 바이어스 스트레스를 받아, 문턱 전압 특성이 음의 방향 및 양의 방향으로 변성되더라도 문턱 전압이 거의 동일한 값을 유지될 수 있어 서로 다른 스트레스를 받는 두 소자의 신뢰도를 동일한 상태로 확보할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
Tp: 화소용 박막 트랜지스터 Tg: 구동용 박막 트랜지스터
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀
G, Gg, Gp: 게이트 전극 S, Sg, Sp: 소스 전극
D, Dg, Dp: 드레인 전극 A, Ag, Ap: 반도체 채널 층
GI: 게이트 절연막 PAS: 보호막
ES, ESg, ESp: 에치 스토퍼 Aex: 반도체 층의 노출 영역
SE, SEg, SEp: 소스-에치스토퍼 중첩 값
DE, DEg, DEp: 드레인-에치스토퍼 중첩 값

Claims (15)

  1. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되며 제1 문턱 전압 특성을 갖는 제1 박막 트랜지스터; 그리고
    상기 제2 영역에 형성되며 제2 문턱 전압 특성을 갖는 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는,
    제1 게이트 전극;
    상기 제1 게이트 전극과 중첩하는 제1 반도체 층;
    상기 제1 반도체 층의 중앙부 상면에 형성된 제1 에치 스토퍼; 그리고
    일정 간격 이격하며 상기 제1 반도체 층의 일측변 및 타측변과 각각 접촉하며, 상기 제1 에치 스토퍼의 일측변과 타측변 각각에 제1 중첩 값을 갖고 중첩하는 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 박막 트랜지스터는,
    제2 게이트 전극;
    상기 제2 게이트 전극과 중첩하는 제2 반도체 층;
    상기 제2 반도체 층의 중앙부 상면에 형성된 제2 에치 스토퍼; 그리고
    일정 간격 이격하며 상기 제2 반도체 층의 일측변 및 타측변과 각각 접촉하며, 상기 제2 에치 스토퍼의 일측변과 타측변 각각에 상기 제1 중첩 값과 다른 제2 중첩 값을 갖고 중첩하는 제2 소스 전극 및 제2 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제2 중첩 값은 상기 제1 중첩 값보다 적어도 1μm 작은 값을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 제1 중첩 값은 3.5μm 이상이고;
    상기 제2 중첩 값은 2.5μm 이하인 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되며 제1 문턱 전압 특성을 갖는 제1 박막 트랜지스터; 그리고
    상기 제2 영역에 형성되며 제2 문턱 전압 특성을 갖는 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는,
    제1 게이트 전극;
    상기 제1 게이트 전극과 중첩하는 제1 반도체 층;
    상기 제1 반도체 층의 중앙부 상면에 형성된 제1 에치 스토퍼; 그리고
    상기 제1 에치 스토퍼를 중심으로 일정 간격 이격하며 상기 제1 반도체 층의 일측변 및 타측변과 각각 접촉하는 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제1 반도체 층은 상기 제1 게이트 전극, 상기 제1 소스 전극 및 상기 제1 드레인 전극이 차지하는 영역 내에 한정되어 배치되며,
    상기 제2 박막 트랜지스터는,
    제2 게이트 전극;
    상기 제2 게이트 전극과 중첩하는 제2 반도체 층;
    상기 제2 반도체 층의 중앙부 상면에 형성된 제2 에치 스토퍼; 그리고
    상기 제2 에치 스토퍼를 중심으로 일정 간격 이격하며 상기 제2 반도체 층의 일측변 및 타측변과 각각 접촉하는 제2 소스 전극 및 제2 드레인 전극을 포함하고,
    상기 제2 반도체 층은, 그 일부가 상기 제2 게이트 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극이 차지하는 영역 외부로 노출되도록 확장된 노출 영역을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 제2 반도체 층의 노출 영역의 크기는 상기 제2 반도체 층 전체 크기의 25% 이상 50% 이하인 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제 5 항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은,
    상기 제1 에치 스토퍼의 일측변과 타측변 각각에 제1 중첩 값을 갖고 중첩하는 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은,
    상기 제2 에치 스토퍼의 일측변과 타측변 각각에 제2 중첩 값을 갖고 중첩하는 박막 트랜지스터 기판.
  9. 제 8 항에 있어서,
    상기 제 1 박막 트랜지스터는 표시부에 형성된 화소용 박막 트랜지스터인 박막 트랜지스터 기판.
  10. 제 9 항에 있어서,
    상기 제 2 박막 트랜지스터는 비 표시부에 형성되는 구동용 박막 트랜지스터인 박막 트랜지스터 기판.
  11. 제 10 항에 있어서,
    상기 제2 중첩 값은 상기 제1 중첩 값보다 큰 박막 트랜지스터 기판.
  12. 제 8 항에 있어서,
    상기 제1 중첩 값과 상기 제2 중첩 값은 서로 다른 박막 트랜지스터 기판.
  13. 제 9 항에 있어서,
    상기 제2 중첩 값은 상기 제1 중첩 값보다 적어도 1μm 작은 값을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  14. 제 9 항에 있어서,
    상기 제1 중첩 값은 3.5μm 이상이고;
    상기 제2 중첩 값은 2.5μm 이하인 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제 1 항에 있어서,
    상기 제 1 박막 트랜지스터는 표시부에 형성된 화소용 박막 트랜지스터이고,
    상기 제 2 박막 트랜지스터는 비 표시부에 형성되는 구동용 박막 트랜지스터인 박막 트랜지스터 기판.
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