KR101950820B1 - 박막 트랜지스터 기판 및 그의 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 블랙 휘도 밝음 현상을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 본 발명에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과, 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 마련하는 데이터 라인과, 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 박막 트랜지스터와 접속되며 화소 영역에 형성된 화소 전극과, 화소 전극과 수평 전계를 이루는 공통 전극과, 게이트 라인의 양측 각각에 게이트 라인과 평행하게 형성된 제1 및 제2 전계 안정화 라인을 포함하고, 제1 및 제2 전계 안정화 라인에 동일 전압이 공급되어, 게이트 라인과 제1 전계 안정화 라인 간의 전계는, 게이트 라인과 제2 전계 안정화 라인 간의 전계와 대칭된다.

Description

박막 트랜지스터 기판 및 그의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND FABRICATING METHOD THE SAME}
본 발명은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 특히 블랙 휘도 밝음 현상을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
평판 표시 장치 중의 하나인 액정 표시 장치는 외부 제어 신호에 따라 화상을 표시하는 액정 표시 패널과, 액정표시 패널을 구동시키기 위한 구동부와, 상기 액정 표시 패널 하부에 마련된 백라이트를 포함한다. 이때, 액정표시 패널은 복수의 게이트 라인, 데이터 라인, 박막 트랜지스터, 화소 전극과, 화소 전극과 수평 전계를 이루는 공통 전극이 마련된 박막 트랜지스터기판과, R,G,B 컬러 필터가 형성되어 색을 구현하는 컬러 필터 기판과, 상기 박막 트랜지스터 기판과 컬러 필터 기판 사이에 마련된 액정층을 포함한다. 이러한 액정 표시 패널은 화소 전극과 공통 전극 사이의 전계를 변경하여 이둘 사이에 마련된 액정층의 배열을 조절한다. 이를 통해 액정층을 투과하는 광량을 조절하여 목표로 하는 화상을 표시한다. 이를 위해 게이트 라인을 통해 박막 트랜지스터를 구동시킨다. 그리고, 박막 트랜지스터 구동에 따라 화소 전극에 소정의 계조 전압을 공급하게 되고 이를 통해 화소 전극과 공통 전극 사이의 전계를 변화시킬 수 있게 된다. 이러한, 화소 전극과 공통 전극은 수직 전계 또는 수평 전계 구조를 가질 수 있다.
이때, 액정에 직류 전압을 오랫동안 인가하면 특성 열화가 일어나므로 특성 열화를 방지하기 위하여 인가 전압의 극성을 주기적으로 바꾸어 주는 극성반전 구동법을 적용하며, 저소비 전력 구동 목적의 극성 반전 구동법으로 공통 전압 스윙(Vcom Swing) 구동 방식이 사용된다.
이러한, 공통 전압 스윙 구동 방식은 화소 신호의 극성에 따라 공통 전압 레벨을 스윙시켜서 액정 패널에 공급한다. 다시 말하여, 각 화소 셀 들에 충전되는 화소 신호와 공통 전압의 레벨 차이를 크게 하기 위해 화소 신호의 극성 및 전압 크기와 반대되도록 공통 전압 레벨을 스윙시켜 공급한다.
하지만, 공통 전압 스윙 구동 방식은 화소 영역 간의 공통 전압이 다르게 인가되므로 게이트 라인을 사이에 두고 전계가 비대칭을 이루게 되어 빛샘이 발생된다.
구체적으로, 게이트 라인에 5V의 게이트 전압이 인가되고, 게이트 라인의 우측에 해당하는 2i-1번째 공통 라인에 0V이 인가되고, 게이트 라인의 좌측에 해당하는 2i번째 공통 라인에 8V가 인가될 경우를 예를 들어 설명하기로 한다.
도 1a 및 도 1b에 도시된 바와 같이 게이트 라인과 2i-1번째 공통 라인 간의 전압차는 5V가 되므로 게이트 라인과 2i-1번째 공통 라인 사이의 전계는 5V에 해당하는 전계가 걸리고, 게이트 라인과 2i번째 공통 라인 간의 전압차는 3V이므로 게이트 라인과 2i번째 공통 라인 사이의 전계는 3V에 해당하는 전계가 걸린다. 이와 같이, 게이트 라인의 좌우측은 서로 다른 전압차에 따른 서로 다른 전계가 걸리게 된다. 즉, 게이트 라인의 좌우측에 비대칭 형태로 전계가 걸리게 되어 액정의 구동이 불안정화됨으로써 빛샘 현상이 발생되어 블랙 휘도 밝음 현상이 발생된다.
본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 블랙 휘도 밝음 현상을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과, 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 마련하는 데이터 라인과, 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 박막 트랜지스터와 접속되며 화소 영역에 형성된 화소 전극과, 화소 전극과 수평 전계를 이루는 공통 전극과, 게이트 라인의 양측 각각에 게이트 라인과 평행하게 형성된 제1 및 제2 전계 안정화 라인을 포함한다. 제1 및 제2 전계 안정화 라인에 동일 전압이 공급되어, 게이트 라인과 제1 전계 안정화 라인 간의 전계는, 게이트 라인과 제2 전계 안정화 라인 간의 전계와 대칭된다.
제1 및 제2 전계 안정화 라인은 게이트 라인과 동일 평면 상에 동일 재질로 형성될 수 있다.
제1 및 제2 전계 안정화 라인 각각에 스윙 공통 전압의 폭의 1/2 전압이 공급될 수 있다.
화소 전극은 게이트 라인과 나란하게 형성되는 제1 전극부와, 데이터 라인과 나란하게 형성된 제2 전극부를 포함할 수 있다.
공통 전극은 화소 전극의 제1 전극부와 나란하게 형성된 수평부와, 화소 전극의 제2 전극부와 나란하게 형성된 핑거부를 포함할 수 있다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인, 게이트 라인과 접속된 게이트 전극, 게이트 라인 양측 각각에 게이트 라인과 평행하게 위치하여 게이트 라인을 사이에 두고 대칭된 전계를 이루는 제1 및 제2 전계 안정화 라인과, 공통 라인, 공통 연결 라인을 포함하는 제1 금속 패턴을 형성하는 단계와, 제1 금속 패턴이 형성된 기판 상에 게이트 절연막이 형성되고, 그 위에 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 형성하는 단계와, 반도체 패턴이 형성된 기판 상에 데이터 라인, 박막 트랜지스터의 소스 및 드레인 전극을 포함하는 제2 금속 패턴을 형성하는 단계와, 제2 금속 패턴이 형성된 기판 상에 드레인 전극을 노출시키는 화소 컨택홀과 공통 라인을 노출시키는 공통 컨택홀을 포함하는 보호막을 형성하는 단계와, 보호막 상에 화소 전극과, 공통 전극을 포함하는 제3 금속 패턴을 형성하는 단계를 포함한다.
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본 발명에 박막 트랜지스터 기판 및 그의 제조 방법은 게이트 라인의 좌우측 각각에 게이트 라인과 평행하게 제1 및 제2 전계 안정화 라인을 형성한다. 이러한, 제1 및 제2 전계 안정화 라인 각각에 스윙 공통 전압의 폭의 1/2 전압을 인가함으로써 게이트 라인을 사이에 두고 전계가 대칭을 이루게 되어 액정의 구동이 안정화되어 그에 따른 빛샘을 방지함으로써 블랙 휘도 밝음 현상이 발생되지 않는다.
도 1a는 종래 박막 트랜지스터 기판을 도시한 평면도이고, 도 1b는 도 1a에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ' 선으로 절단한 단면도이다.
도 2는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 3은 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'선으로 절단한 단면도이다.
도 4는 본 발명에 따른 액정의 구동을 나타내고 있는 화면이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 금속 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 반도체 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 금속 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 보호막의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 금속 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성 요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.
이하, 본 발명의 바람직한 실시 예를 도 2 내지 도 8b를 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 3은 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'선으로 절단한 단면도이다. 도 4는 본 발명에 따른 액정의 구동을 나타내고 있는 화면이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(104) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 서브 화소 영역에 형성된 화소 전극(122)과, 화소 전극(122)과 수평 전계를 이루는 공통 전극(126)과, 게이트 라인의 좌우측 각각에 게이트 라인과 평행하게 형성된 제1 및 제2 전계 안정화 라인(132,134)과, 화소 전극(122)에 충전된 화소 신호를 안정적으로 유지할 수 있게끔 하는 스토리지 커패시터(Cst)를 포함한다. 이때, 스토리지 커패시터(Cst)는 게이트 절연막(112)을 사이에 두고 화소 전극(122)의 제1 전극부(122a)와 공통 라인(124)과 중첩되어 형성된다.
데이터 라인(104)은 게이트 라인(102)과 교차되게 형성되며 박막 트랜지스터의 소스 전극(108)에 화소 신호를 공급하고, 게이트 라인(102)은 박막 트랜지스터(130)의 게이트 전극(106)에 스캔 신호를 공급한다.
박막 트랜지스터는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 활성층(114) 및 오믹 접촉층(116)을 구비한다.
게이트 전극(106)은 게이트 라인(102)으로부터의 스캔 신호가 공급되도록 게이트 라인(102)과 접속된다. 소스 전극(108)은 데이터 라인(104)으로부터의 화소 신호가 공급되도록 데이터 라인(104)과 접속된다. 드레인 전극(110)은 활성층(114)의 채널부를 사이에 두고 소스 전극(108)과 마주하도록 형성되어 데이터 라인(104)으로부터의 화소 신호를 화소 전극(122)에 공급한다. 활성층(114)은 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되어 소스 및 드레인 전극(108,110) 사이의 채널부를 형성한다. 오믹 접촉층(116)은 소스 전극(108) 및 드레인 전극(110) 각각과 활성층(114) 사이, 즉 채널부를 제외한 활성층(114) 위에 형성된다. 이 오믹 접촉층(116)은 소스 및 드레인 전극(108,110) 각각과 활성층(114) 사이의 전기 접촉 저항을 감소시키는 역할을 한다.
화소 전극(122)은 박막 트랜지스터(TFT)의 드레인 전극(110)과 화소 콘택홀(120)을 통해 접속된다. 이에 따라, 화소 전극(122)은 박막 트랜지스터를 통해 데이터 라인(104)으로부터의 화소 신호가 공급된다. 이러한 화소 전극(122)은 게이트 라인(102)과 나란하게 형성되며, 공통 라인(124)과 중첩되는 제1 전극부(122a)와, 데이터 라인(104)과 나란하게 형성된 제2 전극부(122b)를 구비한다.
공통 전극(126)은 화소 전극(122)과 동일 평면 상에 동일 재질로 형성되어 화소 전극(122)과 수평 전계를 이룬다. 공통 전극(126)은 화소 전극(122)의 제1 전극부(122a)와 나란하게 형성된 수평부(126a)와, 화소 전극(122)의 제2 전극부(122b)와 나란하게 형성된 핑거부(126b)를 포함한다. 이러한, 공통 전극(126)의 수평부(124a)는 공통 컨택홀(125)을 통해 공통 연결 라인(224)의 제2 연결부(124a)와 접속되어 공통 전압을 공급받는다.
이에 따라, 화소 전압 신호가 공급된 화소 전극(122)과 공통 전압이 공급된 공통 전극(126) 사이에 수평 전계를 형성한다. 이 수평 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 섭 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
공통 연결 라인(224)은 게이트 전극(106)과 동일 재질로 형성된 공통 라인(124)과 접속되어 공통 전극(126)에 공통 전압을 공급해준다. 이러한, 공통 연결 라인(224)은 공통 라인(124)으로부터 연장되어 데이터 라인(104)과 나란하게 형성된 제1 연결부(124b)들과, 제1 연결부(124b)들을 연결해주는 제2 연결부(124a)를 포함한다. 제2 연결부(124a)는 공통 전극(126)의 수평부(126a)와 공통 컨택홀(125)을 통해 접속된다.
제1 및 제2 전계 안정화 라인(132,134)은 게이트 라인(102)의 좌우측 각각에 형성되며, 게이트 라인(102)과 동일 평면 상에 동일 재질로 형성된다. 제1 및 제2 전계 안정화 라인(132,134)은 스윙 공통 전압의 폭의 1/2 전압을 각각에 공급하여 게이트 라인(102)의 좌우 전계를 대칭을 이루게 하여 전계를 안정화시킨다.
구체적으로, 2i-1번째 공통 라인에는 0V를 인가하고, 2i번째 공통 라인에는 8V를 인가하여 공통 전압의 폭이 8V일 경우에, 제1 및 제2 전계 안정화 라인(132,134) 각각에 공급되는 전압은 8V의 1/2인 4V이다. 즉, 4V의 전압을 제1 및 제2 라인 전계 안정화 각각(132,134)에 인가하게 된다.
이와 같이, 게이트 라인(102)의 우측에 해당하는 2i-1번째 공통 라인(124)에는 0V의 공통 전압을 인가하고, 게이트 라인(102)의 좌측에 해당하는 2i번째 공통 라인(124)에는 8V의 공통 전압을 인가하고, 게이트 라인(102)에 5V의 게이트 전압을 인가하는 경우를 예를 들어 설명하기로 한다.
이 경우, 게이트 라인(102)과 제1 전계 안정화 라인(132) 간의 전압차는 1V가 되고, 게이트 라인(102)과 제1 전계 안정화 라인(132) 사이의 전계는 1V에 해당하는 전계가 걸리고, 게이트 라인(102)과 제2 전계 안정화 라인(134) 간의 전압차는 1V가 되고, 게이트 라인(102)과 제2 전계 안정화 라인(134) 사이의 전계는 1V에 해당하는 전계가 걸린다. 이와 같이, 게이트 라인(102)의 좌우측 각각에는 동일하게 1V의 전압차에 따른 전계가 걸리게 된다.
또한, 제1 전계 안정화 라인(132)과 2i-1번째 공통 라인(124) 간의 전압차는 4V가 되고, 게이트 라인(102)과 2i-1번째 공통 라인(124) 사이의 전계는 4V에 해당하는 전계가 걸리고, 게이트 라인(102)과 2i번째 공통 라인(124)과 접속된 제2 연결부(124a) 간의 전압차는 4V가 되고, 게이트 라인(102)과 2i번째 공통 라인(124)과 접속된 제2 연결부(124a) 사이의 전계는 4V에 해당하는 전계가 걸린다.
이와 같이, 제1 전계 안정화 라인(132)과 2i-1번째 공통 라인(124) 사이와 제2 전계 안정화 라인(134)과 2i번째 공통 라인(124)의 제2 연결부(124a) 사이에도 4V로 동일한 전압차에 따른 전계가 걸리므로 게이트 라인(102)을 사이에 두고 서로 대칭된 형태의 전계를 이루게 된다.
즉, 도 4에 도시된 바와 같이 게이트 라인(102)을 사이에 두고 대칭된 형태의 전계가 걸리므로 대칭된 형태로 액정이 구동된다. 이에 따라, 빛샘을 방지하게 됨으로써 블랙 휘도 밝음 현상을 방지할 수 있게 된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 금속 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 게이트 라인(102), 게이트 전극(106), 공통 라인(124), 제1 및 제2 전계 안정화 라인(132,134), 공통 연결 라인(224)을 포함하는 제1 금속 패턴이 형성된다.
구체적으로, 기판(100) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금, Mo-Ti 합금 등과 같이 금속 물질이 단일층으로 이용되거나, 상기 금속을 이용하여 이중층 이상이 적층된 구조로 이용된다. 이어서, 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(106), 공통 라인(124), 게이트 라인(102)의 좌우측 각각에 게이트 라인(102)과 평행하게 형성된 제1 및 제2 전계 안정화 라인(132,134)을 포함하는 제1 금속 패턴이 형성된다.
이때, 공통 연결 라인(224)은 공통 라인(124)으로부터 연장되어 형성되며, 제1 연결부들(124b)과 제2 연결부(124a)를 포함한다. 제1 연결부(124b)들은 공통 라인(124)과 접속되어 데이터 라인(104)과 나란하게 형성되며, 제2 연결부(124a)는 제1 연결부(124b)들을 연결해주도록 게이트 라인(102)과 평행하게 형성된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 반도체 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 6a 및 도 6b를 참조하면, 제1 금속 패턴이 형성된 기판(100) 상에 게이트 절연막(112)이 형성되고, 그 위에 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)가 형성된다.
구체적으로 설명하면, 제1 금속 패턴이 형성된 기판(101) 상에 게이트 절연막(112), 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 순차적으로 형성된다. 그리고, 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 포토리소그래피 공정 및 식각 공정에 의해 패터닝됨으로써 활성층(114) 및 오믹 접촉층(116)으로 이루어진 반도체 패턴(115)가 형성된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 금속 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 7a 및 도 7b를 참조하면, 반도체 패턴이 형성된 기판(100) 상에 데이터 라인(104), 소스 전극(108), 드레인 전극(110)을 포함하는 제2 금속 패턴이 형성된다.
구체적으로 설명하면, 반도체 패턴이 형성된 기판(100) 상에 데이터 금속층이 형성된다. 이 데이터 금속층이 포토리소그래피 공정 및 식각 공정에 의해 패터닝됨으로써 데이터 라인(104), 소스 전극(108), 드레인 전극(110)을 포함하는 데이터 금속 패턴이 형성된다. 이어서, 소스 전극(108) 및 드레인 전극(110)을 마스크로 이용하여 소스 전극(108) 및 드레인 전극(118) 사이로 노출된 오믹 접촉층(116)이 제거됨으로써 활성층(114)이 노출된다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 보호막의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 8a 및 도 8b를 참조하면, 제2 금속 패턴이 형성된 기판(100) 상에 화소 컨택홀(120), 공통 컨택홀(125)을 포함하는 보호막(118)이 형성된다.
구체적으로, 제2 금속 패턴이 형성된 게이트 절연막(112) 상에 CVD, PECVD 등의 방법으로 보호막(118)이 형성된다. 보호막(118)으로는 CVD, PECVD 등의 방법으로 형성되는 게이트 절연막(112)과 같은 무기 절연 물질이 이용된다. 이 보호막(118)은 포토리소그래피 공정 및 식각 공정에 의해 패터닝됨으로써 화소 컨택홀(120), 공통 컨택홀(125)이 형성된다. 화소 컨택홀(120)은 보호막(118)을 관통하여 드레인 전극(110)을 노출시키며, 공통 컨택홀(125)은 게이트 절연막(112) 및 보호막(118)을 관통하여 공통 라인(124)의 제1 수평부(124a)를 노출시킨다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 금속 패턴의 제조 방법을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 9a 및 도 9b를 참조하면, 보호막(118)이 형성된 기판(100) 상에 화소 전극(122), 공통 전극(126)을 포함하는 제3 금속 패턴이 형성된다.
구체적으로, 보호막(118)이 형성된 기판(100) 상에 스퍼터링 방법 등의 증착 방법을 통해 투명 도전 전극이 형성된다. 투명 도전막으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO), 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등의 투명한 도전 전극이 이용된다. 이어서, 포토리소그래피 공정 및 식각 공정으로 투명한 도전 전극이 패터닝됨으로써 화소 전극(122) 및 상부 공통 전극(126)을 포함하는 투명 도전 패턴이 형성된다.
여기서, 화소 전극(122)은 제1 및 제2 전극부(122a,122b)를 포함하며, 제1 전극부(122a)는 게이트 라인(102)과 형성되며, 제2 전극부(122b)는 데이터 라인(104)과 나란하게 형성된다. 또한, 제1 전극부(122a)는 드레인 전극(110)과 화소 컨택홀(120)을 통해 접속된다.
그리고, 공통 전극(126)은 수평부(126a)와 핑거부(126b)를 포함하며, 수평부(126a)는 제1 전극부(122a)와 나란하게 형성되며, 핑거부(126b)는 제2 전극부(122b)와 나란하게 형성된다. 그리고, 수평부(126a)는 공통 연결 라인(224)의 제2 연결부(124a)와 공통 컨택홀(125)을 통해 접속된다.
한편, 본 발명에 따른 박막 트랜지스터 기판은 제1 금속 패턴, 반도체 패턴, 제2 및 제3 금속 패턴 각각의 형성을 위해 5 마스크를 이용되는 것을 예로 들어 설명하였지만 이외에도 반도체 패턴과 제2 금속 패턴을 반투과 마스크 또는 슬릿 마스크를 이용하여 하나의 마스크 공정으로 형성함으로써 4 마스크 공정으로도 형성 가능하다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
106 : 게이트 전극 108 : 소스 전극
110 : 드레인 전극 112 : 게이트 절연막
114 : 활성층 116 : 오믹 접촉층
118 : 보호막 122 : 화소 전극
124 : 공통 라인 126 : 공통 라인
132 : 제1 전계 안정화 라인 134 : 제2 전계 안정화 라인

Claims (10)

  1. 기판 상에 형성된 게이트 라인과;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 마련하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 박막 트랜지스터와 접속되며 상기 화소 영역에 형성된 화소 전극과;
    상기 화소 전극과 수평 전계를 이루는 공통 전극과;
    상기 게이트 라인의 양측 각각에 상기 게이트 라인과 평행하게 형성된 제1 및 제2 전계 안정화 라인을 포함하고,
    상기 제1 및 제2 전계 안정화 라인에 동일 전압이 공급되어, 상기 게이트 라인과 상기 제1 전계 안정화 라인 간의 전계는, 상기 게이트 라인과 상기 제2 전계 안정화 라인 간의 전계와 대칭되는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1 및 제2 전계 안정화 라인은 상기 게이트 라인과 동일 평면 상에 동일 재질로 형성되는 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 제1 및 제2 전계 안정화 라인 각각에 스윙 공통 전압의 폭의 1/2 전압이 공급되는 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 화소 전극은 상기 게이트 라인과 나란한 제1 전극부와, 상기 데이터 라인과 나란한 제2 전극부를 포함하고,
    상기 공통 전극은 상기 화소 전극의 제1 전극부와 나란한 수평부와, 상기 화소 전극의 제2 전극부와 나란한 핑거부를 포함하는 박막 트랜지스터 기판.
  5. 삭제
  6. 기판 상에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인 양측 각각에 상기 게이트 라인과 평행하게 위치하여 상기 게이트 라인을 사이에 두고 대칭된 전계를 이루는 제1 및 제2 전계 안정화 라인과, 공통 라인, 공통 연결 라인을 포함하는 제1 금속 패턴을 형성하는 단계와;
    상기 제1 금속 패턴이 형성된 기판 상에 게이트 절연막이 형성되고, 그 위에 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 형성하는 단계와;
    상기 반도체 패턴이 형성된 기판 상에 데이터 라인, 박막 트랜지스터의 소스 및 드레인 전극을 포함하는 제2 금속 패턴을 형성하는 단계와;
    상기 제2 금속 패턴이 형성된 기판 상에 상기 드레인 전극을 노출시키는 화소 컨택홀과 상기 공통 라인을 노출시키는 공통 컨택홀을 포함하는 보호막을 형성하는 단계와;
    상기 보호막 상에 화소 전극과, 공통 전극을 포함하는 제3 금속 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 및 제2 전계 안정화 라인은 상기 게이트 전극과 동일한 재질로 형성되는 박막 트랜지스터 기판의 제조 방법.
  8. 제6항에 있어서,
    상기 화소 전극은 상기 게이트 라인과 나란한 제1 전극부와, 상기 데이터 라인과 나란한 제2 전극부를 포함하도록 형성되고,
    상기 공통 전극은 상기 화소 전극의 제1 전극부와 나란한 수평부와, 상기 화소 전극의 제2 전극부와 나란한 핑거부를 포함하도록 형성되는 박막 트랜지스터 기판의 제조 방법.
  9. 제6항에 있어서,
    상기 공통 연결 라인은
    상기 공통 라인과 접속되어 데이터 라인과 나란한 제1 연결부들과,
    상기 제1 연결부들을 서로 연결하는 제2 연결부들을 포함하도록 형성되는 박막 트랜지스터 기판의 제조 방법.
  10. 삭제
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