JP3102467B2

JP3102467B2 - アクティブマトリクス表示装置の作製方法

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Publication number: JP3102467B2
Application number: JP35022695A
Authority: JP
Inventors: 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1992-04-28
Filing date: 1995-12-21
Publication date: 2000-10-23
Anticipated expiration: 2015-10-23
Also published as: JPH08240816A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置等の、静
電表示装置、特にアクティブマトリクスを有する表示装
置に関する。

【０００２】

【従来の技術】近年、液晶ディスプレー駆動のためのア
クティブマトリクスがさかんに研究され、また、実用化
されている。アクティブ素子としては、画素に１つの導
電型の薄膜トランジスタ（ＴＦＴ）を使用したものが提
案されている。このようなアクティブマトリクス回路
は、画素電極と対向電極の間に液晶をはさんだコンデン
サーを形成し、ＴＦＴによって、このコンデンサーに出
入りする電荷を制御するものであった。画像を安定に表
示する為には、このコンデンサーの両極の電圧が一定に
保たれることが要求されていたが、いくつかの理由によ
って困難があった。

【０００３】最大の理由は、ＴＦＴがオフ状態でもコン
デンサーから電荷がリークすることであった。その他に
も、コンデンサー内部のリークもあったが、一般には前
者のＴＦＴからのリークの方が１桁程度大きかった。そ
して、このリークがはなはだしい場合には、フレーム周
波数と同じ周期で画像の明暗が変化するフリッカーとよ
ばれる現象が生じた。また、ＴＦＴのゲイト電極と画素
電極との寄生容量によってゲイト信号が画素電位と容量
結合し、電圧が変動する現象（ΔＶ）もその原因の１つ
であった。

【０００４】これらの問題を解決するには、画素容量に
平行に補助の容量（付加容量とも言う）を付けることが
なされてきた。このような補助容量によって、画素容量
の電荷の放電の時定数が増加する。また、ΔＶは、ゲイ
トパルス（信号電圧）をＶ_G、画素容量をＣ_LC、補助容
量をＣ、ゲイト電極と画素電極の寄生容量をＣ’とした
ときには、 ΔＶ＝Ｃ’Ｖ_G／（Ｃ_LC＋Ｃ’＋Ｃ）で表され、ＣがＣ’やＣ_LCに比べて大きければΔＶを低
下させることが出来た。

【０００５】

【発明が解決しようとする課題】従来は、このような補
助容量は図２（Ａ）もしくは図２（Ｂ）に示されるよう
な回路配置をしていた。これらを回路図で示せば、それ
ぞれ図２（Ｃ）、（Ｄ）となる。図２（Ｂ）の方法で
は、ゲイト線Ｘ_n（あるいはデータ線Ｙ_m）と並行に接
地線、例えば図示するようなＸ_n’を形成し、この上に
画素電極をオーバーラップさせて容量Ｃを形成するとい
うものであった。図２（Ｂ）において補助容量Ｃは斜線
部に示される。なお、以下の図においてＣ_LCは画素電極
である。しかしこの方法では、新たに配線を形成しなけ
ればならないので、開口率が低下し、画面が暗くなると
いう欠点を有していた。

【０００６】これに対し、図２（Ａ）に示すようにゲイ
ト線Ｘ_nに接続した画素の一部を次のゲイト線Ｘ_n+1に
オーバーラップさせて、これを補助容量Ｃ（図中の斜線
部）とするものが提案される。この場合には新たに配線
を形成することがないので、開口率は低下しない。しか
し、ゲイト線に容量が付加されるのでゲイトパルスにそ
の影響が及ぶことが知られている。

【０００７】いずれにしても、このような方法は、特に
ΔＶに関しては、本質的な解決ではなかった。画素の放
電の時定数を長くするという点ではそれなりの効果があ
ったが、ΔＶが非対象に生じるということについては全
く解決できなかった。従来のＴＦＴアクティブマトリク
スの駆動例を図３（Ｃ）に示す。この場合は、画素の対
向電極の電位を０とし、さらに非選択時のゲイト線の電
位も０としてあるが、通常におこなわれるように対向電
極の電位に適当なオフセット電位を付加し、データ線の
電位にも同じだけのオフセット電位を付加してもよい。
実際には図３と同じような結果が得られる。特に図３の
ように、ゲイト線の電位も対向電極の電位も０とすると
きには、データ線の信号が、ＴＦＴのしきい値電圧を越
えないことが必要であり、この条件が満たされない場合
には安定したマトリクス駆動ができない。

【０００８】図から分かるように、ΔＶはデータ信号に
対し、その電位を下げる方向に動くので、例えば、補助
容量を追加してΔＶが小さくなったとしても非対称な応
答であることには変わりがない。その意味では補助容量
を設けるということは消極的な対応である。本発明はこ
のような点を鑑みてなされたものであり、従来の考えと
は全く異なり、積極的にΔＶを減らすことを目的とし、
そのための表示方法、表示装置、より詳細にはそのため
の効率的な表示画素の配置および回路配置を提案するも
のである。

【０００９】

【問題を解決するための手段】そもそもΔＶは、ゲイト
電極にのみパルスが印加されるから生じるものである。
もし、１つの画素の中に同じだけの寄生容量を有する同
じ第２のＴＦＴがあり、ゲイトパルスとは極性が異なる
が同じだけの波高を有するパルスが、ゲイトパルスと同
時に印加された場合には、ゲイトパルスの画素電極に対
する寄与は打ち消されてしまう。本発明人はこのことに
気付き、この理論をさらに発展させた結果、何も余分な
第２のＴＦＴを設けずとも、等価的に同じ容量を有する
回路を構成すればよいことに気がついた。

【００１０】すなわち、ゲイト電極と画素電極間の寄生
容量をＣ₁、ゲイト電極とは異なる第２の配線と画素電
極間の寄生容量をＣ₂としたとき、ゲイト電極のパルス
の波高をＶ₁、第２の配線の波高をＶ₂としたときに
は、ΔＶは、 ΔＶ＝ −（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂）／（Ｃ₁＋Ｃ₂）となる。もし、Ｖ₂＝０であれば、これは従来と同じ
で、データ信号をΔＶだけ下げることとなる。しかし、
Ｖ₂＝−Ｃ₁Ｖ₁／Ｃ₂という条件が満たされればΔＶ
は０となる。例えば、Ｃ₁＝Ｃ₂ならば、Ｖ₂＝Ｖ₁と
すればΔＶは、互いに打ち消しあって０である。このよ
うに、従来の補助容量を設けてΔＶを相対的に小さくす
る方法に対して、本発明はΔＶに対抗する電圧上昇をつ
くり出し、これによってΔＶを打ち消すという意味で積
極的な方法である。

【００１１】さらに本発明人の考察によれば、ゲイトパ
ルスと第２の配線のパルスは正確に同期しなくとも、ゲ
イトパルスが切れた後に、第２の配線のパルスが切れる
ように設計してあれば、一時的に画素電極の電位が変動
することはあっても、同期した場合と同じ効果が得られ
ることがわかった。パルスの開始時に関しては、ゲイト
パルスの方が速くても遅くてもよい。なぜならば、ΔＶ
はゲイトパルスのＯＦＦ時に生じるからである。

【００１２】上記の第２の配線としては、全く独立した
配線を設けてもよいが、他のゲイト線を利用してもよ
い。さらに突き詰めれば、本発明では、当該画素を駆動
するゲイト線に画素電極を重ねても、その部分の容量と
同じだけの容量を第２の配線によって得られれば何ら問
題がないことが明らかになった。むしろ、このときに形
成される容量は補助容量として画素の放電の時定数を大
きくするという意味で有効である。

【００１３】また、このことは少々のＴＦＴの寄生容量
はそれが設計事項として盛り込めれば何ら問題がないと
いうことを意味する。従来の方法（図２）では、当該画
素を駆動するゲイト線に画素電極を重ねるなどというこ
とは、寄生容量を著しく増加させるということで禁じ手
とされてきたが、本発明は従来の因習を打ち破る画期的
なものである。このことは後で詳細に説明するように、
開口率を向上させるうえで理想的なものである。という
のも、従来はゲイト電極・配線と画素電極の寄生容量が
問題となっていたので、画素電極はできるだけＴＦＴや
ゲイト配線から離れるように形成され、結果的に有効に
活用されない面積がかなりあったからである。特に１画
素に割り当てられる面積が小さくなった場合には、開口
率が低下してゆく傾向がある。

【００１４】もし、ゲイトパルスと第２の配線の波高を
同じ（ただし、極性は逆）とする場合には、上記Ｃ₁と
Ｃ₂の許容される範囲が計算される。もし、画素電極が
非常に小さな場合を考えると、画素の容量自体は極めて
小さなものとなる。一方、ＴＦＴのサイズを小さくする
ことは技術的に困難であるので、寄生容量は変わらない
であろう。従来のように、補助容量を設けることで対処
しても、補助容量と寄生容量の比率は１０：１程度であ
る。もし、本発明を適用して、同じだけの効果を得る場
合には、Ｃ₁とＣ₂（ＴＦＴの寄生容量はＣ₁あるいは
Ｃ₂に含まれる）の和がＣ₁とＣ₂の差の１０倍以上で
あればよく、これは比較的容易に達成される。

【００１５】以上の場合はＣ₁：Ｃ₂の比率を１：１に
近づける場合であるが、むしろ、他の比率に近づける方
が簡単な場合もある。その場合には、Ｖ₁とＶ₂の比率
を制御することによって最小のΔＶを得ることが出来
る。例えば、Ｃ₁：Ｃ₂＝１：２の場合にはＶ₁：Ｖ₂
＝２：−１とすればよい。

【００１６】例えば、回路構成として、図２に示される
従来と同じものでも、その当該画素を駆動しないゲイト
線（Ｘ_n+1）や接地線（Ｘ_n’）に本発明の条件を満た
す電圧を印加すればよい。セルフアライン方式を採用で
きないアモルファスシリコンＴＦＴ等では、寄生容量は
かなり大きくなるが、そのばらつきはかなりの精度で制
御できる。例えば、１０％以内とできる。これをＣ₁と
し、別に幾何学的な方法で、制御よくＣ₁の５倍の容量
を有する補助容量Ｃ₂を形成することも出来る。この場
合には、キャパシターの絶縁膜の厚さを同じとすれば、
１％以内の精度で形成できるであろう。従来の方法で
は、ΔＶ＝（０．１７±０．０１７）Ｖ₁である。しか
し、本発明を適用して、Ｖ₂＝−０．２Ｖ₁とすれば、
ΔＶ＝±０．０１７Ｖ₁である。すなわち、ΔＶのばら
つきは本発明を適用してもしなくても変わらないが、Δ
Ｖの大きさそのものは１０分の１以下（平均的には０）
に削減することができた。

【００１７】以上の説明では、第２の配線に印加する信
号はゲイトパルスと逆極性であることが必要とされる
が、このことは、ゲイトパルスが正であれば第２の信号
が負であることをのみ意味するのではない。すなわち、
本発明では、第２の配線の印加される最適な信号の波高
は、非選択時に第２の配線の電位に−Ｃ₁Ｖ₁／Ｃ₂だ
け電位を加えたものである。つまり、本発明では逆の極
性とは、ゲイトパルスの電位の遷移する方向と逆の方向
に向かうことを意味している。したがって、例えば、非
選択時のゲイトと第２の配線の電位がそれぞれ、０Ｖ、
１０Ｖで、選択時のゲイト線の電位が８Ｖになれば、第
２の配線の電位は１０Ｖ以下になることは要求される
が、負になることは必ずしも要求されない。

【００１８】本発明を実施するための回路の構成は図１
の（Ａ）、（Ｂ）に示したようにできる。ここで、
Ｃ₁、Ｃ₂はいずれも配線と画素電極の重なりによって
できた容量である。いずれも当該画素を駆動するゲイト
線に画素を重ねていることが本発明の特徴である。

【００１９】図１（Ａ）の場合にはゲイト線Ｘ_n、Ｘ
_n+1とは別に専用の配線Ｘ_n’、Ｘ_n+ ₁’が設けられて
おり、もし、Ｘ_nとＸ_n’に逆の極性の波高の同じパル
スを印可する場合には、Ｃ₁とＣ₂は出来る限り等しく
形成されることが要求される。図１（Ａ）の回路図は図
１（Ｃ）に示される。

【００２０】図１（Ｂ）は、画素電極を当該画素を駆動
するゲイト線（Ｘ_n）と次行のゲイト線（Ｘ_n+1）の両
方に重ねて容量Ｃ₁、Ｃ₂とするものである。もちろ
ん、この場合にもＸ_nとＸ_n+1に逆の極性の波高の同じ
パルスをほぼ同時に印加する場合には、Ｃ₁とＣ₂は出
来る限り等しく形成されることが要求される。また、こ
のような場合には面積を有効利用するために図に示した
ようにたがいちがいに配置するとよい。また、このよう
にたがいちがいに配置された場合には、画素をそのまま
カラー配置する上でも都合がよかった。

【００２１】すなわち、従来は色の混合性をよくするた
めに、画素の配置を蜂の巣状あるいは六角形状にするこ
とがなされていたが、その際には、配線をそれに応じて
曲げていた。このことは配線抵抗の増大につながり、ま
た、作製の困難さから不良が増加する原因となった。し
かしながら、本発明ではわざわざ配線を曲げなくとも理
想的な六角形状の構造が得られる。

【００２２】図１（Ｂ）の回路図は図１（Ｄ）に示され
る。この場合には、ゲイト線には、図に示すように、正
のパルスと負のパルスの組み合わされたバイポーラパル
スが印加される必要がある。これは、１つのゲイト線を
選択しているときには、他のゲイト線には逆極性の電圧
が印加される必要があるからである。また、画素Ｚ_n,m
においては、Ｃ₂には画素Ｚ_n+1,mを駆動するためのパ
ルスが印加されるので、一時的に画素の電圧に影響があ
る。

【００２３】このような回路の動作は図３（Ａ）および
（Ｂ）に示される。図３（Ａ）は図１（Ａ）および
（Ｃ）における駆動例であり、図３（Ｂ）は図１（Ｂ）
および（Ｄ）における駆動例である。当該画素（ＴＦ
Ｔ）を駆動する目的で印加されるパルスとΔＶをキャン
セルする目的で印加されるパルスに時間的なずれがある
場合には、一時的に電圧が変動するが、ただちに本来の
状態に復帰する。したがって、このような電圧の変動が
画像に与える影響は極めて軽微であり、視覚的には判別
しえないものである。

【００２４】このような回路は従来のＴＦＴ作製技術を
そのまま援用して形成できるが、さらに好ましいことに
は、従来のようにゲイト線と画素電極との寄生容量を気
にする必要がないので、金属配線をマスクとする裏面露
光技術によって、工程数を削減することができる。その
ような回路の例を図４に示す。図において画素電極４１
２はちょうど金属配線、すなわちゲイト線４０２とデー
タ線４０８で区切られている。しかし、露光の際の光の
回り込みによって、金属配線との幾何学的な重なりが生
じる。このとき、画素電極とゲイト線の重なりについて
は、本発明の主旨からして何ら問題がないことは上記の
説明で明らかであろう。

【００２５】また、データ線と画素電極との重なりにつ
いても特に問題はない。もちろん、データ線の信号が絶
えず当該画素に漏れてくるのでノイズとなり、いわばク
ロストークのような現象が生じることは否定できない
が、その程度は充分に低減できる。例えば、補助容量Ｃ
₁、Ｃ₂に比較してデータ線と画素電極の重なりによっ
て生じる容量が小さくなるようにゲイト線の間隔を狭め
ればよい。

【００２６】さらに、データ線の交流化を１行おきにお
こなえば、さらにクロストーク現象は低減できる。これ
は、例えばデータ線Ｙ_mに、画素の対向電極に対して正
の信号を印加しているときにはデータ線Ｙ_m+1には画素
の対向電極に対して負の信号を印加することである。す
なわち、データ線Ｙ_mとＹ_m+1の信号の極性を逆にする
ことである。もちろん、各データ線の映像信号は独立で
あるが、一般的な画像表示においては、隣接する画素の
映像信号は似ているので、実質的には同じ映像信号がこ
れらのデータ線に印加されているものと見なせる。する
と、データ線Ｙ_mとＹ_m+1に印加される信号は波高はほ
ぼ同じで逆の極性であるので、画素電極に対しては相互
が打ち消しあい、結果的にデータ線と画素電極のカップ
リングによるクロストークは無くなる。

【００２７】このような画素とＴＦＴを作製する例を図
５に示す。この例はアモルファスシリコンＴＦＴで使用
される逆スタガー型のものであるが、プレーナー型のも
のであっても裏面露光の技術は同じである。

【００２８】まず、基板４０１上にゲイト線４０２を形
成し、必要によっては、陽極酸化法によって、その表面
に酸化物４０３を形成する。そして、ゲイト絶縁膜４０
４を形成し、半導体チャネル領域４０５とドレイン領域
４０６、ソース領域４０７を形成し、データ線４０８を
形成する（図５（Ａ））。さらに、ポリイミド等の絶縁
平坦化膜４０９を形成し、これに電極穴を設けて、透明
導電膜４１０を前面に形成する。さらに前面にフォトレ
ジストを塗布する（図５（Ｂ））。ここまでは従来のＴ
ＦＴ作製と同じ方法である。

【００２９】次に、基板の裏側から光を照射してレジス
トの露光をおこなう。このときには半導体領域を光が透
過するように、光の波長や半導体領域４０６、４０７の
厚さを制御することが望まれる。結果として、金属配線
の部分のレジストは除去され、他の部分のレジスト４１
１のみが残る。もちろん、光の回折の効果のために、金
属配線の上でも一部のレジストが残存する。ここまでの
工程が図５（Ｃ）に示される。

【００３０】最後に、この残存したレジストをマスクと
して透明導電膜をエッチングすれば、画素電極４１２が
得られる。以上の工程では、従来、マスク合わせが必要
であった透明導電膜のエッチング工程ではマスク合わせ
が不要となる。特に、マスク合わせをおこなって透明導
電膜をエッチングする場合にはマスクのずれによって、
例えばＣ₁とＣ₂の大きさを厳密に制御することは難し
かったが、本方法ではＣ₁とＣ₂の大きさはほとんど同
じであり、本発明の主旨からして好適である。さらに、
画素電極とデータ線の重なりについても左右対称であ
り、上述のデータ線の交流化を適切におこなうことによ
って、クロストークを完全に除去することが可能であ
る。

【００３１】

【実施例】

〔実施例１〕図６（Ａ）に本実施例で作製した補助容
量を有する回路の上面から見た概略図を示す。この回路
は原理的には図１（Ｂ）に示すものと同じで、その動作
は図３（Ｂ）に示される方法によっておこなえばよい。

【００３２】図において、Ｘ_n〜Ｘ_n+3はゲイト線であ
る。また、Ｙ_m、Ｙ_m+1はデータ線である。各画素電極
Ｃ_LCには必ず、ゲイト線が２本横断し、そのうちの１つ
は画素の駆動のためのもので、ＴＦＴのゲイト電極とな
るが、他のものはそうでない。画素電極はＴＦＴのゲイ
ト電極（Ｇ）、ソース領域（Ｓ）、ドレイン領域（Ｄ）
等の上に形成され、コンタクトホールを通じてＴＦＴの
ソース領域にコンタクトする。この場合には図１（Ｂ）
の場合と異なり、ＴＦＴのゲイト電極が画素内に出っ張
っていないので、Ｃ₁とＣ₂の容量を等しくする上では
極めて都合がよい。

【００３３】ＴＦＴおよび画素電極の作製については従
来の技術を用いればよい。例えば、セルフアラインプロ
セスでプレーナー型ＴＦＴを作製せんとしたら特願平４
−３０２２０や同４−３８６３７、同３−２７３３７７
に記述されている方法を用いればよい。

【００３４】なお、本実施例では、補助容量Ｃ₁、Ｃ₂
の断面の構造においては、金属配線（アルミニウム）／
陽極酸化物（酸化アルミニウム）／画素電極（ＩＴＯ）
という構造をもちいた。このような構造を得るには、ゲ
イト線をアルミニウムで構成し、その表面に陽極酸化法
で酸化アルミニウムを形成し、その上に画素電極を形成
すればよい。この場合には酸化アルミニウムは比誘電率
が、酸化珪素の３倍もあるので、補助容量を大きくする
ことに寄与する。さらに大きな補助容量が必要とされる
場合には、ゲイト線をタンタルやチタンとして、陽極酸
化をおこない、それらの酸化物を補助容量の誘電体とす
ればよい。

【００３５】あるいは、このような作製方法・構造を取
らずに、従来よく用いられたような金属配線／酸化物
（酸化珪素、窒化珪素等ＣＶＤ法やスパッタ法で形成で
きる）／画素電極という方法を使用してもよい。

【００３６】〔実施例２〕図６（Ｂ）に本実施例で作
製した補助容量を有する回路の上面から見た概略図を示
す。この回路も原理的には図１（Ｂ）に示すものと同じ
で、その動作は図３（Ｂ）に示される方法によっておこ
なえばよい。

【００３７】図において、Ｘ_n〜Ｘ_n+3はゲイト線であ
る。また、Ｙ_m、Ｙ_m+1はデータ線である。各画素電極
Ｃ_LCには必ず、ゲイト線が２本横断し、そのうちの１つ
は画素の駆動のためのもので、ＴＦＴのゲイト電極とな
るが、他のものはそうでない。画素電極はＴＦＴのゲイ
ト電極（Ｇ）、ソース領域（Ｓ）、ドレイン領域（Ｄ）
等の上に形成され、コンタクトホールを通じてＴＦＴの
ソース領域にコンタクトする。この場合には図１（Ｂ）
の場合と異なり、ＴＦＴのゲイト電極が画素内に出っ張
っていないので、Ｃ₁とＣ₂の容量を等しくする上では
極めて都合がよい。

【００３８】また、この回路配置では、２つのＴＦＴの
半導体領域が接合されている。例えば、データ線と半導
体領域（ドレイン領域）のコンタクトをおこなう場合
に、複数のコンタクトホールを形成でき、かりにそのう
ちのいくらかが不良であっても、１つが正常であれば２
つのＴＦＴが正常となるという利点を持っている。な
お、作製方法と補助容量Ｃ₁、Ｃ₂の構造については実
施例１と同じとした。

【００３９】

【発明の効果】以上のように、本発明によって、ΔＶを
キャンセルすることができた。このような積極的な方法
によってΔＶの効果を取り除くことは従来にはなく、そ
の意味で画期的な発明であると言える。また、その目的
のために効率的な画素の配置を提案した。このような画
素の配置ではカラーの表示をおこなう上でも効果的であ
った。以上の記述は、ポリシリコンＴＦでよく使用され
るプレーナー型のＴＦＴに関するものであったが、アモ
ルファスシリコンＴＦＴで良く使用される逆スタガー型
のＴＦＴであっても同じ効果が得られることは明らかで
ある。

【００４０】さらに、本発明では、アクティブマトリク
スの具体的な動作方法については記述しなかったが、従
来のアナログ階調方式以外に、本発明人らの発明である
デジタル階調方式（例えば、特願平３−１６３８７３に
記述される）によって階調表示をおこなうことも何ら差
し障りがあるわけではない。

【図面の簡単な説明】

【図１】本発明のアクティブマトリクスの回路配置図
および回路図を示す。

【図２】従来のアクティブマトリクスの回路配置およ
び回路図を示す。

【図３】本発明および従来のアクティブマトリクスの
駆動方法を示す。

【図４】本発明による回路配置例を示す。

【図５】本発明による回路の作製工程例を示す。

【図６】本発明のアクティブマトリクスの回路配置図
を示す。

【符号の説明】

４０１基板４０２ゲイト線４０３陽極酸化物４０４ゲイト絶縁膜４０５半導体（チャネル）層４０６ドレイン領域４０７ソース領域４０８データ線４０９平坦化層４１０透明導電膜４１１フォトレジスト４１２画素電極

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−294824（ＪＰ，Ａ) 特開平４−120516（ＪＰ，Ａ) 特開平２−248927（ＪＰ，Ａ) 特開平４−37822（ＪＰ，Ａ) 特開平３−132626（ＪＰ，Ａ) 特開平３−127030（ＪＰ，Ａ) 特開昭64−91185（ＪＰ，Ａ) 特開昭61−156025（ＪＰ，Ａ) 特開平４−30125（ＪＰ，Ａ) 特開平４−75030（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/136 500

Claims

(57)【特許請求の範囲】

【請求項１】透明基板上に複数のゲイト線を形成し、
前記複数のゲイト線のそれぞれの一部をゲイト電極と
し、ソース領域、ドレイン領域及びチャネル領域を有す
る複数の薄膜トランジスタを形成する工程と、前記複数の薄膜トランジスタそれぞれのソース領域また
はドレイン領域に接続する複数のデータ線を形成する工
程と、前記複数の薄膜トランジスタおよび前記複数のデータ線
上に平坦な絶縁膜を形成する工程と、前記絶縁膜に電極穴を形成する工程と、前記絶縁膜を覆って透明導電膜を形成することで、前記
電極穴を介して前記複数の薄膜トランジスタのドレイン
領域またはソース領域に前記透明導電膜を接続させる工
程と、前記透明導電膜上にフォトレジストを形成する工程と、前記透明基板の前記複数の薄膜トランジスタが形成され
ていない面から前記フォトレジストを露光する工程と、前記露光されたフォトレジストを残存させる工程と、前記残存したフォトレジストをマスクとして前記透明導
電膜をエッチングする工程と、を有することを特徴とするアクティブマトリクス表示装
置の作製方法。
【請求項２】複数のゲイト線を有し、前記複数のゲイ
ト線のうち少なくとも１つのゲイト線には隣接するゲイ
ト線と逆の極性のパルスが印加されるアクティブマトリ
クス表示装置の作製方法において、透明基板上に前記複数のゲイト線を形成し、前記複数の
ゲイト線のそれぞれの一部をゲイト電極とし、ソース領
域、ドレイン領域及びチャネル領域を有する複数の薄膜
トランジスタを形成する工程と、前記複数の薄膜トランジスタそれぞれのソース領域また
はドレイン領域に接続する複数のデータ線を形成する工
程と、前記複数の薄膜トランジスタおよび前記複数のデータ線
上に平坦な絶縁膜を形成する工程と、前記絶縁膜に電極穴を形成する工程と、前記絶縁膜を覆って透明導電膜を形成することで、前記
電極穴を介して前記複数の薄膜トランジスタのドレイン
領域またはソース領域に前記透明導電膜を接続させる工
程と、前記透明導電膜上にフォトレジストを形成する工程と、前記透明基板の前記複数の薄膜トランジスタが形成され
ていない面から前記フォトレジストを露光する工程と、前記露光されたフォトレジストを残存させる工程と、前記残存したフォトレジストをマスクとして前記透明導
電膜をエッチングする工程と、を有することを特徴とするアクティブマトリクス表示装
置の作製方法。
【請求項３】複数のゲイト線及び複数のデータ線を有
し、前記データ線の交流化を１行おきに行うアクティブ
マトリクス表示装置の作製方法において、透明基板上に前記複数のゲイト線を形成し、前記複数の
ゲイト線のそれぞれの一部をゲイト電極とし、ソース領
域、ドレイン領域及びチャネル領域を有する複数の薄膜
トランジスタを形成する工程と、前記複数の薄膜トランジスタそれぞれのソース領域また
はドレイン領域に接続する前記複数のデータ線を形成す
る工程と、前記複数の薄膜トランジスタおよび前記複数のデータ線
上に平坦な絶縁膜を形成する工程と、前記絶縁膜に電極穴を形成する工程と、前記絶縁膜を覆って透明導電膜を形成することで、前記
電極穴を介して前記複数の薄膜トランジスタのドレイン
領域またはソース領域に前記透明導電膜を接続させる工
程と、前記透明導電膜上にフォトレジストを形成する工程と、前記透明基板の前記複数の薄膜トランジスタが形成され
ていない面から前記フォトレジストを露光する工程と、前記露光されたフォトレジストを残存させる工程と、前記残存したフォトレジストをマスクとして前記透明導
電膜をエッチングする工程と、を有することを特徴とするアクティブマトリクス表示装
置の作製方法。
【請求項４】請求項１乃至請求項３のいずれか１項に
おいて、前記絶縁膜はポリイミドからなることを特徴と
するアクティブマトリクス表示装置の作製方法。