JPH0475030A - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は液晶等の表示媒体を用いたアクティブマトリク
ス表示装置に関し、特にスイッチング素子として薄膜ト
ランジスタ（以下ではｒＴＦＴコと称する）を用いたア
クティブマトリクス表示装置に関する。
ス表示装置に関し、特にスイッチング素子として薄膜ト
ランジスタ（以下ではｒＴＦＴコと称する）を用いたア
クティブマトリクス表示装置に関する。
（従来の技術）
アクティブマトリクス表示装置には、スイッチング素子
としてＴＰＴが多用されている。ＴＰＴを各絵素電極に
設けることにより、絵素間のクロストークが低減され、
走査線の数に制限がな（なる。従って、アクティブマト
リクス表示装置では単純マトリクス型の表示装置に比べ
て、大容量で高画質の表示が得られる。
としてＴＰＴが多用されている。ＴＰＴを各絵素電極に
設けることにより、絵素間のクロストークが低減され、
走査線の数に制限がな（なる。従って、アクティブマト
リクス表示装置では単純マトリクス型の表示装置に比べ
て、大容量で高画質の表示が得られる。
第６図に従来のカラー液晶表示装置に用いられるアクテ
ィブマトリクス基板の平面模式図を示す。
ィブマトリクス基板の平面模式図を示す。
第７図に第６図のアクティブマトリクス基板の部分拡大
図を示す。基板上に互いに平行にゲートバス配線４が設
けられ、ゲートバス配線４の間には多数の絵素電極５が
配列されている。ゲートバス配線４は奇数番目のゲート
バス配線４ａと、偶数番目のゲートバス配線４ｂからな
る。絵素電極５はゲートバス配線４ａに接続された絵素
電極５ａと、ゲートバス配＄１４ｂに接続された絵素電
極５ｂからなり、絵素電極５ａの列と絵素電極５ｂの列
とは、ゲートバス配線４の延設方向の絵素電極５の一辺
の半分の長さづつずれている。赤、緑、青の３色の表示
を行う三角状に配置された絵素電極５ａ及び５ｂが絵素
の一単位を構成している。
図を示す。基板上に互いに平行にゲートバス配線４が設
けられ、ゲートバス配線４の間には多数の絵素電極５が
配列されている。ゲートバス配線４は奇数番目のゲート
バス配線４ａと、偶数番目のゲートバス配線４ｂからな
る。絵素電極５はゲートバス配線４ａに接続された絵素
電極５ａと、ゲートバス配＄１４ｂに接続された絵素電
極５ｂからなり、絵素電極５ａの列と絵素電極５ｂの列
とは、ゲートバス配線４の延設方向の絵素電極５の一辺
の半分の長さづつずれている。赤、緑、青の３色の表示
を行う三角状に配置された絵素電極５ａ及び５ｂが絵素
の一単位を構成している。
ソースバス配線６はこれらの絵素電極５ａ及び５ｂの間
にジグザグに設けられている。また、各絵素電極５には
ＴＦＴＩが設けられている。ＴＦＴｌはゲートバス配線
４ａに接続されたＴＰＴｌａと、ゲートバス配線４ｂに
接続されたＴＦＴｌｂからなる。
にジグザグに設けられている。また、各絵素電極５には
ＴＦＴＩが設けられている。ＴＦＴｌはゲートバス配線
４ａに接続されたＴＰＴｌａと、ゲートバス配線４ｂに
接続されたＴＦＴｌｂからなる。
篤７図に示すように、ＴＦＴｌａはゲートバス配線４ａ
から該ゲートバス配線４ａの延設方向に直角に設けられ
たゲート電極１０ａ上に形成されている。絵素電極５ａ
にはＴＦＴ １ ａのドレイン電極８ａが接続され、Ｔ
ＦＴｌａのソース電極９ａはソースバス配線６に接続さ
れている。同様に、ＴＦＴ １ ｂはゲートバス配線４
ｂから該ゲートバス配線４ｂの延設方向に直角に設けら
れたゲート電極Ｌｏｔ）上に形成されている。絵素電極
５ｂにはＴＦＴｌｂのドレイン電極８ｂが接続され、Ｔ
ＦＴｌｂのソース電極９ｂはソースバス配線６に接続さ
れている。ＴＦＴｌａのゲート電極１０ａに対するドレ
イン電極８ａの位置関係と、ＴＦＴｌｂのゲート電極１
０ｂに対するドレイン電極８ｂの位置関係とは、ゲート
バス配線４の延設方向に沿って互いに逆回きになってい
る。また、各絵素電極５に対向して、付加容量配線７が
設けられている。付加容量配線７の絵素電極５と対向す
る部分が付加容ｊ１１４極として機能する。尚、第６図
では付加容量配線７の記載を省略しである。
から該ゲートバス配線４ａの延設方向に直角に設けられ
たゲート電極１０ａ上に形成されている。絵素電極５ａ
にはＴＦＴ １ ａのドレイン電極８ａが接続され、Ｔ
ＦＴｌａのソース電極９ａはソースバス配線６に接続さ
れている。同様に、ＴＦＴ １ ｂはゲートバス配線４
ｂから該ゲートバス配線４ｂの延設方向に直角に設けら
れたゲート電極Ｌｏｔ）上に形成されている。絵素電極
５ｂにはＴＦＴｌｂのドレイン電極８ｂが接続され、Ｔ
ＦＴｌｂのソース電極９ｂはソースバス配線６に接続さ
れている。ＴＦＴｌａのゲート電極１０ａに対するドレ
イン電極８ａの位置関係と、ＴＦＴｌｂのゲート電極１
０ｂに対するドレイン電極８ｂの位置関係とは、ゲート
バス配線４の延設方向に沿って互いに逆回きになってい
る。また、各絵素電極５に対向して、付加容量配線７が
設けられている。付加容量配線７の絵素電極５と対向す
る部分が付加容ｊ１１４極として機能する。尚、第６図
では付加容量配線７の記載を省略しである。
ＴＦＴＩの構造について説明する。第８図に第７図のＴ
ＦＴｌａの部分の拡大図を示す。また、第９図に第８図
のＩＸ−ＩＸ線に沿ったＴＦＴＩ ａの断面図を示す。
ＦＴｌａの部分の拡大図を示す。また、第９図に第８図
のＩＸ−ＩＸ線に沿ったＴＦＴＩ ａの断面図を示す。
尚、ＴＦＴｌｂの構造は、ＴＦＴｌａの構造とは左右対
称となる。第９図に示すように、ＴＦＴｌａは、ガラス
基板２１上にパターン形成されたゲート電極１０ａと、
陽極酸化膜２２と、陽極酸化膜２２上の全面に形成され
たゲート絶縁膜２３とを有する。ゲート絶縁膜２３上に
はチャネル層２４、チャネル保護膜２５、コンタクト層
２６及び２６、並びにソース金属層１９ａ及びドレイン
金属層１８ａが形成されている。ドレイン金属層１８ａ
上にはＩＴＯからなる絵素電極５ａが形成されている。
称となる。第９図に示すように、ＴＦＴｌａは、ガラス
基板２１上にパターン形成されたゲート電極１０ａと、
陽極酸化膜２２と、陽極酸化膜２２上の全面に形成され
たゲート絶縁膜２３とを有する。ゲート絶縁膜２３上に
はチャネル層２４、チャネル保護膜２５、コンタクト層
２６及び２６、並びにソース金属層１９ａ及びドレイン
金属層１８ａが形成されている。ドレイン金属層１８ａ
上にはＩＴＯからなる絵素電極５ａが形成されている。
ソース金属層１９ａ上には絵素電極５ａと同時に形成さ
れたＩＴＯ膜２７が形成されている。コンタクト層２６
及びソース金属層１９ａによってソース電極９ａが構成
されている。同様に、フンタクト層２６及びドレイン金
属層１８ａによってドレイン電極８ａが構成されている
。
れたＩＴＯ膜２７が形成されている。コンタクト層２６
及びソース金属層１９ａによってソース電極９ａが構成
されている。同様に、フンタクト層２６及びドレイン金
属層１８ａによってドレイン電極８ａが構成されている
。
（発明が解決しようとする課Ｂ）
このアクティブマトリクス基板の等価回路図を第１０図
に示す。このアクティブマトリクス基板のＴＦＴＩには
、絵素電極５と対同電極と液晶層とによって構成される
絵素容量（ＣＩＯ）１１、絵素電極５とゲート絶縁膜２
３と付加容量配！７とによって構成される付加容１ｔ（
ｃ、＞ １２、及びＴＦＴＩのゲート電極１０ａ （又
は１０ｂ）にょうて構成される寄生容ｆｆｉ （Ｃｇｄ
）Ｉ ３が接続されている。寄生容ｊｌ１３は、第８図
に示すように、ゲート電極１０ａ （又は１０ｂ）と
、ドレイン電極８ａ（又はｓｂ）との重畳部分（第８図
の斜線で示す面積ＸＸＷの領域）に形成されている。従
って、ドレイン電極８ａが形成される位置がずれると、
寄生容量１３の大きさが変化することになる。
に示す。このアクティブマトリクス基板のＴＦＴＩには
、絵素電極５と対同電極と液晶層とによって構成される
絵素容量（ＣＩＯ）１１、絵素電極５とゲート絶縁膜２
３と付加容量配！７とによって構成される付加容１ｔ（
ｃ、＞ １２、及びＴＦＴＩのゲート電極１０ａ （又
は１０ｂ）にょうて構成される寄生容ｆｆｉ （Ｃｇｄ
）Ｉ ３が接続されている。寄生容ｊｌ１３は、第８図
に示すように、ゲート電極１０ａ （又は１０ｂ）と
、ドレイン電極８ａ（又はｓｂ）との重畳部分（第８図
の斜線で示す面積ＸＸＷの領域）に形成されている。従
って、ドレイン電極８ａが形成される位置がずれると、
寄生容量１３の大きさが変化することになる。
このアクティブマトリクス基板では、第７図に示すよう
に、奇数番目のゲートバス配線４ａに接続されるＴＦＴ
ｌａのゲート電極１０ａに対するドレイン電極８ａの位
置関係と、偶数番目のゲートバス配線４ｂに接続される
ＴＦＴＩ ｂのゲート電極１０ｂに対するドレイン電極
８ｂの位置関係とが、ゲートバス配線４の延設方向に沿
って互いに逆向きになっている。この基板上の全てのＴ
ＰＴｌａ及び１ｂのドレイン電極８ａ及び８ｂは同時に
パターン形成されるので、ドレイン電極８ａ及び８ｂの
パターンが正規の位置からゲートバス配線４の延設方向
にずれて形成されると、ＴＦＴｌａのゲート電極１０ａ
とドレイン電極８ａとの重畳部分の面積と、ＴＦＴｌｂ
のゲート電極１０ｂとドレイン電極８ｂとの重畳部分の
面積とは異なることになる。従って、ＴＦＴｌａに接続
される寄生容量とＴＦＴＩ ｂに接続される寄生容量と
は異なる値となる。
に、奇数番目のゲートバス配線４ａに接続されるＴＦＴ
ｌａのゲート電極１０ａに対するドレイン電極８ａの位
置関係と、偶数番目のゲートバス配線４ｂに接続される
ＴＦＴＩ ｂのゲート電極１０ｂに対するドレイン電極
８ｂの位置関係とが、ゲートバス配線４の延設方向に沿
って互いに逆向きになっている。この基板上の全てのＴ
ＰＴｌａ及び１ｂのドレイン電極８ａ及び８ｂは同時に
パターン形成されるので、ドレイン電極８ａ及び８ｂの
パターンが正規の位置からゲートバス配線４の延設方向
にずれて形成されると、ＴＦＴｌａのゲート電極１０ａ
とドレイン電極８ａとの重畳部分の面積と、ＴＦＴｌｂ
のゲート電極１０ｂとドレイン電極８ｂとの重畳部分の
面積とは異なることになる。従って、ＴＦＴｌａに接続
される寄生容量とＴＦＴＩ ｂに接続される寄生容量と
は異なる値となる。
ＴＦＴＩのゲート電極１０がオンの状態のときにソース
電極９からドレイン電極８へ印加された交流信号は、絵
素容量１１、寄生容量１３、及び付加容量１２に過渡的
に分割される。一般に、ＴＰＴの寄生容量はＭＯＳ−Ｆ
ＥＴ等のそれに比べて大きいため、該交流信号の電圧波
形が非対称となる。この非対称性により、オフセットＤ
Ｃ電圧成分が生じ、フリッカ発生の原因となる。このよ
うなＴＰＴの寄生容量に起因するフリッカを抑制するた
め、一般的には絵素電極５に液晶層を挟んで対向する対
向電極にＤＣ成分を印加し、オフセフ ） Ｄｃ Ｎ圧
の補償が行われる。
電極９からドレイン電極８へ印加された交流信号は、絵
素容量１１、寄生容量１３、及び付加容量１２に過渡的
に分割される。一般に、ＴＰＴの寄生容量はＭＯＳ−Ｆ
ＥＴ等のそれに比べて大きいため、該交流信号の電圧波
形が非対称となる。この非対称性により、オフセットＤ
Ｃ電圧成分が生じ、フリッカ発生の原因となる。このよ
うなＴＰＴの寄生容量に起因するフリッカを抑制するた
め、一般的には絵素電極５に液晶層を挟んで対向する対
向電極にＤＣ成分を印加し、オフセフ ） Ｄｃ Ｎ圧
の補償が行われる。
ところが、第６図及び第７図に示すアクティブマトリク
ス表示装置では、前述のように、奇数番目のゲートバス
配線４ａに接続されるＴＰＴｌａの寄生容量の大きさと
、偶数番目のゲートバス配線４ｂに接続されるＴＦＴｌ
ｂの寄生容量の大きさとが異なるため、対向電極に印加
される電圧はＴＦＴｌａの寄生容量及びＴＦＴＩ ｂの
寄生容量の何れか一方しか補償できないことになる。従
って、補償され得ない寄生容量を有するＴＦＴＩに接続
された絵素電極５にはＤＣ成分が印加され、表示画面に
はフリッカが発生することになる。
ス表示装置では、前述のように、奇数番目のゲートバス
配線４ａに接続されるＴＰＴｌａの寄生容量の大きさと
、偶数番目のゲートバス配線４ｂに接続されるＴＦＴｌ
ｂの寄生容量の大きさとが異なるため、対向電極に印加
される電圧はＴＦＴｌａの寄生容量及びＴＦＴＩ ｂの
寄生容量の何れか一方しか補償できないことになる。従
って、補償され得ない寄生容量を有するＴＦＴＩに接続
された絵素電極５にはＤＣ成分が印加され、表示画面に
はフリッカが発生することになる。
本発明はこのような問題点を解決するものであり、本発
明の目的は、ＴＰＴの寄生容量の大きさの違いに基づく
フリッカの発生のないアクティブマトリクス表示装置を
提供することである。
明の目的は、ＴＰＴの寄生容量の大きさの違いに基づく
フリッカの発生のないアクティブマトリクス表示装置を
提供することである。
（課題を解決するための手段）
本発明のアクティブマトリクス表示装置は、対の絶縁性
基板と、該一対の基板の何れか一方の基板内面に配列さ
れ且つ一対の分割電極に分割された絵素電極と、該絵素
電極の間に設けられたゲートハス配線と、該分割電極の
それぞれに接続された一対の薄膜トランジスタと、を備
え、該一対の薄膜トランジスタのゲート電極のそれぞれ
が、該一対の薄膜トランジスタの間の中央に位置する面
に関して互いに対称で且つ該ゲートバス配線の延設方向
に直角に設けられ、該一対の薄膜トランジスタの該ドレ
イン電極のそれぞれが、接面に関して互いに対称な形状
で形成されており、そのことによって上記目的が達成さ
れる。
基板と、該一対の基板の何れか一方の基板内面に配列さ
れ且つ一対の分割電極に分割された絵素電極と、該絵素
電極の間に設けられたゲートハス配線と、該分割電極の
それぞれに接続された一対の薄膜トランジスタと、を備
え、該一対の薄膜トランジスタのゲート電極のそれぞれ
が、該一対の薄膜トランジスタの間の中央に位置する面
に関して互いに対称で且つ該ゲートバス配線の延設方向
に直角に設けられ、該一対の薄膜トランジスタの該ドレ
イン電極のそれぞれが、接面に関して互いに対称な形状
で形成されており、そのことによって上記目的が達成さ
れる。
（作用）
本発明のアクティブマトリクス表示装置では、絵素電極
は一対の分割電極に分割され、絵素電極の間にゲートバ
ス配線が設けられている。各分割電極に接続された一対
のＴＰＴのそれぞれは、該一対のＴＰＴの間の中央に位
置する面に関して対称に形成されたゲート電極及びドレ
イン電極を有している。また、それぞれのＴＰＴのゲー
ト電極は、ゲートバス配線の延設方向に直角に設けられ
ている。この構成に於いて、ドレイン電極のパターンが
ゲートバス配線の延設方向にずれて形成されると、該一
対のＴＰＴのうちの一方のＴＰＴではゲート電極とドレ
イン電極との重畳部分の面積が増加し、他方のＴＰＴで
はゲート電極とドレイン電極との重畳部分の面積が減少
する。従って、１個の絵素電極を構成する各分割電極に
接続されるＴＰＴの合計の寄生容量の大きさは、ドレイ
ン電極のパターンの位置ずれが生じても一定に保たれる
ので、個々の絵素電極に対する寄生容量の影響を一定と
することができる。
は一対の分割電極に分割され、絵素電極の間にゲートバ
ス配線が設けられている。各分割電極に接続された一対
のＴＰＴのそれぞれは、該一対のＴＰＴの間の中央に位
置する面に関して対称に形成されたゲート電極及びドレ
イン電極を有している。また、それぞれのＴＰＴのゲー
ト電極は、ゲートバス配線の延設方向に直角に設けられ
ている。この構成に於いて、ドレイン電極のパターンが
ゲートバス配線の延設方向にずれて形成されると、該一
対のＴＰＴのうちの一方のＴＰＴではゲート電極とドレ
イン電極との重畳部分の面積が増加し、他方のＴＰＴで
はゲート電極とドレイン電極との重畳部分の面積が減少
する。従って、１個の絵素電極を構成する各分割電極に
接続されるＴＰＴの合計の寄生容量の大きさは、ドレイ
ン電極のパターンの位置ずれが生じても一定に保たれる
ので、個々の絵素電極に対する寄生容量の影響を一定と
することができる。
（実施例）
本発明の実施例について以下に説明する。
第１図に本発明のアクティブマトリクス表示装置の一実
施例に用いられるアクティブマトリクス基板の部分平面
図を示す。本実施例のアクティブマトリクス表示装置は
、ガラス板からなる絶縁性基板７１（第３図）上に配列
され且つ一対の分割電極６４及び６５に分割された絵素
電極５５と、絵素電極５５の間に設けられたゲートバス
配線５４と、分割電極６４及び６５のそれぞれに接続さ
れた一対のＴＰＴ５１及び６１とを備えている。
施例に用いられるアクティブマトリクス基板の部分平面
図を示す。本実施例のアクティブマトリクス表示装置は
、ガラス板からなる絶縁性基板７１（第３図）上に配列
され且つ一対の分割電極６４及び６５に分割された絵素
電極５５と、絵素電極５５の間に設けられたゲートバス
配線５４と、分割電極６４及び６５のそれぞれに接続さ
れた一対のＴＰＴ５１及び６１とを備えている。
隣接するゲートバス配線５４に接続された絵素電極５５
の列は、互いに分割電極６４（又は６５）のゲートバス
配線５４延設方向の幅だけ互いにずれている。
の列は、互いに分割電極６４（又は６５）のゲートバス
配線５４延設方向の幅だけ互いにずれている。
ゲートバス配線５４に交差するソースバス配線５６は、
２組のソースバス配線５６ａ及び５６ｂからなる。一方
の組のソースバス配ｍ５６ａｌ：は、ゲートバス配線５
４の延設方向の絵素電極５５の例えば奇数番目の列が接
続されている。そして、各ソースバス配線５６ａにはソ
ースバス配置５６ａを挟み且つ１個の絵素電極５５を構
成する一対の分割電極６４及び６５が、それぞれＴＦＴ
５１及び６１を介して接続されている。同様に、もう一
方の組のソースバス配線５６ｂには、ゲートバス配線Ｓ
４の延設方向の絵素電極５５の例えば偶数番目の列が接
続されている。そして、各ソースバス配＠５６ ｂには
ソースバス配線５６ ｂを挟ミ■つ１個の絵素電極５５
を構成する一対の分割電極６４及び６５が、それぞれＴ
ＦＴ５１及び６１を介して接続されている。
２組のソースバス配線５６ａ及び５６ｂからなる。一方
の組のソースバス配ｍ５６ａｌ：は、ゲートバス配線５
４の延設方向の絵素電極５５の例えば奇数番目の列が接
続されている。そして、各ソースバス配線５６ａにはソ
ースバス配置５６ａを挟み且つ１個の絵素電極５５を構
成する一対の分割電極６４及び６５が、それぞれＴＦＴ
５１及び６１を介して接続されている。同様に、もう一
方の組のソースバス配線５６ｂには、ゲートバス配線Ｓ
４の延設方向の絵素電極５５の例えば偶数番目の列が接
続されている。そして、各ソースバス配＠５６ ｂには
ソースバス配線５６ ｂを挟ミ■つ１個の絵素電極５５
を構成する一対の分割電極６４及び６５が、それぞれＴ
ＦＴ５１及び６１を介して接続されている。
一対のＴＦＴ５１及び６１は、ゲートバス配線５４から
該ゲートバス配線５４の延設方向に直角に設けられたゲ
ート電極５７及び６７上にそれぞれ形成されている。Ｔ
ＦＴ５１及び６１のゲート電極５７及び６７、ドレイン
電極５８及び６８、及びソース電極５９及び６９は、Ｔ
ＦＴ５１及び６１の間の中央に位置する面に関してそれ
ぞれ互いに対称な形状で形成されている。分割電極６４
及び６５にはＴＦＴ５１及び６１のそれぞれのドレイン
電極５８及び６８が接続されている。ＴＦＴ５１及び６
１のソース電極５９及び６９は、ソースバス配線５６ａ
又は５６ｂに接続されている。
該ゲートバス配線５４の延設方向に直角に設けられたゲ
ート電極５７及び６７上にそれぞれ形成されている。Ｔ
ＦＴ５１及び６１のゲート電極５７及び６７、ドレイン
電極５８及び６８、及びソース電極５９及び６９は、Ｔ
ＦＴ５１及び６１の間の中央に位置する面に関してそれ
ぞれ互いに対称な形状で形成されている。分割電極６４
及び６５にはＴＦＴ５１及び６１のそれぞれのドレイン
電極５８及び６８が接続されている。ＴＦＴ５１及び６
１のソース電極５９及び６９は、ソースバス配線５６ａ
又は５６ｂに接続されている。
また、各絵素電極５５に対向して、付加容量配線９１が
設けられている。付加容量配線９１の絵素電極５５と対
向する部分が付加容量電極として機能している。
設けられている。付加容量配線９１の絵素電極５５と対
向する部分が付加容量電極として機能している。
第２図に第１図のＴＦＴ５１及び６１の近傍の拡大図を
示す。第３図に第２図の■−■線に沿ったＴＦＴ５１及
び６１の断面図を示す。本実施例を製造工程に従って説
明する。まず、ガラスからなる絶縁性基板７１上に、ス
パッタリングによりＴａ金属膜を３００ＯＡの厚さに形
成した。このＴａ金属膜をフォトリソグラフィ法及びエ
ツチングによりパターン化し、ゲートバス配線５４、ゲ
ート電極５７及び６７、並びに付加容量配線９１を形成
した。次に、ゲートバス配線５４、ゲート電極５７及び
６７、並びに付加容量配線９１の表面の陽極酸化を行い
、これらの電極及び配線上に、Ｔａ２０５の陽極酸化膜
７２を形成した。
示す。第３図に第２図の■−■線に沿ったＴＦＴ５１及
び６１の断面図を示す。本実施例を製造工程に従って説
明する。まず、ガラスからなる絶縁性基板７１上に、ス
パッタリングによりＴａ金属膜を３００ＯＡの厚さに形
成した。このＴａ金属膜をフォトリソグラフィ法及びエ
ツチングによりパターン化し、ゲートバス配線５４、ゲ
ート電極５７及び６７、並びに付加容量配線９１を形成
した。次に、ゲートバス配線５４、ゲート電極５７及び
６７、並びに付加容量配線９１の表面の陽極酸化を行い
、これらの電極及び配線上に、Ｔａ２０５の陽極酸化膜
７２を形成した。
次に、陽極酸化膜７２上の全面に、プラズマＣＶＤ法に
より、窒化シリコン（Ｓ ｓ Ｎ ｘ）からなるゲート
絶縁膜７３を３０００人の厚さに堆積した。
より、窒化シリコン（Ｓ ｓ Ｎ ｘ）からなるゲート
絶縁膜７３を３０００人の厚さに堆積した。
更に、ゲート絶縁膜７３上に後にチャネル層７４．７４
となる厚さ３００人の真性アモルファスシリコン（ａ−
Ｓｉ （ｉ））層、及び後にチャネル保護膜７５．７
５となる厚さ２０００人のＳｆＮ、層を順に形成した。
となる厚さ３００人の真性アモルファスシリコン（ａ−
Ｓｉ （ｉ））層、及び後にチャネル保護膜７５．７
５となる厚さ２０００人のＳｆＮ、層を順に形成した。
次に、フォトリソグラフィ法及びエツチングにより、こ
の５ｔＮｘ層のバターニングを行い、チャネル保護膜７
５．７５をゲート電極５７及び６７上に形成した。
の５ｔＮｘ層のバターニングを行い、チャネル保護膜７
５．７５をゲート電極５７及び６７上に形成した。
次に、プラズマＣＶＤ法により、後にコンタクト層７６
．７６、及び８６．８６となるｎ＋型アモルファスシリ
コン（ａ−Ｓ ｉ （ｎ”） ） Ｒヲ堆ＷＩすせた。
．７６、及び８６．８６となるｎ＋型アモルファスシリ
コン（ａ−Ｓ ｉ （ｎ”） ） Ｒヲ堆ＷＩすせた。
次に、フォトリソグラフィ法及びエツチングにより、上
記ａ−５Ｉ （ｉ）層及びａ−３ｉ（ｎ”）層のバター
ニングを行った。このバターニングにより、コンタクト
層７６及び８６、並びにチャネル層７４．７４が形成さ
れる。尚、この段階では、コンタクト層７６及び８６は
、それぞれチャネル層７４．７４上でつながっている。
記ａ−５Ｉ （ｉ）層及びａ−３ｉ（ｎ”）層のバター
ニングを行った。このバターニングにより、コンタクト
層７６及び８６、並びにチャネル層７４．７４が形成さ
れる。尚、この段階では、コンタクト層７６及び８６は
、それぞれチャネル層７４．７４上でつながっている。
次に、スパッタリングにより、Ｔｉ金属層を３０００人
の厚さに堆積した。このＴｉ金属層を、フォトリングラ
フィ法及びエツチングによりバターニングして、ソース
バス配線５６、ソース金属層８９及び９９、並びにドレ
イン金属層８８及び９８を形成した。このとき、コンタ
クト層７６及び８６のチャネル保護膜７５及び７５上の
中央部もエツチングにより除去した。コンタクト層７６
及びソース金属層８９によってソース電極５９が構成さ
れ、コンタクト層８６及びソース金属層９９によってソ
ース電極６９が構成されている。同様に、コンタクト層
７６及びドレイン金属層８８によってドレイン電極５８
が構成され、コンタクト層８６及びドレイン金属層９８
によってドレイン電極６８が構成されている。
の厚さに堆積した。このＴｉ金属層を、フォトリングラ
フィ法及びエツチングによりバターニングして、ソース
バス配線５６、ソース金属層８９及び９９、並びにドレ
イン金属層８８及び９８を形成した。このとき、コンタ
クト層７６及び８６のチャネル保護膜７５及び７５上の
中央部もエツチングにより除去した。コンタクト層７６
及びソース金属層８９によってソース電極５９が構成さ
れ、コンタクト層８６及びソース金属層９９によってソ
ース電極６９が構成されている。同様に、コンタクト層
７６及びドレイン金属層８８によってドレイン電極５８
が構成され、コンタクト層８６及びドレイン金属層９８
によってドレイン電極６８が構成されている。
次ニ、スパッタリングにより、ＩＴＯ膜を１０００人の
厚さに形成した。このＩＴＯ膜をフォトリングラフィ法
及びエツチングによりバターニングし、分割電極６４及
び６５を形成した。このとき、ＩＴ○膜をソースバス配
線５６ａ及び５６ｂ１ソ一ス金属層８９及び９９、並び
にドレイン金属層８８及び９８上にもＩ’ＴＯ膜７７と
して残した。
厚さに形成した。このＩＴＯ膜をフォトリングラフィ法
及びエツチングによりバターニングし、分割電極６４及
び６５を形成した。このとき、ＩＴ○膜をソースバス配
線５６ａ及び５６ｂ１ソ一ス金属層８９及び９９、並び
にドレイン金属層８８及び９８上にもＩ’ＴＯ膜７７と
して残した。
次に、プラズマＣＶＤ法により、ＳｉＮ、からなる保護
膜９２を３０００Ａの厚さに形成した。更に保護膜９２
上に配向膜９３を形成した。
膜９２を３０００Ａの厚さに形成した。更に保護膜９２
上に配向膜９３を形成した。
対向基板８１上にはブランクスドライブ８２及びカラー
フィルタ８３が形成され、更に、ＩＴ○からなる対向電
極８４及び配向膜８５が全面に形成されている。２枚の
基板７１及び８１の間には液晶層９４が挟まれ、本実施
例のアクティブマトリクス表示装置が得られる。
フィルタ８３が形成され、更に、ＩＴ○からなる対向電
極８４及び配向膜８５が全面に形成されている。２枚の
基板７１及び８１の間には液晶層９４が挟まれ、本実施
例のアクティブマトリクス表示装置が得られる。
本実施例では、寄生容量は第２図の斜線で示す領域に形
成される。即ち、ＴＰＴ５１のゲート電極５７とドレイ
ン電極５８との重畳領域Ａ、及びＴＰＴ６１のゲート電
極６７とドレイン電極６８との重畳領域Ｂの２つの領域
に形成されている。
成される。即ち、ＴＰＴ５１のゲート電極５７とドレイ
ン電極５８との重畳領域Ａ、及びＴＰＴ６１のゲート電
極６７とドレイン電極６８との重畳領域Ｂの２つの領域
に形成されている。
これらの２つの領域Ａ及びＢの面積ＳＡ及びＳＢは、第
２図に示すようにそれぞれＸｘＷの大きさを有している
。ここで、Ｘは重畳領域Ａ及びＢのゲートバス配線５４
の延設方向の長さであり、Ｗは該延設方向に直角の方向
の長さである。本実施例では、ゲート電極５７及び６７
は、一対のＴＰＴ５１及び６１の間の中央に位置する面
に関して互いに対称で且つ該ゲートバス配線の延設方向
に直角に設けられている。また、該一対のＴＰＴ５１及
び６１のドレイン電極５８及び６８は、接面に関して互
いに対称な形状で形成されている。このような構成によ
り、ドレイン電極５８及び６８正規の位置よりゲートバ
ス配線５４の延設方向にずれて形成されても、２つの重
畳領域Ａ及びＢの合計の面積は変わらない。例えば、ド
レイン電極５８及び６８が正規の位置より△Ｘだけゲー
ト１（ス配線５４に沿って第２図の右側方向にずれて形
成されているとすると、重畳領域Ａ及びＢのそれぞれの
面積ＳＡ及びＳＢは、 ５Ａ＝（Ｘ＋△Ｘ）ＸＷ ＳＢ＝（Ｘ−△Ｘ）ＸＷ であり、従って、ＳＡ及びＳＨの合計は２ＸＸＷとなる
。このように、ＳＡ及びＳＢの合計は、ドレイン電極５
８及び６８の位置ずれのない場合と同じになる。従って
、個々の絵素電極５５に対する寄生容量の影響は一定と
なり、対向電極８４に印加されるＤＣ成分によりフリッ
カが抑制される。
２図に示すようにそれぞれＸｘＷの大きさを有している
。ここで、Ｘは重畳領域Ａ及びＢのゲートバス配線５４
の延設方向の長さであり、Ｗは該延設方向に直角の方向
の長さである。本実施例では、ゲート電極５７及び６７
は、一対のＴＰＴ５１及び６１の間の中央に位置する面
に関して互いに対称で且つ該ゲートバス配線の延設方向
に直角に設けられている。また、該一対のＴＰＴ５１及
び６１のドレイン電極５８及び６８は、接面に関して互
いに対称な形状で形成されている。このような構成によ
り、ドレイン電極５８及び６８正規の位置よりゲートバ
ス配線５４の延設方向にずれて形成されても、２つの重
畳領域Ａ及びＢの合計の面積は変わらない。例えば、ド
レイン電極５８及び６８が正規の位置より△Ｘだけゲー
ト１（ス配線５４に沿って第２図の右側方向にずれて形
成されているとすると、重畳領域Ａ及びＢのそれぞれの
面積ＳＡ及びＳＢは、 ５Ａ＝（Ｘ＋△Ｘ）ＸＷ ＳＢ＝（Ｘ−△Ｘ）ＸＷ であり、従って、ＳＡ及びＳＨの合計は２ＸＸＷとなる
。このように、ＳＡ及びＳＢの合計は、ドレイン電極５
８及び６８の位置ずれのない場合と同じになる。従って
、個々の絵素電極５５に対する寄生容量の影響は一定と
なり、対向電極８４に印加されるＤＣ成分によりフリッ
カが抑制される。
第４図及び第５図に本発明の他の実施例のアクティブマ
トリクス基板の平面図を示す。第４図の実施例は、付加
容量配線９１が設けられていない点を除いて、第１図の
実施例と同様である。第５図の実施例では、絵素電極５
５は隣接する絵素電極５５の列に接続されたゲートバス
配線５４上に重量され、ゲートバス配線５４は選択され
ていない間、付加容量配線として機能している。第４図
及び第５図の実施例に於いても、第１図の実施例と同様
に、ゲー）１極５７及び６７に対してドレイン電極５８
及び６８の位置がずれていても、個々の絵素電極５５に
対する寄生容量の影響は一定となり、対向電極に印加さ
れるＤＣ成分によりフリッカが抑制される。
トリクス基板の平面図を示す。第４図の実施例は、付加
容量配線９１が設けられていない点を除いて、第１図の
実施例と同様である。第５図の実施例では、絵素電極５
５は隣接する絵素電極５５の列に接続されたゲートバス
配線５４上に重量され、ゲートバス配線５４は選択され
ていない間、付加容量配線として機能している。第４図
及び第５図の実施例に於いても、第１図の実施例と同様
に、ゲー）１極５７及び６７に対してドレイン電極５８
及び６８の位置がずれていても、個々の絵素電極５５に
対する寄生容量の影響は一定となり、対向電極に印加さ
れるＤＣ成分によりフリッカが抑制される。
（発明の効果）
本発明のアクティブマトリクス表示装置では、絵素電極
を構成する一対の分割電極のそれぞれに接続された一対
のＴＰＴのゲート電極がゲー） ／＜ス配線の延設方向
に直角に設けられ、ゲート電極及びドレイン電極が対を
成すＴＰＴの間の中央に位置する面に関してそれぞれ互
いに対称な形状で形成されているので、ドレイン電極の
位置ずれが生じても絵素電極に接続される一対のＴＰＴ
の寄生容量の合計の大きさは、各絵素電極について一定
となる。従って、本発明によれば、寄生容量の違いによ
るフリッカが生じないアクティブマトリクス表示装置を
提供することができる。
を構成する一対の分割電極のそれぞれに接続された一対
のＴＰＴのゲート電極がゲー） ／＜ス配線の延設方向
に直角に設けられ、ゲート電極及びドレイン電極が対を
成すＴＰＴの間の中央に位置する面に関してそれぞれ互
いに対称な形状で形成されているので、ドレイン電極の
位置ずれが生じても絵素電極に接続される一対のＴＰＴ
の寄生容量の合計の大きさは、各絵素電極について一定
となる。従って、本発明によれば、寄生容量の違いによ
るフリッカが生じないアクティブマトリクス表示装置を
提供することができる。
４、 の、 な８日
第１図は本発明のアクティブマトリクス表示装置の一実
施例に用いられるアクティブマトリクス基板の部分平面
図、第２図は第１図のＴＰＴの部分の拡大平面図、第３
図は第２図のｍ−ｍ線に沿った断面図、第４図及び第５
図は本発明の他の実施例のアクティブマトリクス基板の
平面図、箪６図は従来のカラー液晶表示装置に用いられ
るアクティブマ） Ｉ７クス基板の平面模式図、第７図
は第６図のアクティブマトリクス基板の部分拡大図、第
８図は第７図のアクティブマトリクス基板のＴＰＴの部
分の拡大図、第９図は第８図のＩＸ−ＩＸ線に沿った断
面図、東ＩＯ図は第６図のアクティブマトリクス基板の
等価回路図である。
施例に用いられるアクティブマトリクス基板の部分平面
図、第２図は第１図のＴＰＴの部分の拡大平面図、第３
図は第２図のｍ−ｍ線に沿った断面図、第４図及び第５
図は本発明の他の実施例のアクティブマトリクス基板の
平面図、箪６図は従来のカラー液晶表示装置に用いられ
るアクティブマ） Ｉ７クス基板の平面模式図、第７図
は第６図のアクティブマトリクス基板の部分拡大図、第
８図は第７図のアクティブマトリクス基板のＴＰＴの部
分の拡大図、第９図は第８図のＩＸ−ＩＸ線に沿った断
面図、東ＩＯ図は第６図のアクティブマトリクス基板の
等価回路図である。
５１．６１・・・ＴＦＴ、５４・・・ゲートバス配線、
５５・−・絵素電極、６４．６５・・・分割電極、５６
゜５６ａ、５６ｔ）・・・ソースバス配線、５７．６７
・・・ゲート電極、５８．６８・・・ドレイン電極、５
９゜６９・・・ソース電極、７６．８６・・・コンタク
ト層、８８．９８・・・ドレイン金属層、８９．９９・
・・ソース金属層、９１・・・付加容ｊｌ電極。
５５・−・絵素電極、６４．６５・・・分割電極、５６
゜５６ａ、５６ｔ）・・・ソースバス配線、５７．６７
・・・ゲート電極、５８．６８・・・ドレイン電極、５
９゜６９・・・ソース電極、７６．８６・・・コンタク
ト層、８８．９８・・・ドレイン金属層、８９．９９・
・・ソース金属層、９１・・・付加容ｊｌ電極。
以上
第１図
第４図
第６図
第５図
第８図
第９図
Claims (1)
- １、一対の絶縁性基板と、該一対の基板の何れか一方の
基板内面に配列され且つ一対の分割電極に分割された絵
素電極と、該絵素電極の間に設けられたゲートバス配線
と、該分割電極のそれぞれに接続された一対の薄膜トラ
ンジスタと、を備え、該一対の薄膜トランジスタのゲー
ト電極のそれぞれが、該一対の薄膜トランジスタの間の
中央に位置する面に関して互いに対称で且つ該ゲートバ
ス配線の延設方向に直角に設けられ、該一対の薄膜トラ
ンジスタの該ドレイン電極のそれぞれが、該面に関して
互いに対称な形状で形成されているアクティブマトリク
ス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188774A JPH0475030A (ja) | 1990-07-17 | 1990-07-17 | アクティブマトリクス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188774A JPH0475030A (ja) | 1990-07-17 | 1990-07-17 | アクティブマトリクス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0475030A true JPH0475030A (ja) | 1992-03-10 |
Family
ID=16229550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188774A Pending JPH0475030A (ja) | 1990-07-17 | 1990-07-17 | アクティブマトリクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0475030A (ja) |
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| EP0708432A3 (en) * | 1994-09-21 | 1997-02-05 | Matsushita Electric Ind Co Ltd | Liquid crystal display device and control method therefor |
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-
1990
- 1990-07-17 JP JP2188774A patent/JPH0475030A/ja active Pending
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| KR20000041955A (ko) * | 1998-12-24 | 2000-07-15 | 김영환 | 박막 트랜지스터 액정표시소자 |
| US8228452B2 (en) | 2002-11-14 | 2012-07-24 | Samsung Electronics Co., Ltd. | Liquid crystal display and thin film transistor array panel therefor |
| WO2006098176A1 (ja) * | 2005-03-15 | 2006-09-21 | Sharp Kabushiki Kaisha | アクティブマトリクス基板およびそれを備えた表示装置 |
| US7612839B2 (en) | 2005-03-15 | 2009-11-03 | Sharp Kabushiki Kaisha | Active matrix substance and display device including the same |
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