KR20000041955A

KR20000041955A - 박막 트랜지스터 액정표시소자

Info

Publication number: KR20000041955A
Application number: KR1019980057984A
Authority: KR
Inventors: 김충후; 신재학; 박진산
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2000-07-15
Also published as: US6198516B1

Abstract

본 발명은 박막 트랜지스터 액정표시소자를 개시한다. 개시된 본 발명의 박막 트랜지스터 액정표시소자는, 서로 평행하게 행방향으로 배열된 수 개의 게이트 라인; 인접된 게이트 라인들 사이마다 상기 게이트 라인과 평행하게 배열된 수 개의 스토리지 라인; 및 상기 게이트 라인 및 스토리지 라인과 교차하도록 배열되어 단위 화소영역을 한정하는 수 개의 데이터 라인을 포함하여 이루어지는 박막 트랜지스터 액정표시소자로서, 상기 화소영역은 한 쌍의 게이트 라인과 한 쌍의 데이터 라인에 의해 한정되는 제1화소영역과, 상기 제1화소영역의 행방향 양측에 배치되어 한 쌍의 스토리지 라인과 한 쌍의 데이터 라인으로 한정되는 제2화소영역을 포함하며, 상기 제1화소영역에는 게이트 라인과 데이터 라인의 교차부에 제1박막 트랜지스터가 배치되고, 상기 제2화소영역에는 스토리지 라인과 데이터 라인의 교차부에 제2박막 트랜지스터가 배치되며, 상기 제1화소영역에는 제1박막 트랜지스터와 콘택되며, 상기 스토리지 라인과 오버랩되는 제1화소전극이 구비되고, 제2화소영역에는 제2박막 트랜지스터와 콘택되고, 상기 게이트 라인과 오버랩되는 제2화소전극이 구비되며, 상기 제1화소영역 상에 구비된 제1화소전극은 후단 게이트 라인 상에 배치된 제1박막 트랜지스터와 콘택되고, 제2화소영역 상에 구비된 제2화소전극은 전단 스토리지 라인 상에 배치된 제2박막 트랜지스터와 콘택되는 것을 특징으로 한다.

Description

박막 트랜지스터 액정표시소자

본 발명은 액정표시소자에 관한 것으로, 보다 상세하게는, 고속 구동이 가능하고, 화면 품위가 향상된 박막 트랜지스터 액정표시소자에 관한 것이다.

일반적으로, 액정표시소자(Liquid Crystal Display : 이하, LCD)는 텔레비젼 및 그래픽 디스플레이 등의 표시장치에 이용된다. 특히, 매트릭스 형태로 배열된 각 화소마다 박막 트랜지스터(Thin Film Transistor : 이하, TFT)와 같은 스위칭 소자가 배열된 TFT LCD는 고속 응답 특성을 갖음과 아울러 고화소수에 적합하기 때문에 CRT(Cathode Ray Tube)에 필적할만한 화면의 고화질화 및 컬러화 등을 실현하는데 크게 기여하고 있다.

도 1은 종래 기술에 따른 스토리지 온 게이트(Storage On Gate) 방식의 TFT LCD를 도시한 평면도이다.

도시된 바와 같이, 수 개의 게이트 라인들(1)이 서로 평행하게 행방향으로 배열되어 있고, 열방향으로는 수 개의 데이터 라인(2)이 상기 게이트 라인(1)과 수직되게 배열되어 있다.

한 쌍의 게이트 라인(1)과 한 쌍의 데이터 라인(2)에 의해 한정되는 화소영역 내에는 게이트 라인(1)으로부터 돌출된 형태를 갖는 스토리지 전극(3)이 배치되어 있고, 아울러, 화소영역 내에는 넓은 영역에 걸쳐 ITO 재질의 화소전극(6)이 상기 스토리지 전극(3)과 오버랩되게 배치되어 있다.

또한, 게이트 라인(1)과 데이터 라인(2)의 교차부에는 각 화소를 선택적으로 온(On)/오프(Off)시키기 위한 TFT(10)가 배치되어 있다. TFT(10)는 게이트 라인(1)의 일부분인 게이트 전극과 그 상부에 형성된 반도체층(도시안됨) 및 상기 반도체층 상에 형성된 소오스 및 드레인 전극(4, 5)으로 구성된다. 여기서, 드레인 전극(5)은 데이터 라인(2)으로부터 인출된 형태로 형성되며, 소오스 전극(4)은 화소전극(6)과 콘택되도록 형성된다.

그러나, 상기와 같은 구조를 갖는 TFT LCD에서, 각 화소마다 하기의 식 1과 같이, 스토리지 용량과, 게이트 전극과 소오스/드레인 전극간의 오버랩에 의한 기생용량이 존재함으로써, 게이트 신호의 지연(RC-Delay)가 초래되어, 고속 동작이 어려운 문제점이 있었다.

τ = R·C_total= R·( ΣCgs + ΣCgd+ ΣCst ) ------- 식 1

여기서, R은 게이트 저항 값, Cgs는 게이트 전극과 소오스 전극간의 기생용량, Cgd는 게이트 전극과 드레인 전극간의 기생용량, Cst는 스토리지 전극과 화소전극간의 스토리지 용량을 나타낸다.

또한, TFT LCD의 제조 공정에서, 상기한 패턴들은 통상 6인치의 포토 마스크를 기본으로 구성하는 스텝핑(Stepping) 방식의 포토 장비를 이용하여 분할 노광 방식으로 형성하게 되는데, 이 경우에는, 도 2a 및 도 2b 에 도시된 바와 같이, 포토 마스크의 미스얼라인(Misalign)에 기인하여, 게이트 라인(1), 즉, 게이트 전극과 소오스/드레인 전극(4, 5)간의 오버랩 정도가 상이하게 되고, 이에 따라, 기생용량 값의 변동이 초래되어, 하기의 식 2으로부터 분할 노광된 각 영역들간의 휘도 차이가 발생됨으로써, 결과적으로는, 표시 장치의 화면품위가 저하되는 문제점이 있었다. 도면에서, 도면부호 2는 데이트 라인, 3은 화소전극이다.

------- (식 2)

여기서, Cgs는 게이트 전극과 소오스 전극간의 기생용량, Clc는 액정에 의한 기생용량, ΔVg는 게이트 전압의 변화량이다.

따라서, 상기와 같은 문제를 해결하기 위하여 안출된 본 발명은, 화소 배열을 변경시킴으로써, 각 화소에서의 용량에 의한 게이트 지연을 감소시킬 수 있고, 아울러, 분할 노광된 각 영역들간의 휘도 차이를 방지할 수 있는 TFT LCD를 제공하는데, 그 목적이 있다.

도 1 은 종래 기술에 따른 스토리지 온 게이트(Storage On Gate) 방식의 박막 트랜지스터 액정표시소자를 개략적으로 도시한 평면도.

도 2a 및 도 2b 는 종래 기술에 따른 문제점을 설명하기 위한 도면.

도 3은 본 발명의 실시예에 따른 박막 트랜지스터 액정표시소자를 도시한 평면도.

도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 액정표시소자를 도시한 평면도.

(도면의 주요 부분에 대한 부호의 설명)

1 : 게이트 라인 2 : 데이터 라인

3a : 스토리지 라인 4 : 소오스 전극

5 : 드레인 전극 6a : 제1화소전극

6b : 제2화소전극 10a : 제1박막 트랜지스터

10b : 제2박막 트랜지스터 20a : 제1화소영역

20b : 제2화소영역

상기와 같은 목적을 달성하기 위한 본 발명의 TFT LCD는, 서로 평행하게 행방향으로 배열된 수 개의 게이트 라인; 인접된 게이트 라인들 사이마다 상기 게이트 라인과 평행하게 배열된 수 개의 스토리지 라인; 및 상기 게이트 라인 및 스토리지 라인과 교차하도록 배열되어 단위 화소영역을 한정하는 수 개의 데이터 라인을 포함하여 이루어지는 박막 트랜지스터 액정표시소자로서, 상기 화소영역은 한 쌍의 게이트 라인과 한 쌍의 데이터 라인에 의해 한정되는 제1화소영역과, 상기 제1화소영역의 행방향 양측에 배치되어 한 쌍의 스토리지 라인과 한 쌍의 데이터 라인으로 한정되는 제2화소영역을 포함하며, 상기 제1화소영역에는 상기 게이트 라인과 데이터 라인의 교차부에 제1박막 트랜지스터가 배치되고, 상기 제2화소영역에는 상기 스토리지 라인과 데이터 라인의 교차부에 제2박막 트랜지스터가 배치되며, 상기 제1화소영역에는 제1박막 트랜지스터와 콘택되고, 상기 스토리지 라인과 오버랩되는 제1화소전극이 구비되고, 상기 제2화소영역에는 제2박막 트랜지스터와 콘택되고, 상기 게이트 라인과 오버랩되는 제2화소전극이 구비되며, 상기 제1화소영역 상에 구비된 제1화소전극은 후단 게이트 라인 상에 배치된 제1박막 트랜지스터와 콘택되고, 제2화소영역 상에 구비된 제2화소전극은 전단 스토리지 라인 상에 배치된 제2박막 트랜지스터와 콘택되는 것을 특징으로 한다.

본 발명에 따르면, 게이트 라인에서 발생되는 Cst, Cgs, 및 Cgs 값을 대략 1/2 정도로 감소시키기 때문에, 게이트 지연을 감소시킬 수 있고, 아울러, 소오스 전극과 드레인 전극의 배열을 인접된 화소열마다 반대 위치에 배치되도록 함으로써, 포토 마스크의 오정렬에 기인된 휘도 저하를 방지할 수 있다.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 3은 본 발명의 실시예에 따른 TFT LCD의 하부기판을 개략적으로 도시한 평면도이다. 여기서, 도 1과 동일한 부분은 동일한 도면부호로 표시한다.

도시된 바와 같이, 수 개의 게이트 라인(1)이 서로 평행하게 행방향으로 배열되고, 스토리지 라인(3a)이 인접된 게이트 라인들(1) 사이마다 하나씩 상기 게이트 라인(1)과 평행하게 배열된다. 수 개의 데이터 라인(2)이 상기 게이트 라인(1) 및 스토리지 라인(3a)과 수직·교차하게 배열되고, 이 결과로, 화소영역(20a, 20b)이 한정된다.

여기서, 화소영역(20a, 20b)은 한 쌍의 게이트 라인(1)과 한 쌍의 데이터 라인(2)에 의해 한정되는 제1화소영역(20a)과, 상기 제1화소영역(20)의 행방향 양측에 배치되어 한 쌍의 스토리지 라인(3a)과 한 쌍의 데이터 라인(2)에 의해 한정되는 제2화소영역(20b)을 포함한다. 제1화소영역(20a)은, 예컨데, 도면에서 홀수 화소열에 배치되고, 제2화소영역(20b)은 짝수 화소열에 배치되며, 제1화소영역(20a)과 제2화소영역(20b)은 1/2만큼 열방향으로 쉬프트되어 배치된다.

박막 트랜지스터(10a, 10b)는 게이트 라인(1)과 데이터 라인(2)의 교차부에 배치되는 제1박막 트랜지스터(10a)와, 스토리지 라인(3a)과 데이터 라인(2)의 교차부에 배치되는 제2박막 트랜지스터(10b)를 포함한다.

여기서, 제1 및 제2박막 트랜지스터(10a, 10b)는 게이트 라인(1)의 일부인 게이트 전극과, 데이터 라인(2)의 형성시에 함께 형성된 소오스 전극(4) 및 상기 데이터 라인으로부터 인출된 형태의 드레인 전극(5)을 포함한다. 또한, 도 3에서 홀수 화소열에 배치되는 제1박막 트랜지스터(10a)와, 짝수 화소열에 배치되는 제2박막 트랜지스터(10b)는 그들 각각의 소오스 전극(4)과 드레인 전극(5)의 상·하 배치되는 위치가 서로 반대이다.

제1화소영역(20a)에는 제1박막 트랜지스터(10a)의 소오스 전극(4)과 콘택되고, 인접된 게이트 라인들(1) 사이에 배치된 스토리지 라인(3a) 부분과 오버랩되는 제1화소전극(6a)이 구비되고, 상기 제2화소영역(20b)에는 제2박막 트랜지스터(10b)의 소오스 전극(4)과 콘택되고, 인접된 스토리지 라인들(3a) 사이에 배치된 게이트 라인(1) 부분과 오버랩되는 제2화소전극(6b)이 구비된다. 여기서, 제1화소전극(6a)은 후단 게이트 라인(Next Gate Line) 상에 배치된 제1박막 트랜지스터(10a)의 소오스 전극(4)과 콘택되고, 제2화소전극(6b)은 전단 스토리지 라인(Previous Gate Line) 상에 배치된 제2박막 트랜지스터(10b)의 소오스 전극(4)과 콘택된다.

상기와 같은 구조를 갖는 본 발명의 실시예에 따른 TFT LCD는, 도 3에 도시된 바와 같이, 스토리지 용량(Cst)을 얻기 위한 구조로서 스토리지 온 게이트 방식이 아닌 스토리지 커먼 방식을 채택하고 있으며, 이때, 홀수 화소열에서는 스토리지 라인(3a) 상에서 스토리지 용량(Cst)이 얻어지게 되고, 짝수 화소열에서는 게이트 라인(1) 상에서 스토리지 용량(Cst)이 얻어지게 된다. 또한, 게이트 라인(1) 상에서 발생되는 기생 용량, 예컨데, Cgs 및 Cgd는 홀수 화소열에 배치되는 게이트 라인(1) 부분 상에서는 발생되지만, 짝수 화소열에 배치되는 게이트 라인(1) 부분 상에서는 발생되지 않는다.

따라서, 게이트 라인 상에서 발생되는 스토리지 용량 및 기생 용량은 종래와 비교해서 대략 1/2로 감소하게 되며, 이에 따라, 게이트 신호 지연을 감소시킬 수 있게 됨으로써, 고속 구동이 가능해진다.

또한, 도시된 바와 같이, 박막 트랜지스터(10a, 10b)의 소오스 전극(4)과 드레인 전극(5)은 인접된 화소열마다 배치되는 위치가 상·하 반대가 된다. 이에 따라, 분할 노광 공정시에 발생되는 포토 마스크의 오정렬에 기인된 Cgs 값의 변동이 발생될지라도, 분할 노광된 각 패턴들간의 경계선에 인접된 양측 화소들에서는 소오스 전극과 드레인 전극의 위치가 반대인 것에 기인하여 서로 간에 휘도 차이를 보상하게 됨으로써, 전체적으로는 균일한 휘도를 얻게 된다. 따라서, 표시영역에서의 휘도를 균일하게 할 수 있기 때문에, 표시 장치의 화면 품위를 향상시킬 수 있게 된다.

도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 TFT LCD를 도시한 평면도이다.

우선, 도 4a에 도시된 바와 같이, 게이트 라인(1)은 제2화소영역(20b)에 배치되는 부분의 폭이 그 이외 부분의 폭 보다 넓은 폭을 갖는다. 그리고, 스토리지 라인(3a)은 제1화소영역(20a)에 배치되는 부분의 폭이 그 이외 부분의 폭 보다 넓은 폭을 갖는다. 이 경우에는, 전술한 본 발명의 실시예와 동일한 효과를 얻음과 동시에, 스토리지 용량이 증대되는 효과를 얻게 된다.

스토리지 용량을 증가시키기 위한 다른 방법으로서, 도 4b에 도시된 바와 같이, 게이트 라인(1)과 스토리지 라인(3a)을 배열함에 있어서, 제2화소영역(20b)에 배치되는 게이트 라인(1) 부분과 제1화소영역(20a)에 배치되는 스토리지 라인(3a) 부분이 형태를 “H”형태로 한다. 이 경우에도 마찬가지로 스토리지 용량을 증가시킬 수 있게 된다.

이상에서와 같이, 본 발명은 화소 배열을 변경시킴과 동시에 박막 트랜지스터의 소오스 전극과 드레인 전극의 위치를 인접된 화소행에서 서로 반대되는 위치에 배치되도록 함으로써, 게이트 신호 지연을 감소시킬 수 있고, 아울러, 분할 노광된 패턴들간의 휘도 차이를 방지할 수 있다.

이에 따라, 고속 구동이 가능한 TFT LCD를 제공할 수 있으며, 또한, TFT LCD의 화면품위를 향상시킬 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims

서로 평행하게 행방향으로 배열된 수 개의 게이트 라인; 인접된 게이트 라인들 사이마다 상기 게이트 라인과 평행하게 배열된 수 개의 스토리지 라인; 및 상기 게이트 라인 및 스토리지 라인과 교차하도록 배열되어 단위 화소영역을 한정하는 수 개의 데이터 라인을 포함하여 이루어지는 박막 트랜지스터 액정표시소자로서,

상기 화소영역은 한 쌍의 게이트 라인과 한 쌍의 데이터 라인에 의해 한정되는 제1화소영역과, 상기 제1화소영역의 행방향 양측에 배치되어 한 쌍의 스토리지 라인과 한 쌍의 데이터 라인으로 한정되는 제2화소영역을 포함하며,

상기 제1화소영역에는 상기 게이트 라인과 데이터 라인의 교차부에 제1박막 트랜지스터가 배치되고, 상기 제2화소영역에는 상기 스토리지 라인과 데이터 라인의 교차부에 제2박막 트랜지스터가 배치되며,

상기 제1화소영역에는 제1박막 트랜지스터와 콘택되고, 상기 스토리지 라인과 오버랩되는 제1화소전극이 구비되고, 상기 제2화소영역에는 제2박막 트랜지스터와 콘택되고, 상기 게이트 라인과 오버랩되는 제2화소전극이 구비되며,

상기 제1화소영역 상에 구비된 제1화소전극은 후단 게이트 라인 상에 배치된 제1박막 트랜지스터와 콘택되고, 제2화소영역 상에 구비된 제2화소전극은 전단 스토리지 라인 상에 배치된 제2박막 트랜지스터와 콘택되는 것을 특징으로 하는 박막 트랜지스터 액정표시소자.
제 1 항에 있어서, 상기 제1화소영역 상에 배치되는 스토리지 라인 부분과, 상기 제2화소영역 상에 배치되는 게이트 라인 부분은 그 이외의 부분 보다 더 큰 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 액정표시소자.
제 1 항에 있어서, 상기 제1화소영역 상에 배치되는 스토리지 라인 부분과, 상기 제2화소영역 상에 배치되는 게이트 라인 부분은 “H”형태를 갖는 것을 특징으로 하는 박막 트랜지스터 액정표시소자.