KR100336888B1 - 액정표시소자 - Google Patents

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KR100336888B1
KR100336888B1 KR10-1998-0036708A KR19980036708A KR100336888B1 KR 100336888 B1 KR100336888 B1 KR 100336888B1 KR 19980036708 A KR19980036708 A KR 19980036708A KR 100336888 B1 KR100336888 B1 KR 100336888B1
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심민수
이영근
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주식회사 현대 디스플레이 테크놀로지
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Abstract

본 발명은, 액정 표시 소자에 관한 것으로, 게이트라인을 화소 전극의 중앙부를 지나도록 배치하고, 게이트라인을 중심으로 상하로 대칭되는 정 및 부로 90°회전한 "ㄷ" 형상의 한쌍의 박막 트랜지스터를 형성하여, 각 박막 트랜지스터의 채널 폭을 증가시키고, 하나의 화소 전극을 구동시키는 박막 트랜지스터를 한쌍으로 구성함으로써 박막 트랜지스터의 턴온 전류를 증가시키는 한편, 박막 트랜지스터를 게이트 라인을 중심으로 상하 대칭되며 데이터 라인 방향으로 좌우 대칭되는 구조로 형성하여, 화면 얼룩이 발생하지 않도록 한 것이다.

Description

액정 표시 소자
본 발명은 액정 표시 소자에 관한 것으로, 보다 상세하게는 턴온 전류가 증가되고 화면 얼룩을 제거할 수 있는 액정 표시 소자에 관한 것이다.
일반적으로, 액정 표시 소자는 차세대 표시 장치로서 각광을 받고 있으며, 대면적/고화질화 추세에 있다. 액정 표시 정치의 게이트 라인에 전원이 인가되면, 박막 트랜지스터는 턴온 되고, 박막 트랜지스터의 드레인 전극과 연결된 데이터 라인의 신호가 박막 트랜지스터의 채널층을 통해 소오스 전극에 전달되어, 소오스 전극을 통해 전원이 화소 전극으로 전달된다.
한편, 박막 트랜지스터 액정 표시 소자가 대면적/고화질화될수록 데이터 라인과 게이트 라인의 수가 증가하게 되고 게이트 펄스 폭이 작아지게 되므로써 고집적/고화질화될수록 화소 전극으로 전달되는 전압은 줄어들게 된다.
이러한 점들을 포함하여 종래의 액정 표시 소자를 도 1을 참조하여 설명하면 다음과 같다.
종래기술에 따른 액정표시소자는, 도 1에 도시된 바와같이, 가로축 방향으로 배열된 게이트 라인(11)과, 세로축 방향으로 배열되고 상기 게이트 라인(11)과 수직 교차하는 데이터 라인(13) 및 상기 게이트 라인(11)과 데이터 라인(13)에 의해 한정된 영역에 배치된 화소전극(15)을 포함하여 구성된다.
또한, 상기 게이트 라인(11)과 데이터 라인(13)의 교차부 근처에는 박막 트랜지스터가 배치되어있다. 여기서, 상기 박막 트랜지스터는 게이트 라인(11)과 일체인 게이트 전극(17), 데이터 라인(13)과 일체인 드레인 전극(19) 및 화소 전극(15)과 연결된 소오스 전극(21)으로 구성된다. 또한, 상기 박막 트랜지스터의 채널 길이는 L1으로 표시되고, 채널 폭은 W1으로 표시된다.
그러나, 종래기술에 의하면, 하나의 화소 전극에 하나의 박막 트랜지스터가 배치되어 화소전극을 구동시킨다. 그런데, 게이트 펄스 폭은 게이트 라인의 수와 반비례 관계에 있으므로, 대면적/고화질화됨에 따라 게이트 라인 및 데이터 라인의 수가 증가하게 되어, 게이트 펄스 폭이 작아지게 된다. 즉 박막 트랜지스터의 턴온시간이 단축된다.
따라서, 박막 트랜지스터의 채널층을 통해 화소 전극에 전압이 충분히 인가되지 않은 상태에서 박막 트랜지스터가 턴 오프되는 문제가 있다.
또한, 박막 트랜지스터를 형성하는 게이트 전극과 일체인 게이트 라인, 드레인 전극과 일체인 데이터 라인 및 화소 전극과 연결되는 소오스 전극 패턴이 미스얼라인되면, 게이트 전극과 소오스 전극 및 드레인 전극의 중첩에 의해 형성되는 캐패시터의 용량이 각 화소에 배치된 박막 트랜지스터 마다 다르게 된다. 게이트 전극과 소오스 전극 사이의 용량은 화소 전극에 도달되는 전압을 △V만큼 이동시킨다. 그런데, 미스얼라인에 의해 각 화소에 배치되는 박막 트랜지스터의 게이트 전극과 소오스 전극 사이의 용량이 다르게 되므로 각 화소 전극에서의 △V도 다르게 된다.
따라서, 각 화소 전극 영역 즉 분할 노광 영역간의 경계가 보이는 화면 얼룩이 생기기 때문에 액정표시소자가 대면적화될수록 분할 노광 영역이 증가하므로, 이런 화면 얼룩 현상은 대면적화될수록 증가한다.
따라서, 본 발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로, 박막 트랜지스터의 턴온 전류를 증가시켜 대면적/고집적화의 액정 표시 소자에 적합한 박막 트랜지스터를 구비한 액정표시소자를 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 화면 얼룩을 방지할 수 있는 액정표시소자를 제공함에 있다.
도 1은 종래 기술에 따른 박막 트랜지스터를 형성하기 위한 레이아웃
도 2는 박막 트랜지스터를 형성하기 위한 본 발명의 일실시예에 따른 레이아웃
도 3a 내지 도 3c는 도 2에 도시된 각 요소의 패턴을 나타내는 도면
도 4는 박막 트랜지스터를 형성하기 위한 본 발명의 다른 실시예에 따른 레이아웃
상기 목적을 달성하기 위한 본 발명에 따른 액정표시소자는, 게이트 라인을화소 전극의 중앙부를 지나도록 배치하고, 게이트 라인을 중심으로 상하로 대칭되는 정 및 부로 90°회전한 "ㄷ" 형상의 한쌍의 박막 트랜지스터를 형성한다.
또한, 박막 트랜지스터의 턴온 전류를 증가시키기 위해, 하나의 화소 전극을 구동시키는 박막 트랜지스터를 한쌍으로 구성한다.
그리고, 화면 얼룩을 방지하기 위해, 박막 트랜지스터를 게이트 라인을 중심으로 상하 대칭되며 데이터 라인 방향으로 좌우 대칭되는 구조로 형성한다.
한편, 본 발명에 따른 게이트 라인은 제 1 방향으로 신장하는 제 1 부분과 상기 제 1 부분의 단부에서 상기 제 1 부분을 중심으로 상하에 형성된 한쌍의 요철부로 구성된 제 2 부분을 포함한다. 여기서, 데이터 라인은 제 1 방향에 수직인 제 2 방향으로 신장하고 상기 게이트 라인의 한쌍의 요철부 각각의 일측의 돌출부와 중첩하는 제 1 부분, 상기 제 1 부분으로부터 상기 제 1 방향으로 신장하고 상기 한쌍의 요철부 사이에 형성된 상기 게이트 라인의 제 1 부분과 중첩하는 제 2 부분, 상기 제 2 부분과 연결되고 상기 제 2 방향으로 신장하며 상기 게이트 라인의 한쌍의 요철부의 각각의 타측의 돌출부와 중첩하는 제 3 부분 및 상기 게이트 라인의 한쌍의 요철부의 리세스 부분을 따라 중첩하는 한쌍의 정 및 부로 90°회전한 "ㄷ" 형상의 제 4 부분을 구비한다.
한편, 화소전극은 게이트 라인의 제 1 부분과 중첩되지 않고 상기 게이트 라인의 상기 제 1 부분을 중심으로 상하에 형성되되 일체인 제 1 부분 및 제 2 부분으로 구성되고, 상기 데이터 라인의 상기 제 4 부분을 따라 중첩하는 제 3 부분을 갖는다. 또한, 화소전극은 상기 게이트 라인의 상기 제 1 부분과 중첩하는 제 3 부분을 더 구비하여 보조 용량을 형성한다.
여기서, 한쌍의 박막 트랜지스터는 상기 게이트 라인의 상기 제 2 부분, 상기 데이터 라인의 상기 제 1 내지 제 4 부분 및 상기 화소 전극의 상기 제 3 부분이 상기 게이트 라인의 상기 제 1 부분에 대해 상하로 대칭된다.
이하, 본 발명에 따른 액정표시소자를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 박막 트랜지스터를 가진 액정표시소자의 평면도이고, 도 3a 내지 도 3c는 도 2의 게이트 라인, 데이터 라인 및 화소 전극패턴을 도시한 것이다.
본 발명에 따른 액정표시소자는, 도 3a에 도시된 바와같이, 먼저 게이트 라인(31)은 화소 전극이 배치될 영역의 중앙 부분을 가로축 방향으로 배치된 제 1 부분(55), 제 1 부분(55)의 일단부에 형성될 돌출부들(50, 51, 52, 53 및 54)로 구성된 제 2 부분을 구비한다.
또한, 도 3b에 도시된 바와같이, 의 데이터 라인(33)은 게이트 라인의 신장방향과 수직인 방향(세로축 방향)으로 배치된 제 1 부분(60), 상기 제 1 부분(60)으로부터 가로축으로 신장된 제 2 부분(61), 상기 제 2 부분(61)과 연결되고 상기 제 1 부분(60)과 평행한 제 3 부분(64) 및 상기 제 2 부분(61)을 중심으로 상하 대칭되는 부로 90°회전한 "ㄷ"형상의 제 4 부분(62) 및 정으로 90°회전한 "ㄷ" 형상의 제 5 부분(63)을 포함한다.
그리고, 도 3c에 도시된 바와같이, 화소전극(35)은 상부 부분(35a)과 하부부분(35b)으로 구성된다. 여기서, 상부 부분(35a)과 하부 부분(35b) 사이에는 패턴이 형성되지 않은 리세스(74)가 형성되고, 리세스(74)의 일측에는 요철(70, 72;71, 73)이 형성되어 있다.
상기에서와 같이, 도 3a 내지 도 3c의 게이트 라인, 데이터 라인 및 화소 전극을 순차적으로 배치하면 도 2에 도시된 바와 같다.
본 발명에 따른 액정표시소자에 있어서, 게이트 라인의 제 1 부분(55)은 화소 전극의 상부 부분(35a)과 화소 전극의 하부 부분(35b)사이의 리세스(74) 부분에 배치된다. 여기서, 게이트 라인의 요철, 데이터 라인의 제 2 내지 제 5 부분 및 화소 전극의 요철은 소정 부분에서 중첩되어, 대칭 구조를 가지는 2개의 박막 트랜지스터를 형성한다.
또한, 화소 전극의 상부 부분(35a)에 형성된 제 1 박막 트랜지스터는 게이트 라인과 일체인 게이트 전극(37a), 데이터 라인의 제 1 부분(60) 내지 제 3 부분(64)로 구성된 드레인 전극(39a) 및 데이터 라인의 제 4 부분(62)으로 구성된 소오스 전극(41a)을 구비한다. 여기서, 제 1 박막 트랜지스터의 채널 길이(L2)는 도 1의 박막 트랜지스터의 채널 길이(L1)와 동일하게 설계될 수 있다. 한편 제 1 박막 트랜지스터의 채널 폭은 게이트 라인 방향의 길이(W2)와 데이터 라인 방향의 길이(W3)의 합으로, 전체 폭 WW1=W2+2W3이다. 여기서 W2는 도 1의 박막 트랜지스터의 채널 폭 Wl과 같게 설계될 수도 있다. 이 경우에 제 1 박막 트랜지스터의 채널폭(WW1)은 도 1의 박막 트랜지스터에 비해 2W3만큼 증가됨을 알 수 있다.
한편, 턴온 전류는 채널층의 길이에 반비례하고 채널층의 폭에는 비례하므로, 증가된 채널층의 폭만큼 제 1 박막 트랜지스터의 턴온 전류는 증가한다.
또한, 화소전극의 하부부분(35a)에도 또 다른 박막 트랜지스터(제 2 박막 트랜지스터)가 형성된다. 여기서, 제 2 박막 트랜지스터는 게이트 라인과 일체인 게이트 전극(37b), 데이터 라인의 제 1 부분(60) 내지 제 3 부분(64)로 구성된 드레인 전극(39b) 및 데이터 라인의 제 5 부분(63)으로 구성된 소오스 전극(41b)을 구비한다. 여기서, 제 2 박막 트랜지스터의 드레인 전극(39b)와 제 1 박막 트랜지스터의 드레인 전극(39a)은 데이터 라인의 제 2 부분(61)을 공유한다.
그리고, 상기 제 1 박막 트랜지스터와 마찬가지로, 제 2 박막 트랜지스터의 채널 길이(L2)는 도 1의 박막 트랜지스터의 채널 길이(Ll)와 동일하게 설계되고, 제 2 박막 트랜지스터의 채널 폭은 게이트 라인 방향의 길이(W2)와 데이터 라인 방향의 길이(W3)의 합으로, 전체 폭 WW2=W2+2W3이다. 따라서, 도 1의 박막 트랜지스터와 비교하면, 2W3에 해당하는 턴온 전류가 증가함을 알 수 있다.
이로인해, 제 1 박막 트랜지스터와 제 2 박막 트랜지스터는 동일한 게이트 전압에 의해 턴온되어 화소 전극의 상부 부분(35a) 및 화소 전극의 하부 부분(35b)을 구동시키는 것이므로, 도 2의 한쌍의 박막 트랜지스터의 턴온 전류는 4W3만큼 증가한다.
따라서, 박막 트랜지스터의 턴온 전류가 종래의 박막 트랜지스터에 비해 상당히 증가하였으므로, 짧은 게이트 펄스에도 박막 트랜지스터의 채널층을 통해 화소 전극에 데이터 라인의 신호를 충분히 전달할 수 있다.
더우기, 본 발명에 따른 한쌍의 박막 트랜지스터가 화면 얼룩의 발생을 방지하는 방법에 대해 설명하면 다음과 같다.
본 발명에 따른 액정표시소자에 있어서, 화면 얼룩 발생의 원인은, 앞서 설명한 바와 같이, 게이트전극과 소오스전극과의 중첩에 의한 용량에 의해 발생한다.
만약, 게이트 라인의 요철 또는 데이터 라인의 제 2 내지 제 5 부분이 좌우로 미스 얼라인된다면 데이터 라인의 "ㄷ"형상의 제 4 부분(62) 및 제 5 부분(63)의 일측 다리 부분(62a, 63a)에서의 용량은 타측 다리 부분(62b, 63b)에서의 용량과 다르게 된다.
따라서, 미스 얼라인의 정도에 따라 각 화소 전극에 배치된 한쌍의 박막 트랜지스터 각각의 다리 부분에서의 용량은 차이를 보인다.
그러나, 하나의 화소 전극에 한쌍의 박막 트랜지스터가 배치되어 있어, 게이트전극과 소오스전극사이의 전체 용량은 모든 화소에 대해 동일하다.
한편, 게이트 라인의 요철 또는 데이터 라인의 제 2 내지 제 5 부분이 싱하우로 미스 얼라인된다면, 데이터 라인의 부로 90°회전한 "ㄷ"형상의 제 4 부분(62) 및 제 5 부분(63)의 평판부(62c)에서의 용량은 타측 평판부(63c)에서의 용량과 다르게 된다.
또한, 미스 얼라인의 정도에 따라 각 화소 전극에 배치된 한쌍의 박막 트랜지스터 각각의 평판부에서의 용량은 차이를 보인다. 그러나, 하나의 화소 전극에 한쌍의 박막 트랜지스터가 배치되어 있어, 게이트 전극과 소오스 전극 사이의 전체 용량은 모든 화소에 대해 동일하다. 즉, 데이터 라인과 게이트 라인이 상하 및 좌우로 미스 얼라인되더라도 게이트 전극과 소오스 전극 사이의 전체 용량은 모든 화소에 대해 동일하게 된다.
따라서, 각 화소 전극 또는 분할 노광 영역간의 경계가 보이지 않아 화면 얼룩이 발생하지 않는다.
한편, 본 발명의 다른 실시예에 따른 액정표시소자를 도 4를 참조하여 설명하면 다음과 같다.
도 4는 박막 트랜지스터를 형성하기 위한 본 발명의 다른 실시예에 따른 레이아웃도이다.
본 발명의 다른 실시예에 따른 액정표시소자는, 도 4에 도시된 바와같이, 화소전극(80)을 제외하고 도 2의 액정 표시 소자와 동일하게 배치한다.
또한, 상기 화소전극(80)은 도 3c의 화소 전극의 리세스(74) 부분 대신 인듐틴 옥사이드 패턴(82)을 형성한 점이 다르다.
따라서, 패턴(82)와 게이트 라인의 제 1 부분은 보조 용량을 형성하며, 리세스부분만큼 액정 표시 소자의 개구율이 증가한다.
상기에서 설명한 바와같이, 본 발명에 의하면, 게이트라인을 화소전극이 형성될 부분의 중앙부를 지나도록 배치하고, 게이트라인의 단부에서 데이터 라인 및 화소전극과 함께 상기 게이트 라인에 대해 상하로 대칭되는 정 및 부로 90°회전한 "ㄷ" 형상의 한쌍의 박막트랜지스터(전체적으로는 "H"형상)를 구성함으로써, 박막트랜지스터의 채널층의 폭을 증가시키므로써 턴온 전류를 증가시킬 수 있다.
또한, 본 발명에 의하면, 박막 트랜지스터가 대칭구조를 취하므로, 게이트라인, 데이터 라인 및 화소전극간의 상하 및 좌우의 미스얼라인에도 박막 트랜지스터의 소오스 전극과 게이트 전극간의 전체 용량은 모든 화소에 대해 일정하게 되므로써 화면 얼룩 현상이 발생하지 않는다.

Claims (3)

  1. 제 1 방향으로 신장하는 제 1 부분과 상기 제 1 부분의 단부에서 상기 제 1 부분을 중심으로 상하에 형성된 한쌍의 요철부로 구성된 제 2 부분을 포함하는 게이트 라인,
    상기 제 1 방향에 수직인 제 2 방향으로 신장하고 상기 게이트 라인의 한쌍의 요철부 각각의 일측의 돌출부와 중첩하는 제 1 부분, 상기 제 1 부분으로부터 상기 제 1 방향으로 신장하고 상기 한쌍의 요철부사이에 형성된 상기 게이트라인의 제 1 부분과 중첩하는 제 2 부분, 상기 제 2 부분과 연결되고 상기 제 2 방향으로 신장하며 상기 게이트라인의 한쌍의 요철부의 각각의 타측의 돌출부와 중첩하는 제 3 부분 및 상기 게이트 라인의 한쌍의 요철부의 리세스 부분을 따라 중첩하는 한쌍의 정 및 부로 90°회전한 제 4 부분을 구비하는 데이터 라인, 및
    상기 게이트 라인의 제 1 부분과 중첩되지 않고 상기 게이트 라인의 상기 제 1 부분을 중심으로 상하에 형성되며 일체인 제 1 부분 및 제 2 부분으로 구성되고, 상기 데이터 라인의 상기 제 4 부분을 따라 중첩되는 제 3 부분을 갖는 화소 전극을 구비하는 것을 특징으로하는 액정 표시 소자.
  2. 제 1 항에 있어서, 상기 화소 전극은 상기 게이트 라인의 상기 제 1 부분과 중첩하는 제 3 부분을 더 구비하는 것을 특징으로하는 액정 표시 소자.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 게이트 라인의 상기 제 2 부분, 상기 데이터 라인의 상기 제 1 내지 제 4 부분 및 상기 화소전극의 상기 제 3 부분이 상기 게이트 라인의 상기 제 1 부분에 대해 상하로 대칭되는 한쌍의 박막 트랜지스터를 구비하는 것을 특징으로하는 액정 표시 소자.
KR10-1998-0036708A 1998-09-07 1998-09-07 액정표시소자 KR100336888B1 (ko)

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