JPH03132626A - 半導体装置と半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体素子と画素電極をマトリクス状に配置
した半導体装置（例えばアクティブマトリクス基板）と
半導体装置の製造方法に関するものであり、映像表示用
液晶テレビ（直視型、投射型）やコンピュータ端末等で
用いられる表示装置などに利用される。

以下液晶表示装置を例に説明を行う。

従来の技術 第１３図はアクティブマトリクス基板を用いた信号保持
用コンデンサを有する液晶表示装置の要部の回路図であ
る。破線ＡＢＣＤで囲まれた表示部に画素（破線１で囲
まれた部分）を多数マｌ−ＩＪソックス状繰り返して有
している。各画素には半導体素子として薄膜トランジス
タ（以下ＴＰＴと称する）２が作り込まれており、ＴＰ
Ｔのゲート電極を行配線７、ソース電極は列配線８に接
続されており、ドレイン電極は信号保持用コンデンサ３
と画素電極４に接続されている。液晶６は対向電極５と
画素電極４の間に挟まれて駆動される。

対向電極５は表示部全体にわたる広い１枚の電挽で構成
されている。信号保持用コンデンサ３は共通配線９にも
接続されている、あるいは共通配線９を隣接する行配線
で代用することもある。ここで液晶層自体が容量成分を
持つため、信号保持用コンデンサ３を省略することも可
能である。１０と１１と１２は周辺回路である。破線Ａ
ＢＣＤで囲まれた表示部のうち液晶６と対向電極５以外
の部分がアクティブマトリクス基板としてガラス等の基
板（破線ＥＦＧＨで囲んだ部分）上に作り込まれている
（なお図面では配線の本数が少ないが、ＴＶ表示等を行
う場合には行配線７と列配線８の数は数百本を越すもの
となる）。

液晶表示は、表示部内の行配線７に走査信号を順次印加
しＴＦＴをオン・オフさせることにより、列配線８に印
加された画像信号を画素電極４に伝達し、画素電極４と
対向電極５の間の電圧差で液晶６を駆動することで行な
われる。このとき透過型の液晶表示の場合、画素電極４
と対向電極５と基板は透光性の材料で作成される。なお
上記については例えば、松木正−；電子デイスプレィデ
バイス（１９８４）オーム社参照。

最近は液晶表示に関して、コントラストや透過率を高め
るといった特性面の向上に対する要望はもちろんのこと
、直視型のものでは大型化とそれに伴う高密度化、投射
型のものでは微細画素による高密度化といったことに対
する要望がますます高まっている。たとえば、投射応用
には光学系などへの負担が少ない２〜３インチ程度の小
型のパネルを投射するのが有望である。このサイズで今
後の市場に期待されるハイビジョンＴＶを投射型で実現
しようとすれば、ＲＧＢの３色に対し３枚のパネルを使
う方式の場合でも、画素ピンチは３０μｍ程度の大変小
さなものとなる。

従来の方法で設計したアクティブマトリクス基板の例を
第１４図と第１５図に示す。両図の（ａ）は部分平面図
、両図［有］）は折れ線ＵＶにおける模式断面図である
。いずれも画素ピッチ３０μｍの微細画素のものであり
、各薄膜パターン間の合わせ精度は３μｍ、パターン最
小寸法６μｍ、同一レヘルの（Ｎ間絶縁のされていない
）導電性薄膜パターン間の最小寸法を６μｍのルールで
設計している。

いずれも半導体素子は逆スタガタイプのＴＰＴであり、
これは液晶表示でしばしば採用されているＴＰＴである
。なお第１４図及び第１５図において２０は透光性の基
板、７は行配線、１７がゲート絶縁層、１３が半導体層
、１３ａがオーミック接合のための低抵抗の半導体層、
１４ａと１４ｂは低抵抗の半導体層との接合用の電極で
あるドレイン電極、また列配線８はソース電極を共用し
ている、４ａと４ｂが透光性の導電膜による画素電極、
１６は眉間絶縁膜である。

発明が解決しようとする課題 画素電極をマトリクス状に有する半導体装置では画素に
対する画素電極の有効部分の面積の割合（開口率）が多
くの基本的性能にａく関わる。とりわけ液晶表示の場合
には開口率が画面輝度やコントラストに直接関係し、開
口率の確保は液晶表示装置設計における重要課題となっ
ている。とりわけ高密度化を図った微細画素の場合には
、開口率の確保は大きな問題となっている。たとえば、
行配線と列配線以外の部分を画素電極で覆えば開口率は
最大（第１４図と第１５図では４８％）となるが、フォ
トマスクを使った従来の方法でこれを行なうとさまざま
な不都合が生じる。すなわち合わせ精度（３μｍ）を守
った場合、配線と画素電極間のオーバーラツプが必須と
なるが、このオーバーラツプ部の寄生容量により、画素
信号の品質が損なわれたり配線遅延が増加し表示能力が
著しく劣化する。またパターン間の回転ずれや基板の熱
収縮等によるパターンずれにより発生する画素電極と配
線のオーバーラツプ部の寄生容量は、表示部内で均一に
は発生しないため、表示能力の均質性も低下する。また
配線の両側から合わせ精度（第１４図と第１５図では３
μｍ）ずつ画素電極がオーバーラツプするため画素電極
間に最小パターンマージン（第１４図と第１５図では６
μｍ）を確保すると最小線幅の配線が使えなくなり（第
１４図と第１５図では配線幅の最小値が１２μｍとなっ
てしまう）結局開口率の向上にならない。

あるいは、あえて合わせ精度を無視して画素電極作成用
のフォトマスクパターンを配線のパターンエツジに合わ
せて設計しても、寄生容量は減少するものの、依然統計
的に発生するパターンずれによる合わせ精度程度のオー
バーラツプは発生するため画質が低下する、またパター
ン間の回転ずれや基板の熱収縮等によるパターンずれに
より発生するオーバーランプ部の寄生容量については、
やはり表示部内で不均一に発生するため、表示能力の均
質性も低下はまぬがれない。従って画素電極と配線間の
マージンｍをルールに従って確保せざるをえない（第１
４図と第１５図では６μｍと３μｍ）のが現状である。

なお第１４図の開口率は、アクティブマトリクス基板単
体状態で１４％であり、対向基板にブランクマトリクス
を用いた場合には開口率はさらに小さくなる（第１５図
のものでは層間絶縁層１６とコンタクトホール１５を作
成する工程を増やすことにより、画素Ｔ；、極と列配線
間のパターンマージンｍを第１４図のものより小さくし
て開口率を増加させているが、それでも開口率は２０％
である）。

第１６図（ト））は画素電極の有効部分が正方形である
半導体装置の平面図であり、第１６１１ｆｆｌ（ｂｌは
それを等間隔で配置したときの画素ピンチＰと開口率Ａ
Ｒの関係を示すものであり、画素間の非有効部の幅ｄを
パラメータとしたものである。

このモデルの場合、開口率ＡＲは ＡＲ＝　（Ｐ−ｄ）ｘ　（Ｐ−ｄ）　＋Ｐ＋Ｐ・・・・
・・（Ａ）但しｄ＝に＋ｍ＋ｍ ｋ；配線幅 で表わされる。この弐からも判るように、従来の高開口
率の大型画素を相イ以縮小しても開口率は確保されず、
大きな開口率を実現するには画素ピノチＰの縮小（−１
乗の縮小）に対して、幅ｄを一２乗で縮小する必要が生
しる。しかしながら幅ｄ（あるいはｋとｍ）は用いる作
成工程とデバイス構造により決定される性格のものでも
あり、せいぜい−１乗程度の縮小しか行えず、微細画素
でありながら大きな開口率を確保することは大変難しく
なる（なお本発明の発明者の調査では現在商品化されて
いる液晶デイスプレィ用ＴＰＴの実力ではｄは１５〜２
０μｍ程度と考えられる）。

本発明は以上のような問題点に鑑み、画素電極を有する
半導体装置における開口率の増加をはかり、性能の向上
を目的とするものである。

課題を解決するための手段 透光性基板の一主面上に半導体素子と画素電極と配線を
有する半導体装置（たとえばアクティブマトリクス基板
）において、上記の問題点を解決するための本発明の手
段は以下のとうりである。

すなわち、前記画素電極に接続する電極を透光性の導電
性薄膜で作成し、電極との前記接続部も画素電極内の有
効部とした構造にすることである。

さらに、半導体層とコククトする前記半導体素子の電極
のうち、前記画素電極に接続される電極（ＴＦＴの場合
ドレイン電極）を透光性の導電性薄膜により作成した構
造にすることである。

あるいは、前記配線を少なくとも一部に含む格子状のパ
ターンにたいして画素電極をセルファラインで配置した
構造にすることである。

また画素電極をセルファラインで配置する具体的な作成
方法として、前記配線を少なくとも一部に含む不透光性
材料による格子状のパターンを作成し、その後に透光性
の導電性薄膜を作成し、その後にネガ型フォトレジスト
を塗着し前記基板裏面から光照射を行い不透光性材料に
よる前記格子状のパターンをマスクに前記フォトレジス
トを露光し、さらに前記フォトレジストを現像し前記現
像されたフォトレジストを用いて前記透光性の導電性薄
膜を食刻することにより画素電極の少なくとも一部分を
作成することである。

あるいは、前記配線を少なくとも一部に含む不透光性材
料による格子状のパターンを作成し、その後にポジ型フ
ォトレジストを塗着し前記基板裏面から光照射を行うこ
とにより不透光性材料による前記格子状のパターンをマ
スクに前記フォトレジストを露光し、その後に前記フォ
トレジストを現像し、その後に透光性の導電性薄膜を作
成し、さらに前記フォトレジストをリフトオフすること
により画素電極の少なくとも一部分を前記透光性の導電
性薄膜により作成することである。

作用 本発明は上述の手段により、画素電極として働く透光性
導電膜による電極の面積が増加し、開口率の改善が図ら
れる。とりわけ画素電極をセルファラインで配置する場
合には、ｍｈｏとなりその作用は大きい、これらの結果
、高開口率あるいは高密度の画素電極を有する半導体装
置（たとえばアクティブマトリクス基板）を実現できる
、あるいは高開口率化に伴う性能の向上を図ることがで
きる。

実施例 以下、図面にしたがって本発明の詳細な説明する。

実施例１ 第１図は、本発明の第１の実施例の半導体装置（アクテ
ィブマトリクス基板）の一部分を図示したものであり、
同図（ａ）はアクティブマトリクス基板の部分平面図、
同図［有］）は折れ線Ｕ■における模式断面図である（
第１４図、第１５図のものと同一目的で同様の構成のも
のには同一符号を記している）。

２０は透光性基板（コーニング社７０５９ガラス）、４
ｃは透光性の導電性薄膜（スパッタ法で作成したＩＴｏ
）による画素電極、１６は層間絶縁膜（常圧ＣＶＤ法に
より作成した酸化シリコン）、７は行配線（スパッタ法
で作成したＣｒ薄膜を使用；ゲート電極を兼ねる）、１
７はゲート絶縁膜（プラズマＣＶＤ法で作成した窒化シ
リコン）、１３はアモルファスシリコン、１３ａはリン
をドープしたｎ゛ア７モルフアスシリコンずれもプラズ
マＣＶＤ法で作成したもの）、８は列配線である（メタ
ル配線；ソース電極を兼ねる）。第１５図のものと異な
る点はドレイン電極１４ｃを透過性の導電性薄膜である
ＩＴＯで作成している点であり、このことにより画素電
極との接続部及びドレイン電極の一部分も有効部（透過
光をコントロールできる部分）として使える０本発明の
構成では開口率は２６％となっており、同様の層間絶縁
層１６を使ったタイプの第１５図の従来例の２０％に対
して３割大きくなる。

実施例２ 第２図は、本発明の第２の実施例の半導体装置（アクテ
ィブマトリクス基板）の一部分を図示したものであり、
同図（ａ）はアクティブマトリクス基板の部分平面図、
同図（ｂ）は折れ線ＵＶにおける模式断面図である（第
１４図、第１５図のものと同一目的で同様の構成のもの
には同一符号を記している；以下の実施例においても同
様）。

２０は透光性基板（コーニング社７０５９ガラス）、７
は行配線（スパッタ法で作成したＣｒＦ３膜を使用：ゲ
ート電極を兼ねる）、１７はゲート絶縁膜（プラズマＣ
ＶＤ法で作成した窒化シリコン）、１３はアモルファス
シリコン１３ａはリンをドープしたｎ′″アモルファス
シリコン（いずれもプラズマＣＶＤ法で作成したもの）
、８は列配線である。（メタル配線：ソース電極を兼ね
る）。

第１４図のものと異なる点はドレイン電極１４ｄを透光
性の導電性薄膜であるＩＴＯで作成し、画素電極４ｄと
同時形成している点であり、このことによりドレイン電
極の一部分も有効部として使える。本発明の構成では開
口率は１８％となっており、層間絶縁層１６は使わない
タイプの第１４図の従来例の開口率１４％に対して改善
される。

実施例３ 第３図は、本発明の第３の実施例の半導体装置（アクテ
ィブマトリクス基板）の一部分を図示したものであり、
同図（ａ）はアクティブマトリクス基板の部分平面図、
同図（ｂ）は折れ線Ｕ■における模式断面図である。

２０は透光性基板（コーニング社７０５９ガラス）、４
ｅは透光性の導電性薄膜（スパッタ法で作成したＩＴｏ
）による画素電極、７は行配線（スパッタ法で作成した
Ｃｒ′ｇＪ膜を使用；ゲート電極を兼ねる）、１７はゲ
ート絶縁膜（プラズマＣＶＤ法で作成した窒化シリコン
）、１３はアモルファスシリコン１３ａはリンをドープ
したｎ゛ア７モルフアスシリコンずれもプラズマＣＶＤ
法で作成したもの）、８は列配線である（メタル配線；
ソース電極を兼ねる）。また１８は透光性の導電性薄膜
であるＩＴＯで作成した画素電極４ｅにつながる電極で
ある。実施例１のものと異なる点はドレイン電極１４ｅ
はソース電極８と同じ薄膜材料を使っている点である（
一般にＩＴＯ等の導電性酸化物を用いるよりもＴＰＴの
特性の確保が楽であり工程管理が容易である）。電極１
日の一部分も有効部（透過光をコントロールできる部分
）として使えるため、本発明の構成では開口率は２６％
となっており、実施例１同様開口率が太き（改善される
。

実施例４ 第４図は、本発明の第４の実施例の半導体装置（アクテ
ィブマトリクス基板）の一部分を図示したものであり、
同図（ａ）はアクティブマトリクス基板の部分平面図、
同図■）は折れ線ＵＶにおける模式断面図である。

２０は透光性基板（コーニング社７０５９ガラス）、４
ｆは透光性の導電性薄膜（スパッタ法で作成したＩ　Ｔ
ｏ）による画素電極、７は行配線（スパッタ法で作成し
たＣｒ薄膜を使用；ゲート電極を兼ねる）、１７はゲー
ト絶縁膜（プラズマＣＶＤ法で作成した窒化シリコン）
、１３はアモルファスシリコン１３ａはリンをドープし
たｎ゛ア７モルフアスシリコンずれもプラズマＣＶＤ法
で作成したもの）、１４ｆはＩＴＯによるドレイン電極
、８は不透光性の導電性薄膜を使った列配線である（メ
タル配線；ノース電極を兼ねる）。

本実施例では、ゲート絶縁膜を介して交差する行配線と
列配線による不透光性の薄膜で作られた格子状パターン
に対して、透光性の導電性薄膜であるＩＴＯで作成した
画素電極４ｆがセルファラインで設置されている。

第５図は第４の実施例の半導体装置の具体的な製造方法
を示す工程断面図である。まず、透光性基板２０のおも
て面に、行配線７（スパッタ法で作成したＣｒ薄膜を使
用；ゲート電極を兼ねる）を作成し、その後ゲート絶縁
膜１７（プラズマＣＶＤ法で作成した窒化シリコン）、
アモルファスシリコン１３とリンをドープしたｎ１アモ
ルファスシリコン１３ａ’（いずれもプラズマＣＶＤ法
で作成したもの）を島状に形成し、その後に透光性の導
電薄膜であるＩＴＯによるドレイン電極１４ｆを作成す
る（第５図（ａ））。この後金属薄膜８′を被着しく第
５図（ｂＪ）、行配線８（ソース電極を兼ねる）を作成
しチャンネル部のｎ゛ア７モルフアスシリコン去する（
第５図（Ｃ））。この後、ＴＰＴのバッジヘイジョンに
もなる絶縁層１９（プラズマＣＶＤ１で作成した窒化シ
リコン）を作成し、コンタクトホール？■を開ける（ケ
ミカルトライエツチングを用いてテーパーエツチングし
ている；第５図（ｄ））、、：：ノ後［ＴＯＦｉ４膜４
゛を被着し、さらにネガ型フォトレジスト２２を被着し
、基板２０の裏面から紫外光２３を照射しネガ型フォト
レジスト２２を露光する（第５図（ｅ））、この時行配
線７と列配線８による不透光性の格子状のパターンがマ
スクとなり、現像を行なうと行配線７と列配線８以外の
部分にネガ型フォトレジスト２２°が残り（第５図（ｅ
））、この状態でｌＴｏｇ１膜４°をエツチングすると
第４図の半導体装置が完成する。

本実施例の構成では開口率は４８％となっており、開口
率が大幅に改善される。この大幅な開口率の向上は、セ
ルファラインの手法により、従来例で議論したパターン
マージンｍをマスク合わせ精度のマージンより大幅に小
さ（した（　ｍ　’ｉ　０　＞ことと、画素電極につな
がるドレイン電極１４ｆを透光性のＩＴＯで作成したた
めである。

実施例５ 第６図は、本発明の第５の実施例の半導体装置（アクテ
ィブマトリクス基板）の作成方法を工程を追って図示し
たものである。同図（ａ）〜（１）は半導体装置の部分
平面図、同図（ａｏ）〜（ｌ”）は同図（ａ）〜（１）
の折れ線ＵＶに於ける断面図である。

まず、透光性基板２０のおもて面に、ストライプ状の行
配線７（スパッタ法で作成したＣｒ１．ｔ１２を使用、
不透光性；ゲート電極を兼ねる）を作成しく第６図（ａ
）、　（ａ’））、その後２層のゲート絶縁膜１７ａ（
スパッタ法によるＴａ０ｘ）と１７ｂ（プラズマＣＶＤ
法で作成した窒化シリコン）、アモルファスシリコン１
３°　とリンをドープしたｎ′アモルファスシリコン１
３ａ’（いずれもプラズマＣＶＤ法で作成したもの）を
被着しく第６図（ｂ）、　（ｂ’））、その後ポジ型フ
ォトレジスト２４を被着し、基板の裏面から行配線７を
マスクとして紫外光２５を照射し、また基板のおもて面
からはフォトマスク２６を介して紫外線２７を照射しレ
ジストの露光を行なう（第６図（Ｃ）、　（ｃ’））、
このときフォトマスク２６のパターンには行配線と直交
するストライプ状のものを用いており、これを現（象す
ると行配線の一部分にレジスト２４“が残る、このレジ
スト２４“を用いてアモルファスシリコンをエツチング
すると第６図（ｄ）、　（ｄ’）の形状となる。

この後不透光性の金属を主成分とする薄膜によりストラ
イプ状のパターン８゛を作成する（第６図（ｅ）、　（
ｅ’））、さらにＩＴＯ薄膜４゛をスパッタ法により被
着し、その上にレジストパターン２日を作成する（第６
図（ｆ）、　（ｆ’））、レジストパターン２８を用い
てｒ　ＴＯＦｊｊ膜を若干オーバーエツチング気味にエ
ツチングしドレイン電極１４ｇを作成しく第６図（ｇ）
、　（ｇ’））、その後基板のベーキングを行いレジス
トの被着面積を増した後パターン８”をエツチングして
列配線８を作成する（第６図（ハ）（ｈ’））。この後
チャンネル部のｎ°アモルファスシリコンを除去し、Ｔ
ＰＴのパッシベイションにもなる絶縁層１９（プラズマ
ＣＶＤ法で作成した窒化シリコン）を作成し、コンタク
トホール２１を開ける（ケミカルドライエツチングを用
いてテーパーエンチングしている；第６図（ｉ）、　（
ｉ’））。

この後ＩＴＯ薄膜４゛を被着し、さらにネガ型フォトレ
ジスト２２ａを被着し、基板２０の裏面から紫外光を照
射しネガ型フォトレジスト２２ａを露光する（第６図（
ｊ）、　（ｊ’））　、この時行配線７と列配線８によ
る不透光性の格子状のパターンがマスクとなり、現像を
行なうと行配線７と列配線８以外の部分にネガ型フォト
レジスト２２ａ′が残り（第６図（ロ）、　（ｋ’））
、この状態でＩＴＯ薄膜４゛を若干オーバーエツチング
気味にエツチングし画素電極４ｇを作成すると、半導体
装置が完成する（オーバーエツチング気味にエツチング
したのは寄生容量を減らすためである；第６図（１）、
（１’））。

本実施例の構成でも画素電極は行配線と列配線による格
子状のパターンにセルファラインで設置され、かつ画素
電極につながるドレイン電極１４ｇを透光性のＩＴＯで
作成したために、大幅に開口率が向上する。本実施例で
はセルファラインによりパターンマージンｍを０とでき
るので開口率は格段に大きくなる。たとえば配線を最小
線幅で作成し、且つ本実施例の作成方法を用いて３０μ
ｍビ・７チの画素を作成する場合、フォトマスクによる
最小線幅が５μｍのときには（配線幅５μｍ）開口率は
７０％弱（６９，４％）となる。また最小線幅が８μｍ
でも開口率は５４％確保できる。

実施例６ 第７図は、本発明の第６の実施例の半導体装置（アクテ
ィブマトリクス基板）の作成方法を工程を追って図示し
たものである。同図（ａ）〜（ｄ）は半導体装置の部分
平面図、同図（−°）〜（ｄ゛）は同図（ａ）〜（ｄ）
の折れ線ＵＶに於ける断面図である。

現在市場に出ている液晶表示装置において、２種類の逆
スクガ型のアモルファスシリコンＴＰＴが用いられてい
る。１つは先述の実施例のタイプのものであり、本実施
例はＴＰＴのチャンネル部にエツチングストッパを有す
るもう１つのタイプのＴＰＴに関するものであり、いず
れのタイプのＴＰＴでも本発明が有効であることを示す
ものである。なお先述の実施例５と共通する部分は説明
を省略する。

まず、透光性基板２０のおもて面に、ストライブ状の行
配線７（スパッタ法で作成したＣｒ薄膜を使用、不透光
性；ゲート電極を兼ねる）を作成し、その後２層のゲー
ト絶縁膜１７ａ　（スパッタ法によるＴａ０ｘ）と１７
ｂ　（プラズマＣＶＤ法で作成した窒化シリコン）、ア
モルファスシリコン１３°　とエンチングストッパとな
る窒化シリコン２９（プラズマＣＶＤ法で作成したもの
）を被着し、その後ポジ型フォトレジストを被着し、実
施例５のレジスト２４゛の作成と同様にして行配線７の
一部分にレジスト３０を残す（第７図（ａ）。

（ａ’））。このレジスト３０を用いてエンチングスト
ッパとなる窒化シリコン２９をエツチングし、この後リ
ンをドープしたｎ°アモルファスシリコン１３ａ’　　
（プラズマＣＶＤ法で作成したもの）を被着しフォトマ
スク工程を用いてアモルファスソリコンをエンチングす
る（第７図（ｂ）、　（ｂ’））。

この移築５の実施例同様にドレイン電極１４ｈと不透光
性の金属を主成分とする薄膜による列配線８を作成する
。この後チャンネル部のｎ゛ア７モルフアスシリコン去
しくこのとき窒化シリコン２９がエツチングストッパと
なる；第７図（Ｃ）（Ｃ″））。そしてＴＰＴのバンシ
ヘインヨンにもなる絶縁層１９（プラズマＣＶＤ法で作
成した窒化シリコン）を作成し、コンタクトホール２１
を開け（ケミカルドライエツチングを用いてテーパーエ
ツチングしている）、以下第５の実施例同様に、ＩＴＯ
薄膜を被着し、ネガ型フォトレジストを被着し、基板２
０の裏面から露光し、この時行配線７と列配線８による
不透光性の格子状のパターンをマスクとし、現像を行な
い、ＩＴＯ薄膜を若干オーバーエツチング気味にエツチ
ングし画素電極４ｈを作成すると、半導体装置が完成す
る（第７図（ｄ）、　（ｄ’））。

本実施例の構成では画素電極は行配線と列配線による格
子状のパターン及びアモルファスシリコン層にセルファ
ラインで設置され、かつ画素電極につながるドレイン電
極１４ｈを透光性のＩＴＯで作成したために、大幅に開
口率が向上する。たとえばフォトマスクによる最小線幅
を５μｍとしたとき（配線幅５μｍ）、本実施例の作成
方法を用いて３０μｍピンチの画素を作成すると開口率
は７０％弱となる。

実施例７ 第８図は、本発明の第７の実施例の半導体装置（アクテ
ィブマトリクス基板）の作成方法を工程を追って図示し
たものである。同図（ａ）〜（Ｃ）は半導体装置の部分
平面図、同図（ａ）〜（Ｃｏ）は同図（Ｈ）〜（Ｃ）の
折れ線Ｕ■に於ける断面図である。

まず、実施例６と同様の方法でエンチングストッパとな
る窒化シリコン２９をエツチングする（第７図（ａＬ　
（ａ’）に同じ）。この後リンをドープしたｎ゛ア７モ
ルフアスシリコンラズマＣＶＤ法で作成したもの）を被
着し、この後不透光性の金属を主成分とする薄膜により
ストライプ状のパターン８°゛を第８図（ａ）。（ａ′
）の形に作成する、このときアモルファスシリコンのエ
ツチングも行なう。この後ドレイン電極１４ｉと列配線
８と電極１８°を作成し、チャンネル部のｎ゛ア７モル
フアスシリコン去する（第８図（ｂ）、　（ｂ’））。

そしてＴＰＴのパンシベイションにもなる絶縁層１９（
プラズマＣＶＤ法で作成した窒化シリコン）を作成し、
コンタクトホール２１を開け（ケミカルドライエツチン
グを用いてテーパーエツチングしている）、以下筒５の
実施例同様に、ＩＴＯ薄膜を被着し、ネガ型フォトレジ
ストを被着し、基板２０の裏面から露光し、この時行配
線７と列配線８及びドレイン電極１４ｉによる不透光性
の格子状のパターンをマスクとし、現像を行ない、ＩＴ
Ｏ薄膜を若干オーバーエツチング気味にエツチングし画
素電極４１を作成すると、半導体装置が完成する（第８
図（Ｃ）、　（ｃ’））　。

本実施例の構成では画素電極は行配線と列配線及びドレ
イン電極１４ｉによる格子状のパターンにセルファライ
ンで設置され、かつ画素電極につながる電極１８°を透
光性のＩＴＯで作成したために、大幅に開口率が向上す
る。たとえばフォトマスクによる最小線幅を５μｍとし
たときく配線幅５μｍ）、本実施例の作成方法を用いて
３０μｍピッチの画素を作成すると開口率は７０％弱と
なる。またエツチングストッパの有るＴＰＴであるので
工程管理がそのぶん容易である。

実施例８ 第９図は、本発明の第８の実施例の半導体装置（アクテ
ィブマトリクス基板）の一部分を図示したものである。

同図（ａ）は半導体装置の部分平面図、同図■）は同図
（ａ）の折れ線ＵＶに於ける断面図である。

工程的には本実施例の工程は第５の実施例と同じである
のでここでは説明を省略する。異なる点はドレイン電極
１４ｍと１本前の行配線７゛との間に信号保持用のコン
デンサ３を作成している点である、本発明が信号保持用
のコンデンサ３の設置には問題がないことを示している
。

本実施例の構成では画素電極４ｍは行配線と列配線によ
る格子状のパターンにセルファラインで設置され、かつ
画素電極につながるドレイン電極１４ｍを透光性のＩＴ
Ｏで作成したために、大幅に開口率が向上する。たとえ
ばフォトマスクによる最小線幅を５μｍとしたとき（配
線幅５μｍ）、本実施例の作成方法を用いて３０μｍピ
ッチの画素を作成すると開口率は７０％弱となる。

実施例９ 第１０図は、本発明の第９の実施例の半導体装置（アク
ティブマトリクス基板）の一部分を図示したものである
。同図（ａ）は半導体装置の部分平面図、同図働）は同
図（ａ）の折れ線ＵＶに於ける断面図である。

工程的には本実施例の工程は第５の実施例と同じである
のでここでは説明を省略する。異なる点は１本前の行配
線７ａと隣接するソース配線８ａとの間にも補助ＴＰＴ
を作成している点である、補助ＴＰＴにより半導体装置
に冗長性が付加される。本発明が補助ＴＰＴの設置には
問題がないことを示している。

本実施例の構成では画素電極４ｎは行配線と列配線によ
る格子状のパターンにセルファラインで設置され、かつ
画素電極につながるドレイン電極１４ｎを透光性のＩＴ
Ｏで作成したために、大幅に開口率が向上する。たとえ
ばフォトマスクによる最小線幅を５μｍとしたとき（配
線幅５μｍ）、本実施例の作成方法を用いて３０μｍピ
・７ヂの画素を作成すると開口率は７０％弱となる。

実施例ＩＯ 第１１図は、本発明の第１０の実施例の半導体装置（ア
クティブマトリクス基板）の一部分を図示したものであ
り、同図（ａ）はアクティブマトリクス基板の部分平面
図、同図（ト））は折れ線ＵＶにおける模式断面図であ
る。構造的には実施例４と同じであり、ゲート絶縁膜を
介して交差する行配線と列配線による不透光性の薄膜で
作られた格子状パターンに対して、透光性の導電性薄膜
であるＩＴＯで作成した画素電極４ｐがセルファライン
で設置されている。

第１２図は第１０の実施例の半導体装置の具体的な製造
方法を示す工程断面図である。第５図（ｄ）までは実施
例４と同様の工程であるので説明は省略する。第５図（
ｄ）の状態にポジ型フォトレジスト３１を被着し、基板
２０の裏面から紫外光を照射しポジ型フォトレ“シスト
３１を露光する（第１２図（ａ））、この時行配線７と
列配線８による不透光性の格子状のパターンがマスクと
なり、現像を行なうと行配線７と列配綿８の部分にポジ
型フォトレジスト３１’　が残る。このときオーバー露
光になりがちであるので基板のヘーキングを行いレジス
トの密着面積を増しておく。この状態でＩＴＯ薄膜４′
を被着しく第１２図（ｂ））、この後フォトレジスト３
１’　をリフトオフすると第１１図の半導体装置が完成
する。

本実施例の構成でも開口率は４８％となっており、開口
率が大幅に改善される。この大幅な開口率の向上は、セ
ルファラインの手法により、従来例で議論したパターン
マージンｍをマスク合わせ精度のマージンより大幅に小
さくした（ｍｈｏ）ことと、画素電極につながるドレイ
ン電極１４ρを透光性ＩＴＯで作成したためである。

発明の効果 本発明によれば以上の実施例に示したように、画素電極
として働く透光性導電膜による電極の面積が増加し、開
口率が大幅に改善される。その結果、高開口率あるいは
高密度の画素電極を有する半導体装Ｍ（たとえばアクテ
ィブマトリクス基板）を実現できる、あるいは高開口率
化に伴う性能の向上を図ることができる。従って、その
産業上の意義は極めて高い。

また画素電極をセルファラインで配置したものでは画素
電極と配線間の寄生容量を表示部全体で均一にすること
ができるので表示能力の均質性が増す。

また実施例５〜９では、その実施工程にともなって列配
線８を２層構造にすることができ、断線等の欠陥が起り
にくいという効果もある。

以上は液晶表示を例に説明を行なったが、画素電極様の
ものを有するデバイス、センサアレイ、たとえば１次元
あるいは２次元イメージセンサ等でも実施可能であり、
開口率が向上し、それに伴う性能向上が期待できる。

【図面の簡単な説明】

第１図から第４図までは各々本発明の実施例１から実施
例４までの半導体装π（アクティブマトリクス基板）の
構成を示す部分平面図と断面図、第５図は実施例４の半
導体装置の製造方法を示す工程図、第６図から第８図ま
では各々本発明の実施例５から実施例７までの半導体装
置の製造方法を示す工程図、第９図から第１１図までは
各々本発明の実施例日から実施例１０までの半導体装置
の構成を示す部分平面図と断面図、第１２図は本発明の
実施例１０の半導体装置の製造方法を示す工程図、第１
３図はアクティブマトリクス基板を使った液晶表示装置
の要部回路図、第１４図と第１５図は従来の設計方法で
作られた半導体装置の構成を示す部分平面図と断面図、
第１６図は画素ピッチと開口率の関係の説明図である。 ４．４ａ〜４ｐ・・・・・・画素電極、７・・・・・・
行配線、８・・・・・・列配線、１４ａ〜１４ｐ・・・
・・・ドレイン電極、２０・・・・・透光性基板、２２
．２２″、２２ａ・・・・・ネガ型フォトレジスト、３
１．３１″・・・・・・ポジ型フォトレジスト。

Claims (9)

【特許請求の範囲】
1. （１）透光性基板の一主面上に半導体素子と画素電極と
   配線を有する半導体装置において、前記画素電極に接続
   される電極を透光性の導電性薄膜で構成した半導体装置
   。
2. （２）透光性の導電性薄膜による画素電極に接続される
   電極を前記半導体素子の電極として用いることを特徴と
   する請求項（１）記載の半導体装置。
3. （３）透光性基板の一主面上に半導体素子と画素電極と
   配線を有する半導体装置において、少なくとも一部分は
   前記配線で構成された格子状のパターンを有し、前記格
   子状のパターンに対して前記画素電極がセルフアライン
   で配置される半導体装置。
4. （４）透光性基板の一主面（おもて面）上に半導体素子
   と画素電極と配線を有する半導体装置の製造方法におい
   て、前記配線の少なくとも一部を用いて不透光性材料に
   よる格子状のパターンを作成する工程を有し、その後に
   透光性の導電性薄膜を作成する工程を有し、その後にネ
   ガ型フォトレジストを塗着する工程と、前記基板裏面か
   ら光照射を行い不透光性材料による前記格子状のパター
   ンをマスクに前記フォトレジストを露光する工程を有し
   、さらに前記フォトレジストを現像し前記現像されたフ
   ォトレジストを用いて前記透光性の導電性薄膜を食刻す
   ることにより画素電極の少なくとも一部分を作成する工
   程を有する半導体装置の製造方法。
5. （５）配線が絶縁層を介して交差する不透光性の導電性
   材料による行配線及び不透光性の導電性材料による列配
   線からなり、前記交差する行配線及び列配線を前記格子
   状のパターンの少なくとも一部として用いることを特徴
   とする請求項（４）記載の半導体装置の製造方法。
6. （６）透光性の導電性薄膜の食刻においてオーバーエッ
   チングを行なうことを特徴とする請求項（４）記載の半
   導体装置の製造方法。
7. （７）透光性基板の一主面（おもて面）上に半導体素子
   と画素電極と配線を有する半導体装置の製造方法におい
   て、前記配線の少なくとも一部を用いて不透光性材料に
   よる格子状のパターンを作成する工程を有し、その後に
   ポジ型フォトレジストを塗着する工程と、前記基板裏面
   から光照射を行い不透光性材料による前記格子状のパタ
   ーンをマスクに前記フォトレジストを露光する工程を有
   し、その後に前記フォトレジストを現像する工程と透光
   性の導電性薄膜を作成する工程を有し、さらに前記フォ
   トレジストをリフトオフすることにより画素電極の少な
   くとも一部分を前記透光性の導電性薄膜により作成する
   工程を有する半導体装置の製造方法。
8. （８）配線が絶縁層を介して交差する不透光性の導電性
   材料による行配線及び不透光性の導電性材料による列配
   線からなり、前記交差する行配線及び列配線を前記格子
   状のパターンの少なくとも一部として用いることを特徴
   とする請求項（７）記載の半導体装置の製造方法。
9. （９）ポジ型フォトレジストを現像の後、基板をベーキ
   ングする工程を付加し前記ポジ型フォトレジストのパタ
   ーンと前記基板との密着面積を増加させた後に、前記透
   光性の導電性薄膜を作成する工程を有することを特徴と
   する請求項（８）記載の半導体装置の製造方法。