JP3215158B2 - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
- Publication number
- JP3215158B2 JP3215158B2 JP12432392A JP12432392A JP3215158B2 JP 3215158 B2 JP3215158 B2 JP 3215158B2 JP 12432392 A JP12432392 A JP 12432392A JP 12432392 A JP12432392 A JP 12432392A JP 3215158 B2 JP3215158 B2 JP 3215158B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- thin film
- film transistor
- pixel electrode
- insulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等の、静
電表示装置、特にアクティブマトリクスを有する表示装
置に関する。
電表示装置、特にアクティブマトリクスを有する表示装
置に関する。
【０００２】
【従来の技術】近年、液晶ディスプレー駆動のためのア
クティブマトリクスがさかんに研究され、また、実用化
されている。従来のアクティブマトリクス回路は、画素
電極と対向電極の間に液晶をはさんだコンデンサーを形
成し、薄膜トランジスタ（ＴＦＴ）によって、このコン
デンサーに出入りする電荷を制御するものであった。画
像を安定に表示する為には、このコンデンサーの両極の
電圧が一定に保たれることが要求されていたが、いくつ
かの理由によって困難があった。
クティブマトリクスがさかんに研究され、また、実用化
されている。従来のアクティブマトリクス回路は、画素
電極と対向電極の間に液晶をはさんだコンデンサーを形
成し、薄膜トランジスタ（ＴＦＴ）によって、このコン
デンサーに出入りする電荷を制御するものであった。画
像を安定に表示する為には、このコンデンサーの両極の
電圧が一定に保たれることが要求されていたが、いくつ
かの理由によって困難があった。
【０００３】最大の理由は、ＴＦＴがオフ状態でもコン
デンサーから電荷がリークすることであった。その他に
も、コンデンサー内部のリークもあったが、一般には前
者のＴＦＴからのリークの方が１桁程度大きかった。そ
して、このリークがはなはだしい場合には、フレーム周
波数と同じ周期で画像の明暗が変化するフリッカーとよ
ばれる現象が生じた。また、ＴＦＴのゲイト電極と画素
電極との寄生容量によってゲイト信号が画素電位と容量
結合し、電圧が変動する現象（ΔＶ）もその原因の１つ
であった。
デンサーから電荷がリークすることであった。その他に
も、コンデンサー内部のリークもあったが、一般には前
者のＴＦＴからのリークの方が１桁程度大きかった。そ
して、このリークがはなはだしい場合には、フレーム周
波数と同じ周期で画像の明暗が変化するフリッカーとよ
ばれる現象が生じた。また、ＴＦＴのゲイト電極と画素
電極との寄生容量によってゲイト信号が画素電位と容量
結合し、電圧が変動する現象（ΔＶ）もその原因の１つ
であった。
【０００４】これらの問題を解決するには、画素容量に
平行に補助の容量（付加容量とも言う）を付けることが
なされてきた。これは、回路図で表せば図１（Ａ）のよ
うになる。すなわち、このような補助容量によって、画
素容量の電荷の放電の時定数が増加する。また、ΔＶ
は、ゲイトパルス（信号電圧）をＶG 、画素容量を
ＣLC、補助容量をＣ、ゲイト電極と画素電極の寄生容量
をＣ’としたときには、 ΔＶ＝Ｃ’ＶG ／（ＣLC＋Ｃ’＋Ｃ） で表され、ＣがＣ’やＣLCに比べて大きければΔＶを低
下させることが出来た。
平行に補助の容量（付加容量とも言う）を付けることが
なされてきた。これは、回路図で表せば図１（Ａ）のよ
うになる。すなわち、このような補助容量によって、画
素容量の電荷の放電の時定数が増加する。また、ΔＶ
は、ゲイトパルス（信号電圧）をＶG 、画素容量を
ＣLC、補助容量をＣ、ゲイト電極と画素電極の寄生容量
をＣ’としたときには、 ΔＶ＝Ｃ’ＶG ／（ＣLC＋Ｃ’＋Ｃ） で表され、ＣがＣ’やＣLCに比べて大きければΔＶを低
下させることが出来た。
【０００５】
【発明が解決しようとする課題】従来は、このような補
助容量は図１（Ｂ）もしくは（Ｃ）に示されるような回
路配置をしていた。図１（Ｂ）の方法では、ゲイト線Ｘ
n （あるいはＹm ）と並行に接地線、例えば図示するよ
うなＸn ’を形成し、この上に画素電極をオーバーラッ
プさせて容量Ｃを形成するというものがあった。典型的
な構造は図２（Ａ）に示される。補助容量Ｃは斜線部に
示される。しかしこの方法では、新たに配線を形成しな
ければならないので、開口率が低下し、画面が暗くなる
という欠点を有していた。
助容量は図１（Ｂ）もしくは（Ｃ）に示されるような回
路配置をしていた。図１（Ｂ）の方法では、ゲイト線Ｘ
n （あるいはＹm ）と並行に接地線、例えば図示するよ
うなＸn ’を形成し、この上に画素電極をオーバーラッ
プさせて容量Ｃを形成するというものがあった。典型的
な構造は図２（Ａ）に示される。補助容量Ｃは斜線部に
示される。しかしこの方法では、新たに配線を形成しな
ければならないので、開口率が低下し、画面が暗くなる
という欠点を有していた。
【０００６】これに対し、図１（Ｃ）に示すようにゲイ
ト線Ｘn に接続した画素の一部を次のゲイト線Ｘn+1 に
オーバーラップさせて、これを補助容量Ｃとするものが
提案されている。この場合には新たに配線を形成するこ
とがないので、開口率は低下しない。しかし、従来は、
画素の配置に関しては、同じデータ線Ｙm に接続し、ゲ
イト線が互いに隣接する画素Ｚn,m と画素Ｚn+1,m はデ
ータ線に対して同じ方向に設けられ、効率的な画素の配
置に関しては特に考察されていなかった。すなわち、こ
の場合には上の行の画素が下の行の画素のＴＦＴと接触
する危険性をはらんでいた。本発明はこのような点を鑑
みてなされたものであり、効率的な画素の配置を提案す
るものである。
ト線Ｘn に接続した画素の一部を次のゲイト線Ｘn+1 に
オーバーラップさせて、これを補助容量Ｃとするものが
提案されている。この場合には新たに配線を形成するこ
とがないので、開口率は低下しない。しかし、従来は、
画素の配置に関しては、同じデータ線Ｙm に接続し、ゲ
イト線が互いに隣接する画素Ｚn,m と画素Ｚn+1,m はデ
ータ線に対して同じ方向に設けられ、効率的な画素の配
置に関しては特に考察されていなかった。すなわち、こ
の場合には上の行の画素が下の行の画素のＴＦＴと接触
する危険性をはらんでいた。本発明はこのような点を鑑
みてなされたものであり、効率的な画素の配置を提案す
るものである。
【０００７】
【問題を解決するための手段】この問題の解決するため
に、本発明では、隣合う画素Ｚn,m と画素Ｚn+1,m の配
置をデータ線を挟んで互いに逆に配置することを特徴と
する。典型的には図２（Ｂ）に示される。すなわち、本
発明ではゲイト線Ｘn とデータ線Ｙm に接続する画素Ｚ
n,m は、その下の行のゲイト線Ｘn+1 と同じデータ線Ｙ
m に接続する画素Ｚn+1,m とをたがいちがいに配置す
る。そして、画素Ｚn,m の画素電極はゲイト線Ｘn+1 を
横断して、ここに補助容量Ｃ（斜線部）を形成するもの
である。
に、本発明では、隣合う画素Ｚn,m と画素Ｚn+1,m の配
置をデータ線を挟んで互いに逆に配置することを特徴と
する。典型的には図２（Ｂ）に示される。すなわち、本
発明ではゲイト線Ｘn とデータ線Ｙm に接続する画素Ｚ
n,m は、その下の行のゲイト線Ｘn+1 と同じデータ線Ｙ
m に接続する画素Ｚn+1,m とをたがいちがいに配置す
る。そして、画素Ｚn,m の画素電極はゲイト線Ｘn+1 を
横断して、ここに補助容量Ｃ（斜線部）を形成するもの
である。
【０００８】このようにして形成される補助容量の特徴
は、従来のような難しいパターンの中で形成される場合
と異なり、作製が容易であるということである。図から
も明らかなように、従来の方法では画素電極はＴＦＴに
隣接するゲイト線にオーバーラップさせなければならな
かった。この場合にはＴＦＴを破壊する危険性が高かっ
た。しかし、本発明では補助容量の設けられる部分はＴ
ＦＴが近くにないのでＴＦＴを破壊する危険はない。ま
た、このようにたがいちがいに配置された場合には、画
素をそのままカラー配置する上でも都合がよかった。
は、従来のような難しいパターンの中で形成される場合
と異なり、作製が容易であるということである。図から
も明らかなように、従来の方法では画素電極はＴＦＴに
隣接するゲイト線にオーバーラップさせなければならな
かった。この場合にはＴＦＴを破壊する危険性が高かっ
た。しかし、本発明では補助容量の設けられる部分はＴ
ＦＴが近くにないのでＴＦＴを破壊する危険はない。ま
た、このようにたがいちがいに配置された場合には、画
素をそのままカラー配置する上でも都合がよかった。
【０００９】すなわち、従来は色の混合性をよくするた
めに、画素の配置を蜂の巣状あるいは六角形状にするこ
とがなされていたが、その際には、配線をそれに応じて
曲げていて。このことは配線抵抗の増大につながり、ま
た、作製の困難さから不良が増加する原因となった。し
かしながら、本発明ではわざわざ配線を曲げなくとも理
想的な六角形状の構造が得られる。
めに、画素の配置を蜂の巣状あるいは六角形状にするこ
とがなされていたが、その際には、配線をそれに応じて
曲げていて。このことは配線抵抗の増大につながり、ま
た、作製の困難さから不良が増加する原因となった。し
かしながら、本発明ではわざわざ配線を曲げなくとも理
想的な六角形状の構造が得られる。
【００１０】本発明を実施しようとしても、特に高等な
技術が必要とされるわけでもなく、従来のＴＦＴ作製技
術を援用すればよいので、極めて平易に実行される。以
下に本発明の構造を有する回路の作製方法を実施例とし
て記述する。
技術が必要とされるわけでもなく、従来のＴＦＴ作製技
術を援用すればよいので、極めて平易に実行される。以
下に本発明の構造を有する回路の作製方法を実施例とし
て記述する。
【００１１】
【実施例】図２（Ｂ）に本実施例で作製した補助容量を
有する回路の上面から見た概略図を示す。図において、
Ｘn はゲイト配線である。また、Ｘn+1 は次行のゲイト
線で、画素Ｚn,m の補助容量をも形成する。Ｙm はデー
タ線である。ＣLCは画素容量（画素電極）を示し、Ｃは
Ｘn とＣLCの重なりでできる補助容量である。
有する回路の上面から見た概略図を示す。図において、
Ｘn はゲイト配線である。また、Ｘn+1 は次行のゲイト
線で、画素Ｚn,m の補助容量をも形成する。Ｙm はデー
タ線である。ＣLCは画素容量（画素電極）を示し、Ｃは
Ｘn とＣLCの重なりでできる補助容量である。
【００１２】図３に本実施例の作製工程を示した。図
（Ａ−１）、（Ｂ−１）、（Ｃ−１）、（Ｄ−１）は断
面図であり、（Ａ−２）、（Ｂ−２）、（Ｃ−２）、
（Ｄ−２）は上面図である。なお各プロセスの詳細につ
いては、特願平４−３０２２０や同４−３８６３７、同
３−２７３３７７に記述されているので、ここでは特に
述べない。
（Ａ−１）、（Ｂ−１）、（Ｃ−１）、（Ｄ−１）は断
面図であり、（Ａ−２）、（Ｂ−２）、（Ｃ−２）、
（Ｄ−２）は上面図である。なお各プロセスの詳細につ
いては、特願平４−３０２２０や同４−３８６３７、同
３−２７３３７７に記述されているので、ここでは特に
述べない。
【００１３】まず、基板１上に下地の酸化珪素膜２を形
成する。これは酸化珪素と窒化珪素の多層膜でも構わな
い。そして、島状の半導体領域３を形成する。さらに、
ゲイト絶縁膜（酸化珪素）４を形成し、アルミニウムで
ゲイト線Ｘn （５）と次行のゲイト線Ｘn+1 （６）とを
形成した。（図３（Ａ−１）および（Ａ−２））図には
示されていないが、ゲイト線６の左方、あるいは右方に
はやはり島状半導体領域３と同じような半導体領域が形
成される。
成する。これは酸化珪素と窒化珪素の多層膜でも構わな
い。そして、島状の半導体領域３を形成する。さらに、
ゲイト絶縁膜（酸化珪素）４を形成し、アルミニウムで
ゲイト線Ｘn （５）と次行のゲイト線Ｘn+1 （６）とを
形成した。（図３（Ａ−１）および（Ａ−２））図には
示されていないが、ゲイト線６の左方、あるいは右方に
はやはり島状半導体領域３と同じような半導体領域が形
成される。
【００１４】その後、陽極酸化をおこなって、ゲイト配
線５と６の周囲に酸化アルミニウム被膜７および８を形
成した。そして、不純物注入をおこなって、不純物領域
（ソース／ドレイン）９を形成した。（図３（Ｂ−１）
および（Ｂ−２））
線５と６の周囲に酸化アルミニウム被膜７および８を形
成した。そして、不純物注入をおこなって、不純物領域
（ソース／ドレイン）９を形成した。（図３（Ｂ−１）
および（Ｂ−２））
【００１５】ついで、酸化珪素の層間絶縁物を厚さ５０
０ｎｍだけ形成した。ここでは、データ線の下の部分だ
けに酸化珪素１０を残して、後は全て除去した。（図３
（Ｃ−１）および（Ｃ−２））
０ｎｍだけ形成した。ここでは、データ線の下の部分だ
けに酸化珪素１０を残して、後は全て除去した。（図３
（Ｃ−１）および（Ｃ−２））
【００１６】データ線とゲイト線５、６が交差する部分
では容量が生じ、この容量はゲイト信号やデータの遅延
をもたらす。容量を少なくするためには、このように層
間絶縁物を厚く形成することがよいのであるが、その他
の部分に関しては、このような層間絶縁物は特に必要と
されないからである。特に本実施例のように、酸化珪素
層をゲイト絶縁膜として形成されたものまで除去してし
まった場合には、従来のようなコンタクトホールという
ものは不要であり、したがって、コンタクトの不良は著
しく低減できた。
では容量が生じ、この容量はゲイト信号やデータの遅延
をもたらす。容量を少なくするためには、このように層
間絶縁物を厚く形成することがよいのであるが、その他
の部分に関しては、このような層間絶縁物は特に必要と
されないからである。特に本実施例のように、酸化珪素
層をゲイト絶縁膜として形成されたものまで除去してし
まった場合には、従来のようなコンタクトホールという
ものは不要であり、したがって、コンタクトの不良は著
しく低減できた。
【００１７】このような工程においては、、酸化珪素領
域１０の部分にはマスクが必要であるが、その他の部分
にはマスクは特に必要とはされない。なぜならば、陽極
酸化膜として形成される酸化アルミニウムは極めて耐蝕
性が強く、例えばバッファーフッ酸によるエッチングで
は酸化珪素のエッチングレイトに比べて十分にエッチン
グレイトが遅いからである。
域１０の部分にはマスクが必要であるが、その他の部分
にはマスクは特に必要とはされない。なぜならば、陽極
酸化膜として形成される酸化アルミニウムは極めて耐蝕
性が強く、例えばバッファーフッ酸によるエッチングで
は酸化珪素のエッチングレイトに比べて十分にエッチン
グレイトが遅いからである。
【００１８】したがって、ゲイト電極の部分に関しては
自己整合的に酸化珪素膜をエッチングできる。従来は、
ＴＦＴのコンタクトホールの形成のために微細なマスク
あわせが必要であったが、本実施例では不要である。当
然のことながら、補助配線上に形成された酸化珪素も除
去され、陽極酸化膜が露出する。
自己整合的に酸化珪素膜をエッチングできる。従来は、
ＴＦＴのコンタクトホールの形成のために微細なマスク
あわせが必要であったが、本実施例では不要である。当
然のことながら、補助配線上に形成された酸化珪素も除
去され、陽極酸化膜が露出する。
【００１９】最後に、アルミニウムもしくはクロムでデ
ータ線１１を形成し、また、ＩＴＯで画素電極１２を形
成した。このとき、画素電極とゲイト線６とを重なるよ
うに配置することによって補助容量１３を形成できた。
（図４（Ｄ−１）および（Ｄ−２））もちろん、ＴＦＴ
の画素電極側にもアルミニウム（あるいはクロム）の電
極・配線を形成し、その上に画素電極をＩＴＯで形成し
てもよい。
ータ線１１を形成し、また、ＩＴＯで画素電極１２を形
成した。このとき、画素電極とゲイト線６とを重なるよ
うに配置することによって補助容量１３を形成できた。
（図４（Ｄ−１）および（Ｄ−２））もちろん、ＴＦＴ
の画素電極側にもアルミニウム（あるいはクロム）の電
極・配線を形成し、その上に画素電極をＩＴＯで形成し
てもよい。
【００２０】本実施例では、補助容量の断面の構造にお
いては、金属配線（アルミニウム）／陽極酸化物（酸化
アルミニウム）／画素電極（ＩＴＯ）という構造となっ
ている。この場合には酸化アルミニウムは比誘電率が酸
化珪素の３倍もあるので、補助容量を大きくすることに
寄与する。さらに大きな補助容量が必要とされる場合に
は、ゲイト線をタンタルやチタンとして、陽極酸化をお
こない、それらの酸化物を補助容量の誘電体とすればよ
い。
いては、金属配線（アルミニウム）／陽極酸化物（酸化
アルミニウム）／画素電極（ＩＴＯ）という構造となっ
ている。この場合には酸化アルミニウムは比誘電率が酸
化珪素の３倍もあるので、補助容量を大きくすることに
寄与する。さらに大きな補助容量が必要とされる場合に
は、ゲイト線をタンタルやチタンとして、陽極酸化をお
こない、それらの酸化物を補助容量の誘電体とすればよ
い。
【００２１】あるいは、このような作製方法・構造を取
らずに、従来よく用いられたような金属配線／酸化物
（酸化珪素、窒化珪素等ＣＶＤ法やスパッタ法で形成で
きる）／画素電極という方法を使用してもよい。
らずに、従来よく用いられたような金属配線／酸化物
（酸化珪素、窒化珪素等ＣＶＤ法やスパッタ法で形成で
きる）／画素電極という方法を使用してもよい。
【００２２】
【発明の効果】以上のように、本発明によって、画素の
配置を効率的におこなうことができた。このような画素
の配置によって、不良を減らすことができたばかりでな
く、カラーの表示をおこなう上でも効果的であった。以
上の記述は、ポリシリコンＴＦでよく使用されるプレー
ナー型のＴＦＴに関するものであったが、アモルファス
シリコンＴＦＴで良く使用される逆スタガー型のＴＦＴ
であっても同じ効果が得られることは明らかである。
配置を効率的におこなうことができた。このような画素
の配置によって、不良を減らすことができたばかりでな
く、カラーの表示をおこなう上でも効果的であった。以
上の記述は、ポリシリコンＴＦでよく使用されるプレー
ナー型のＴＦＴに関するものであったが、アモルファス
シリコンＴＦＴで良く使用される逆スタガー型のＴＦＴ
であっても同じ効果が得られることは明らかである。
【図１】 アクティブマトリクスの回路図を示す。
【図２】 （Ａ）従来法によるアクティブマトリクスの
回路配置を示す。（Ｂ）本発明によるアクティブマトリ
クスの回路配置を示す。
回路配置を示す。（Ｂ）本発明によるアクティブマトリ
クスの回路配置を示す。
【図３】 本発明による回路の作製工程例を示す。
１ 基板 ２ 下地酸化珪素層 ３ 島状半導体領域 ４ ゲイト絶縁膜 ５、６ ゲイト電極・配線 ７、８ 陽極酸化膜 ９ 不純物領域 １０ 層間絶縁物 １１ データ線 １２ 画素電極 １３ 補助容量
Claims (5)
- 【請求項１】 複数の画素を有し、 前記複数の画素にはそれぞれ、画素電極と、該画素電極
に接続された薄膜トランジスタ及び容量とが設けられた
アクティブマトリクス型の表示装置であって、 画素Ｚn,m において、第ｎ行のゲート線Ｘn 及び第ｍ列
のデータ線Ｙm に前記薄膜トランジスタが接続され、該
薄膜トランジスタに画素電極ＸnＹm が接続され、 画素Ｚn+1,m において、第ｎ＋１行のゲート線Ｘn+1 及
び第ｍ列のデータ線Ｙm に前記薄膜トランジスタが接続
され、該薄膜トランジスタに画素電極Ｘn+1Ｙmが接続さ
れ、 前記ゲート線Ｘn+1 は前記画素電極ＸnＹm と絶縁物を
介して重なり、前記画素Ｚn,m の前記容量は、前記ゲー
ト線Ｘn+1 及び前記画素電極ＸnＹm を１対の電極に、
前記絶縁物を誘電体とし、 第ｎ＋２行のゲート線Ｘn+2は前記画素電極Ｘn+1Ｙm と
絶縁物を介して重なり、前記画素Ｚn+1,m の前記容量
は、前記ゲート線Ｘn+2 及び前記画素電極Ｘn+1Ｙmを１
対の電極に、前記絶縁物を誘電体とし、 前記データ線Ｙmにおいて、前記画素Ｚn,m の前記薄膜
トランジスタの接続部は、前記画素Ｚn+1,mの前記薄膜
トランジスタの接続部と同じ側になく、かつ前記データ
線Ｙmは前記画素Ｚn,mの薄膜トランジスタの接続部と前
記画素Ｚn+1,mの薄膜トランジスタの接続部の間で屈曲
していなく、前記画素Ｚ n,m の一部はゲート線と平行な
方向に前記画素Ｚ n+1,m の一部と近接していることを特
徴とする表示装置。 - 【請求項２】複数の画素を有し、前記複数の画素にはそ
れぞれ、画素電極と、該画素電極に接続された薄膜トラ
ンジスタ及び容量とが設けられたアクティブマトリクス
型の表示装置であって、 画素Ｚn,m において、第ｎ行のゲート線Ｘn 及び第ｍ列
のデータ線Ｙm に前記薄膜トランジスタが接続され、該
薄膜トランジスタに画素電極ＸnＹm が接続され、 画素Ｚn+1,m において、第ｎ＋１行のゲート線Ｘn+1 及
び第ｍ列のデータ線Ｙm に前記薄膜トランジスタが接続
され、該薄膜トランジスタに画素電極Ｘn+1Ｙmが接続さ
れ、 前記ゲート線Ｘn+1 は前記画素電極ＸnＹm と絶縁物を
介して重なり、前記画素Ｚn,m の前記容量は、前記ゲー
ト線Ｘn+1 及び前記画素電極ＸnＹm を１対の電極に、
前記絶縁物を誘電体とし、 第ｎ＋２行のゲート線Ｘn+2は前記画素電極Ｘn+1Ｙm と
絶縁物を介して重なり、前記画素Ｚn+1,m の前記容量
は、前記ゲート線Ｘn+2 及び前記画素電極Ｘn+1Ｙmを１
対の電極に、前記絶縁物を誘電体とし、 前記データ線Ｙmにおいて、前記画素Ｚn,m の前記薄膜
トランジスタの接続部は、前記画素Ｚn+1,mの前記薄膜
トランジスタの接続部と同じ側になく、かつ前記データ
線Ｙmは前記画素Ｚn,mの薄膜トランジスタの接続部と前
記画素Ｚn+1,mの薄膜トランジスタの接続部の間で屈曲
していなく、 前記画素Ｚn,m の一部は行方向に前記画素Ｚn+1,m の一部
と近接していることを特徴とする表示装置。 - 【請求項３】 請求項１又は２において、前記薄膜トラ
ンジスタのチャネル形成領域は、アモルファスシリコン
でなることを特徴とする表示装置。 - 【請求項４】 請求項１乃至３のいずれか一において、
前記薄膜トランジスタは、プレナー型の薄膜トランジス
タであることを特徴とする表示装置。 - 【請求項５】 請求項１乃至３のいずれか一において、
前記薄膜トランジスタは、逆スタガー型の薄膜トランジ
スタであることを特徴とする表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12432392A JP3215158B2 (ja) | 1992-04-17 | 1992-04-17 | アクティブマトリクス表示装置 |
| US08/040,275 US5576857A (en) | 1992-04-02 | 1993-03-30 | Electro-optical device with transistors and capacitors method of driving the same |
| CN93105476A CN1061146C (zh) | 1992-04-02 | 1993-04-02 | 电光器件及其制造方法和驱动方法 |
| JP2000126883A JP3373483B2 (ja) | 1992-04-17 | 2000-04-27 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12432392A JP3215158B2 (ja) | 1992-04-17 | 1992-04-17 | アクティブマトリクス表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000126883A Division JP3373483B2 (ja) | 1992-04-17 | 2000-04-27 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05297405A JPH05297405A (ja) | 1993-11-12 |
| JP3215158B2 true JP3215158B2 (ja) | 2001-10-02 |
Family
ID=14882498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12432392A Expired - Lifetime JP3215158B2 (ja) | 1992-04-02 | 1992-04-17 | アクティブマトリクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3215158B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4643774B2 (ja) | 1997-10-18 | 2011-03-02 | 三星電子株式会社 | 液晶表示装置及びその製造方法 |
| KR100286048B1 (ko) * | 1998-06-24 | 2001-04-16 | 윤종용 | 박막 트랜지스터 액정 표시 장치 |
| TW491959B (en) * | 1998-05-07 | 2002-06-21 | Fron Tec Kk | Active matrix type liquid crystal display devices, and substrate for the same |
| KR20000041955A (ko) * | 1998-12-24 | 2000-07-15 | 김영환 | 박막 트랜지스터 액정표시소자 |
| JP4869601B2 (ja) * | 2003-03-26 | 2012-02-08 | 株式会社半導体エネルギー研究所 | 半導体装置および半導体装置の作製方法 |
| JP2006053267A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | 表示装置およびその製造方法 |
| TWI597552B (zh) | 2012-01-20 | 2017-09-01 | 群康科技(深圳)有限公司 | 畫素結構 |
-
1992
- 1992-04-17 JP JP12432392A patent/JP3215158B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05297405A (ja) | 1993-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2814161B2 (ja) | アクティブマトリクス表示装置およびその駆動方法 | |
| JP3133140B2 (ja) | 表示装置 | |
| JPH1010548A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JPH0814669B2 (ja) | マトリクス型表示装置 | |
| JP3402909B2 (ja) | 薄膜トランジスタ装置及び液晶表示装置 | |
| US5880794A (en) | Active matrix liquid crystal display and method with two anodizations | |
| JP2000330132A (ja) | アクティブマトリクス型表示装置 | |
| JP2827570B2 (ja) | 液晶ディスプレイ | |
| JP3127619B2 (ja) | アクティブマトリクス基板 | |
| JP3215158B2 (ja) | アクティブマトリクス表示装置 | |
| JPH07191348A (ja) | 液晶表示装置の製法 | |
| JPH0213928A (ja) | 薄膜トランジスタアレイ | |
| JPH10142636A (ja) | アクティブマトリクス型表示回路 | |
| US6693681B1 (en) | Electro-optical device and method of driving the same | |
| JP3092747B2 (ja) | アクティブマトリクス表示装置 | |
| JPH10206893A (ja) | アクティブマトリクス型液晶表示装置 | |
| JP3518851B2 (ja) | アクティブマトリクス基板の駆動方法 | |
| JP3102467B2 (ja) | アクティブマトリクス表示装置の作製方法 | |
| JP3373483B2 (ja) | 表示装置 | |
| JP3095880B2 (ja) | アクティブマトリクス表示装置 | |
| JP3089675B2 (ja) | 薄膜電界効果型トランジスタ駆動液晶表示素子アレイ及び駆動方法 | |
| JP3088834B2 (ja) | アクティブマトリクス表示装置およびその駆動方法 | |
| JP2002182245A (ja) | アクティブマトリクス基板の製造方法 | |
| JP3216053B2 (ja) | 液晶表示装置 | |
| US8059221B2 (en) | Liquid crystal display and manufacturing method of the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |