JP3089675B2 - 薄膜電界効果型トランジスタ駆動液晶表示素子アレイ及び駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜電界効果型トラン
ジスタ駆動液晶表示素子アレイに関するものである。

【０００２】

【従来の技術】薄膜電界効果型トランジスタ駆動液晶表
示装置においては、薄膜電界効果型トランジスタはスイ
ッチング素子として使用される。このスイッチング素子
として水素化アモルファスシリコン薄膜電界効果型トラ
ンジスタを用いた場合の従来の表示素子アレイを図６に
示す。図６（ａ）は平面図、図６（ｂ）は図６（ａ）の
Ａ−Ａ線断面図である。そして、１画素の等価回路を図
７に示す。さらに、駆動波形のタイミングチャートを図
８に示す。

【０００３】図６において、１（Ｎ−１），１（Ｎ）
…，（Ｎ＝１，２，…）はゲート線、２（Ｍ，Ｎ），
（Ｍ＝１，２，…，Ｎ＝１，２，…）はゲート電極、３
（Ｍ−１），３（Ｍ），…，（Ｍ＝１，２，…）はソー
ス線、４はソース電極、５はドレイン電極、６（Ｍ，
Ｎ）は画素電極、７はゲート絶縁膜、８は高抵抗のアモ
ルファスシリコン膜、９は燐をドープしたアモルファス
シリコン膜、１０は表面保護膜、１１はガラス基板、１
２Ｎは蓄積コンデンサ線である。図７において、Ｔ
（Ｍ，Ｎ）は薄膜電界効果型トランジスタ、１４は液晶
からなる１画素の液晶コンデンサ、Ｃｓｔは蓄積コンデ
ンサ、Ｃｇｄは薄膜電界効果型トランジスタにおけるゲ
ート・ドレイン間の寄生容量であり、チャネル容量や、
ゲート電極及びドレイン電極の重なりから発生する。１
５は液晶を挟んで配置された対向電極である。実際の液
晶表示素子アレイでは、図７の等価回路がマトリックス
状に配置されている。図８において、Ｖｇｎはｎ番目の
ゲート線１（Ｎ）に印加される走査パルス、ＶｓｍはＭ
番目のソース線に印加される信号、Ｖｄｍｎは画素電極
６（Ｍ，Ｎ）の電位、Ｖｃは対向電極１５の電位であ
る。

【０００４】図６を用いて、従来の薄膜電界効果型トラ
ンジスタ駆動液晶表示素子アレイの構造について製造工
程を示すことにより説明する。まずガラス基板１１上に
クロムからなるゲート線１（Ｎ），Ｎ＝１，２，…、ゲ
ート電極２（Ｍ，Ｎ）及び蓄積コンデンサ線１２Ｎを形
成する。次に、窒化シリコンからなるゲート絶縁膜７、
アモルファスシリコン膜８、燐をドープしたアモルファ
スシリコン膜９を連続して成膜し、ゲート電極２（Ｍ，
Ｎ）上、ゲート線１（Ｎ）及び蓄積コンデンサ線１２Ｎ
とソース線３（Ｍ）との交点に、アモルファスシリコン
膜８、燐をドープしたアモルファスシリコン膜９からな
る島を形成する。そして、インジウム−錫の酸化物（Ｉ
ＴＯ）からなる画素電極６（Ｍ，Ｎ）を形成する。さら
に、クロムを用いて、ソース線３（Ｍ）、ソース電極
４、及びドレイン電極５を形成する。この工程に続い
て、ソース電極４とドレイン電極５間との間の燐をドー
プしたアモルファスシリコン膜９を除去することにより
薄膜電界効果型トランジスタは完成する。最後に、窒化
シリコンからなる表面保護膜１０を形成することによ
り、従来の薄膜電界効果型トランジスタ駆動液晶表示素
子アレイが完成する。

【０００５】次に、図７及び図８を用いて本表示素子ア
レイの動作を説明する。まず映像信号の第１フィールド
においては、各表示セルの輝度に対応する信号電圧がソ
ース線３（Ｍ）より供給され、ゲート線１（Ｎ）に走査
パルスＶｇｎが入力されると薄膜電界効果型トランジス
タＴ（Ｍ，Ｎ）がオンし、信号電圧が液晶コンデンサ１
４及び蓄積コンデンサＣｓｔに書き込まれる。この場
合、信号電圧の電位は共通電極の電位Ｖｃに対して高い
とする。蓄積コンデンサＣｓｔは、液晶コンデンサ１４
の内部抵抗によって電荷が放電されて電位が下がるのを
補う役目をする。薄膜電界効果型トランジスタＴ（Ｍ，
Ｎ）がオフすると、書き込まれた電圧は次の第２フィー
ルドで電圧が書き込まれるまで保持される。映像信号の
第２フィールドでは、第１フィールドと同様にソース線
３（Ｍ）に供給された信号電圧はゲート線１（Ｎ）に走
査パルスが入力されると液晶コンデンサ１４及び蓄積コ
ンデンサＣｓｔに書き込まれる。なお、第２フィールド
では、信号電圧の電位は共通電極の電位Ｖｃに対して低
いとする。薄膜電界効果型トランジスタＴ（Ｍ，Ｎ）が
オフすると、書き込まれた電圧は次のフィールドで電圧
が書き込まれるまで保持される。このように液晶コンデ
ンサ及び蓄積コンデンサを利用して液晶に電圧を印加、
駆動し、透過光強度を変調して画像を表示する。フィー
ルドごとに書き込む電圧の極性を反転し、液晶を交流駆
動しているのは、液晶材の劣化を防止するためである。

【０００６】

【発明が解決しようとする課題】さて、以上述べたよう
に、蓄積コンデンサは液晶コンデンサ内部で電荷が放電
するのを防ぐ機能があるので、できるだけ大きな容量と
することが望ましい。そのためには、蓄積コンデンサ配
線の幅を広くして画素電極との重なり面積を大きくする
必要がある。しかし、その重なり面積が増大すると、ゲ
ート絶縁膜中のごみやピンホールにより画素電極と蓄積
コンデンサ線とが短絡しやすくなり、画素の欠陥が発生
する。この欠陥の発生の割合は重なり面積に比例するの
で、例えば３倍の大きさの蓄積コンデンサを持つ表示素
子アレイでは、画素電極と蓄積コンデンサ線との短絡が
３倍発生するという問題が生ずる。また、ゲート線に印
加される走査パルスがオフする時に、薄膜電界効果型ト
ランジスタ内のゲート・ドレイン間の寄生容量Ｃｇｄに
より、突き抜け現象が発生し、ドレイン電極すなわち画
素電極の電位Ｖｄｍｎは負側にシフトする。このシフト
の大きさΔＶｌｃは、式（１）で計算される。

【０００７】

【０００８】ただし、Ｃｇｄはゲート・ドレイン間の寄
生容量、Ｃｌｃは液晶コンデンサの容量、Ｃｓｔは蓄積
コンデンサの容量、ΔＶｇは走査パルスの振幅である。
ここで問題となるのは、Ｃｇｄ及びＣｌｃは電圧によっ
てその容量が変化することである。Ｃｇｄについては、
薄膜電界効果型トランジスタがオンしているときにはチ
ャネル容量の約１／２とゲート電極及びドレイン電極の
重なり部の容量とから構成されるが，薄膜電界効果型ト
ランジスタのオフ時には走査パルスが閾値電圧以下とな
り、Ｃｇｄはゲート電極及びソース電極の重なり部の容
量のみから構成される。式（１）においては、ゲートの
電位がドレインの電位に対して大きいほど、ΔＶｌｃが
大きくなる。Ｃｌｃついては、液晶は印加された電位に
対して異なる比誘電率をもつ（誘電異方性を持つ）の
で、容量値は一定しない。

【０００９】このように、Ｃｇｄ及びＣｌｃが変化する
ために、式（１）で示されるシフト量ΔＶｌｃは印加さ
れる電圧によって様々に変化するので、液晶を対称的に
交流駆動するための対向電極の電位を最適値とすること
が不可能である。この結果、液晶に直流電位が印加さ
れ、ちらつき現象や長時間同じ画面を表示した後には焼
き付き現象が発生して画質を損ない、さらには液晶の劣
化を促進させていた。

【００１０】本発明は、蓄積コンデンサ部における短絡
を防止した構造を有した液晶表示素子アレイと、ちらつ
きや焼き付き現象を除去した駆動方法を提供することを
目的としている。

【００１１】

【課題を解決するための手段】本発明の薄膜電界効果型
トランジスタ駆動液晶表示素子アレイは、絶縁基板上に
所定方向に互いに平行に配置された複数のゲート線と、
前記ゲート線と交差する方向に配置された複数のソース
線と、前記ゲート線およびソース線の各交差位置に対応
してそれぞれ配置された薄膜電界効果型トランジスタ
と、前記薄膜電界効果トランジスタのドレインに接続さ
れた画素電極と、前記ゲート線と平行に配置され前記画
素電極の一部と間にゲート絶縁膜及び高抵抗半導体層を
介して重なり合う部分を有する蓄積コンデンサ線とを有
する薄膜電界効果型トランジスタ駆動液晶表示素子アレ
イにおいて、前記蓄積コンデンサの容量値が前記薄膜電
界効果型トランジスタのゲート・ドレイン間の寄生容量
に等しいというものである。

【００１２】又、本発明の薄膜電界効果トランジスタ駆
動液晶表示素子アレイの駆動方法は、絶縁基板上に所定
方向に互いに平行に配置された複数のゲート線と、前記
ゲート線と交差する方向に配置された複数のソース線
と、前記ゲート線およびソース線の各交差位置に対応し
てそれぞれ配置された薄膜電界効果型トランジスタと、
前記薄膜電界効果トランジスタのドレインに接続された
画素電極と、前記ゲート線と平行に配置された蓄積コン
デンサ線および間にゲート絶縁膜と高抵抗半導体層を介
して前記蓄積コンデンサ線と重なり合い前記画素電極に
接続されたカバー電極からなる蓄積コンデンサとを有
し、前記蓄積コンデンサの容量値が前記薄膜電界効果型
トランジスタのゲート・ドレイン間の寄生容量に等しい
薄膜電界効果型トランジスタ駆動液晶表示素子アレイ
の、Ｎ番目の前記ゲート線に印加する走査パルスと極性
が逆で１水平走査線時間を越えない遅れを持つ補正パル
スを前記Ｎ番目のゲート線に対応する前記蓄積コンデン
サ線に印加するというものである。

【００１３】

【作用】蓄積コンデンサの層間絶縁膜として、ゲート絶
縁膜の他に高抵抗半導体層も使用することにより、少な
くとも二重絶縁膜となるので、プロセス中に発生するご
みや、ゲート絶縁膜中のピンホールによる電極同士の短
絡を防止することができる。

【００１４】又、蓄積コンデンサの大きさを薄膜電界効
果型トランジスタの寄生容量Ｃｇｄと同じとし、蓄積コ
ンデンサ線の電位として走査パルスに対して振幅が同じ
で逆極性の補正パルスを印加することにより、突き抜け
現象による画素電極電位のシフトを打ち消すことができ
る。蓄積コンデンサ線に印加されるパルスによる画素電
極電位の変化ΔＶｌｃｄは式（２）で示される。

【００１５】

【００１６】なお、ΔＶｓｔは蓄積コンデンサ線に印加
される補正パルスの振幅である。そこで、もし、Ｃｓｔ
＝Ｃｇｄ，ΔＶｇｎ＝ΔＶｓｔｎであればΔＶｌｃ＝Δ
Ｖｌｃｄが成立することになる。蓄積コンデンサにおい
ては、画素電極と蓄積コンデンサ線との間にゲート絶縁
膜と半導体層を挟んでおり、薄膜電界効果型トランジス
タの寄生容量と同構造となる。蓄積コンデンサ線の電位
が画素電極の電位及び閾値電圧よりも高い場合は、薄膜
電界効果型トランジスタにおいて走査パルスが閾値電圧
よりも高い状態になり、チャネルが形成されたことに相
当し、蓄積コンデンサ線の電位が画素電極の電位及び閾
値電圧よりも低い場合は、薄膜電界効果型トランジスタ
において走査パルスが閾値電圧よりも低い状態になり、
チャネルが消滅しオフ状態になることに相当する。した
がって、ΔＶｇ＝ΔＶｓｔを仮定すると、どのような状
態にもＣｓｔ＝Ｃｇｄが成立する。

【００１７】

【実施例】図１（ａ）は本発明の薄膜電界効果型トラン
ジスタ駆動液晶表示素子アレイの１実施例を示す平面
図、図１（ｂ）は図１（ａ）のＡ−Ａ線断面図である。
１（Ｎ−１），１Ｎ…（Ｎ＝１，２，…）はゲート線、
２（Ｍ，Ｎ），（Ｍ＝１，２，…，Ｎ＝１，２，…，）
はゲート電極、３（Ｍ−１），３Ｍ，…はソース線、４
はソース電極、５はドレイン電極、６（Ｍ，Ｎ）は画素
電極、７はゲート絶縁膜、８は高抵抗の水素化アモルフ
ァスシリコン膜、９は燐をドープされた水素化アモルフ
ァスシリコン膜、１０は表面保護膜、１１はガラス基
板、１２Ｎは蓄積コンデンサ線である。

【００１８】本実施例の薄膜電界効果型トランジスタ駆
動画像表示素子アレイの具体的な製造方法を述べること
により、構造の説明をする。まず、ガラス基板１１上に
スパッタリング法によりクロムを０．１μｍ成膜し、パ
ターニングを施すことによりクロムからなるゲート線１
（Ｎ），…、ゲート電極２（Ｍ，Ｎ），…及び蓄積コン
デンサ線１２を形成する。続いてゲート絶縁膜７として
窒化シリコン膜を０．３μｍ、水素化アモルファスシリ
コン膜８を０．２μｍ、燐をドープした水素化アモルフ
ァスシリコン膜９を０．０４μｍ、プラズマ化学気相成
長法により順に成膜する。次に、水素化アモルファスシ
リコン膜８、燐をドープしたアモルファスシリコン膜９
をパターニングして、ゲート電極２（Ｍ，Ｎ）上、ゲー
ト線１（Ｎ）及び蓄積コンデンサ線１２Ｎとソース線３
（Ｍ）との交差点、さらに画素電極６（Ｍ，Ｎ）と蓄積
コンデンサ線１２（Ｎ）との重なり部に島を形成する。
そして、スパッタリング法により、透明導電膜であるＩ
ＴＯを０．０５μｍ成膜した後、画素電極６（Ｍ，Ｎ）
にパターン化する。さらに、スパッタリング法によりク
ロムを０．４μｍ成膜した後、パターニングを行なうこ
とにより、ソース線３（Ｍ）、ソース電極４及びドレイ
ン電極５を形成する。この工程に続いて、ソース電極４
とドレイン電極５間との間の燐をドープしたアモルファ
スシリコン膜９を除去することにより薄膜電界効果型ト
ランジスタは完成する。最後に、窒化シリコンからなる
表面保護膜１０を形成することにより、薄膜電界効果型
トランジスタ駆動液晶表示素子アレイが完成する。

【００１９】以上のように、本発明の構造の薄膜電界効
果型トランジスタ駆動液晶表示素子アレイによれば、蓄
積コンデンサ部において、電極間にゲート絶縁膜、アモ
ルファスシリコン半導体膜及び燐をドープしたアモルフ
ァスシリコン膜の３層が挿入されるので、ゴミやピンホ
ールによる電極間の短絡が防止できる。実際に、本構造
をもつ対角１０インチの大きさの薄膜電界効果型トラン
ジスタ駆動の液晶表示装置を作製した。画素数は縦４０
０、横１９２０で、蓄積コンデンサ部の重なりは従来と
同面積とした。従来は蓄積コンデンサ部における短絡が
１０個以上であったが、本発明の構造の薄膜電界効果型
トランジスタ駆動液晶表示素子アレイでは、短絡が３個
以下であった。

【００２０】次に、本発明の薄膜電界効果トランジスタ
駆動液晶表示素子アレイの駆動方法の１実施例について
説明する。図２（ａ）は本発明の駆動方法の１実施例で
駆動するのに好適な液晶表示素子アレイの平面図、図２
（ｂ）は図２（ａ）のＡ−Ａ線断面図、図２（ｃ）は図
２（ａ）のＢ−Ｂ線断面図である。

【００２１】図において、１（Ｎ−１），１（Ｎ）はゲ
ート線、２（Ｍ，Ｎ）はゲート電極、３（Ｍ−１），３
（Ｍ）はソース線、４はソース電極、５はドレイン電
極、６（Ｍ，Ｎ）は画素電極、７はゲート絶縁膜、８は
アモルファスシリコン膜、９は燐をドープされたアモル
ファスシリコン膜、１０は表面保護膜、１１はガラス基
板、１２Ｎは蓄積コンデンサ線、１３（Ｍ，Ｎ）はカバ
ー電極である。

【００２２】まず、本実施例の駆動方法に用いる薄膜電
界効果型トランジスタ駆動液晶表示素子アレイの構造を
説明する。前述の実施例の液晶表示素子アレイと異なる
のは、カバー電極１３（Ｍ，Ｎ）を追加し、蓄積コンデ
ンサ線１２との重なりの幅、長さ、構造について、薄膜
電界効果型トランジスタのゲート電極２・ドレイン電極
５の重なり部と同一にしている。図２（ｂ），図２
（ｃ）から明らかなように、薄膜電界効果型トランジス
タの中央部で切断した場合のドレイン電極側の構造は、
蓄積コンデンサ部の構造と同一となる。従って、Ｃｓｔ
＝Ｃｇｄとすることができる。

【００２３】図３は１画素の等価回路図、図４は駆動方
法を説明するためのタイミングチャートである。Ｔ
（Ｍ，Ｎ）は薄膜電界効果型トランジスタ、１４は液晶
からなる１画素の液晶コンデンサ、Ｃｓｔは蓄積コンデ
ンサ、Ｃｇｄは薄膜電界効果型トランジスタにおけるゲ
ート・ドレイン間の寄生容量であり、チャネル容量や、
ゲート電極及びドレイン電極の重なりから発生する。１
５は液晶を挟んで配置された対向電極、１２Ｎは蓄積コ
ンデンサ線６（Ｍ，Ｎ）は画素電極である。さらにＣｓ
ｔｐは追加蓄積コンデンサである。後述する実施例の説
明上必要とするが、本実施例とは無関係である。実際の
液晶表示素子アレイでは、図３の等価回路がマトリック
ス状に配置されている。図４において、ＶｇｎはＮ番目
のゲート線１（Ｎ）に印加される走査パルス、Ｖｓｔｎ
は蓄積コンデンサ線に印加される補正パルス、Ｖｓｍは
ｍ番目のソース線３（Ｍ）に印加される信号電圧、Ｖｄ
ｎは画素電極の電位である。補正パルスＶｓｔｎは、走
査パルスＶｇｎと振幅は同じで、極性が逆で、１水平走
査線時間（１Ｈ）以内の遅れを持つ。また対向電極の電
位Ｖｃは、信号電圧Ｖｓの振幅の中心電圧としている。

【００２４】本発明による駆動方法の１実施例について
図３，図４を参照して説明する。まず映像信号の第１フ
ィールドにおいては、各表示セルの輝度に対応する信号
電圧がソース線３（Ｍ）より供給され、ゲート線１
（Ｎ）に走査パルスＶｇｎが入力されると薄膜電界効果
型トランジスタＴ（Ｍ，Ｎ）がオンし、信号電圧が液晶
コンデンサ１４及び蓄積コンデンサＣｓｔに書き込まれ
る（電位は、図４のＶｄｎ）。第１フィールドでは、信
号電圧の電位は共通電極の電位Ｖｃに対して高いとす
る。この書き込みの途中で、蓄積コンデンサ線１２
（Ｎ）に印加された補正パルスＶｓｔｎは走査パルスと
は逆に振れる。走査パルスＶｇｎがオフする（下がる）
時、寄生容量Ｃｇｄにより、前述した式（１）で示され
る大きさΔＶｌｃだけ、画素の電位Ｖｄｎはシフトさせ
られる。

【００２５】しかし、走査パルスＶｇｎがオフした直後
に、補正パルスＶｓｔｎが立ち上がるので、前述した式
（２）で示される大きさΔＶｌｃｄだけ、画素の電位Ｖ
ｄｎは再びシフトさせられる。ここで、Ｃｓｔ＝Ｃｇ
ｄ，ΔＶｇｎ＝ΔＶｓｔｎなので、ΔＶｌｃ＝ΔＶｌｃ
ｄが成立する。すなわち、走査パルスＶｇｎのオフ時
に、画素電極の電位Ｖｄｎが受けたシフトは、補正パル
スＶｓｔｎの立ち上がり時に打ち消されて、元に戻るこ
とになる。その後、画素電極の電位Ｖｄｎは、液晶コン
デンサ内の抵抗によって多少低下するが、次に第２フィ
ールドで電圧が書き込まれるまで保持される。映像信号
の第２フィールドでは、第１フィールドと同様にソース
線３（Ｍ）に供給された信号電圧はゲート線１（Ｎ）に
走査パルスが入力されると液晶コンデンサ１４及び蓄積
コンデンサＣｓｔに書き込まれる。なお、第２フィール
ドでは、信号電圧の電位は共通電極の電位Ｖｃに対して
低いとする。第１フィールドと同様に、書き込みの途中
で、蓄積コンデンサ線１２に印加された補正パルスＶｓ
ｔｎは走査パルスとは逆に振れる。走査パルスＶｇｎが
オフする（下がる）時、寄生容量Ｃｇｄにより、やはり
式（１）で示される大きさΔＶｌｃだけ、画素の電位Ｖ
ｄｎはシフトさせられる。しかし、走査パルスＶｇｎが
オフした直後に、補正パルスＶｓｔｎが立ち上がるの
で、式（２）で示される大きさだけΔＶｌｃｄだけ、画
素の電位Ｖｄｎは再びシフトさせられて、第１フィール
ドと同様元に戻る。その後、画素電極の電位Ｖｄｎは、
液晶コンデンサ内の抵抗によって多少低下するが、次の
フィールドで電圧が書き込まれるまで保持される。

【００２６】以上説明したような寄生容量によるシフト
分を補正する駆動方法によれば、液晶に非対称電圧や直
流電圧が印加されることを極力防止できる。

【００２７】本実施例で述べた蓄積コンデンサの構造を
持つ対角１０インチの大きさの薄膜電界効果型トランジ
スタ液晶表示装置を作製した。画素数は縦４００、横１
９２０とした。本発明の駆動方法により液晶パネルを駆
動したところ、ちらつき現象や、長時間同じ画面を表示
した後の焼き付き現象は観測されなかった。

【００２８】本発明による駆動方法を採用することがで
きる、素子アレイの他の構造例を図５に示す。本構造例
においては、蓄積コンデンサの容量値を大きくするた
め、Ｎ−１番目のゲート線１（Ｎ−１）上に追加蓄積コ
ンデンサ電極１６を形成して、追加蓄積コンデンサＣｓ
ｔｐ（図３）を形成している。図３において、破線部が
追加蓄積コンデンサＣｓｔｐである。この追加蓄積コン
デンサＣｓｔｐにより、液晶コンデンサ１４、蓄積コン
デンサＣｓｔとのコンデンサ系での電荷保持率を向上さ
せ、液晶に印加される電圧を確実にしている。

【００２９】以上の説明において、高抵抗半導体層とし
て水素化アモルファスシリコン膜を使用したが、ノンド
ープ多結晶シリコン膜等の他の半導体も使用できる。水
素化アモルファスシリコン膜を使用した場合には、補正
パルスは外部の集積回路で発生し、蓄積コンデンサ配線
に入力するので、多端子の接続が必要となる。しかし、
多結晶シリコン膜を使用すると、補正パルス発生回路を
同一のガラス基板上に形成できるので、水素化アモルフ
ァスシリコン膜を使用した場合に比べ、端子接続の点で
有利である。さらに、配線材料として、クロムを用いた
が、アルミニウム、タンタル、モリブデン、チタン等の
他の金属も使用できる。また、ゲート絶縁膜、表面保護
膜には窒化シリコンを用いたが、二酸化シリコン等の他
の絶縁膜も使用できる。

【００３０】

【発明の効果】以上述べてきたように、本発明の薄膜電
界効果型トランジスタ駆動液晶表示素子アレイによれ
ば、蓄積コンデンサ部における電極間の短絡が減少し、
製造歩留まりが向上する。また、本発明の駆動法によれ
ば、ちらつき、焼き付き現象のない高画質の画像表示が
可能である。

【図面の簡単な説明】

【図１】本発明薄膜電界効果型トランジスタ駆動液晶表
示素子アレイの１実施例を示す平面図（図１（ａ））お
よび断面図（図１（ｂ））である。

【図２】本発明薄膜電界効果型トランジスタ駆動液晶表
示素子アレイの駆動方法の１実施を適用するのに好適な
液晶表示素子アレイの構造例を示す図である。図２
（ａ）は平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線断
面図、図２（ｃ）は図２（ａ）のＢ−Ｂ線断面図であ
る。

【図３】図２に示した液晶表示素子アレイの等価回路図
である。

【図４】本発明液晶表示素子アレイの駆動方法の１実施
例の説明に使用するタイミングチャートである。

【図５】本発明液晶表示素子アレイの駆動方法を適用す
るのに好適な他の構造例を示す平面図である。

【図６】従来の液晶表示素子アレイを示す平面図（図６
（ａ））および断面図（図６（ｂ））である。

【図７】従来の液晶表示素子アレイの等価回路図であ
る。

【図８】従来の液晶表示素子アレイの動作説明に使用す
るタイミングチャートである。

【符号の説明】

１（Ｎ−１），１（Ｎ） ゲート線 ２（Ｍ，Ｎ） ゲート電極 ３（Ｍ−１），１（Ｍ） ソース線 ４ ソース電極 ５ ドレイン電極 ６（Ｍ，Ｎ） 画素電極 ７ ゲート絶縁膜 ８ 水素化アモルファスシリコン膜 ９ 燐をドープした水素化アモルファスシリコン膜 １０ 表面保護膜 １１ ガラス基板 １２（Ｎ） 蓄積コンデンサ線 １３（Ｍ，Ｎ） カバー電極 １４ 液晶コンデンサ １５ 対向電極 １６ 追加蓄積コンデンサ電極

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁基板上に所定方向に互いに平行に配
   置された複数のゲート線と、前記ゲート線と交差する方
   向に配置された複数のソース線と、前記ゲート線および
   ソース線の各交差位置に対応してそれぞれ配置された薄
   膜電界効果型トランジスタと、前記薄膜電界効果トラン
   ジスタのドレインに接続された画素電極と、前記ゲート
   線と平行に配置され前記画素電極の一部と間にゲート絶
   縁膜及び高抵抗半導体層を介して重なり合う部分を有す
   る蓄積コンデンサ線とを有する薄膜電界効果型トランジ
   スタ駆動液晶表示素子アレイにおいて、前記蓄積コンデ
   ンサの容量値が前記薄膜電界効果型トランジスタのゲー
   ト・ドレイン間の寄生容量に等しいことを特徴とする薄
   膜電界効果型トランジスタ駆動液晶表示素子アレイ。
2. 【請求項２】 絶縁基板上に所定方向に互いに平行に配
   置された複数のゲート線と、前記ゲート線と交差する方
   向に配置された複数のソース線と、前記ゲート線および
   ソース線の各交差位置に対応してそれぞれ配置された薄
   膜電界効果型トランジスタと、前記薄膜電界効果トラン
   ジスタのドレインに接続された画素電極と、前記ゲート
   線と平行に配置された蓄積コンデンサ線および間にゲー
   ト絶縁膜と高抵抗半導体層を介して前記蓄積コンデンサ
   線と重なり合い前記画素電極に接続されたカバー電極か
   らなる蓄積コンデンサとを有し、前記蓄積コンデンサの
   容量値が前記薄膜電界効果型トランジスタのゲート・ド
   レイン間の寄生容量に等しい薄膜電界効果型トランジス
   タ駆動液晶表示素子アレイの、Ｎ番目の前記ゲート線に
   印加する走査パルスと極性が逆で１水平走査線時間を越
   えない遅れを持つ補正パルスを前記Ｎ番目のゲート線に
   対応する前記蓄積コンデンサ線に印加することを特徴と
   する薄膜電界効果型トランジスタ駆動液晶表示素子アレ
   イの駆動方法。