JPH01267618A - マトリクス型表示装置 - Google Patents
マトリクス型表示装置Info
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- JPH01267618A JPH01267618A JP63098536A JP9853688A JPH01267618A JP H01267618 A JPH01267618 A JP H01267618A JP 63098536 A JP63098536 A JP 63098536A JP 9853688 A JP9853688 A JP 9853688A JP H01267618 A JPH01267618 A JP H01267618A
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- electrode
- gate
- insulating film
- additional capacity
- film transistor
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Links
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は薄膜トプンジスク（以下、ＴＰＴと称する）を
アドレス素子として用いるマトリクス型液晶表示素子に
関し、さらに詳しくは半導体膜としてアモルファスシリ
コンを用いた逆スタガー型のＴＰＴをアドレス素子とし
て用いるマトリクス型液晶表示素子に関するものである
。
アドレス素子として用いるマトリクス型液晶表示素子に
関し、さらに詳しくは半導体膜としてアモルファスシリ
コンを用いた逆スタガー型のＴＰＴをアドレス素子とし
て用いるマトリクス型液晶表示素子に関するものである
。
〈従来の技術〉
逆スタガー型のＴＰＴをアドレス素子として用いたマト
リクス型液晶表示素子の構造の一例を第１上に券＝＋電
極２．ゲート絶縁膜５．ａ−５ｉ膜６．絶縁膜７．ｎ”
ａ−５ｉ膜８．ソースおよびドレイン電極９１衷示用絵
素電極１０．保護膜１１を積層することにより形成され
ている。ここで絵素電位保持特性の改善及びゲート電圧
立下がり時のゲート電極とドレイン電極の重なり容量に
起因する絵素電極電位のレベルシフトを低減させる為に
液晶容量に並列となる付加容量Ｃ８を形成している。こ
の付加容ＩｔＣｓは同図に示すように絶縁性基板１上に
透明導電膜を絶縁分離した状態で２層形成して第１層１
２を付加容量電極（接地電極）とし、第２層１０を表示
用絵素電極とすることにより形成される。
リクス型液晶表示素子の構造の一例を第１上に券＝＋電
極２．ゲート絶縁膜５．ａ−５ｉ膜６．絶縁膜７．ｎ”
ａ−５ｉ膜８．ソースおよびドレイン電極９１衷示用絵
素電極１０．保護膜１１を積層することにより形成され
ている。ここで絵素電位保持特性の改善及びゲート電圧
立下がり時のゲート電極とドレイン電極の重なり容量に
起因する絵素電極電位のレベルシフトを低減させる為に
液晶容量に並列となる付加容量Ｃ８を形成している。こ
の付加容ＩｔＣｓは同図に示すように絶縁性基板１上に
透明導電膜を絶縁分離した状態で２層形成して第１層１
２を付加容量電極（接地電極）とし、第２層１０を表示
用絵素電極とすることにより形成される。
〈発明が解決しようとする課題〉
しかしながら、上記構造では付加容ｉ Ｃｓ用の電極１
２として透明導電膜を使用している為、付加容量電極１
２の抵抗が高くなり、駆動信号波形のなまりやクロスト
ークが生じる。付加容量電極１２の抵抗を低くするには
電極膜厚を厚くするか電極幅を大きくするかの２通りの
方法があるが、膜厚を厚くするとその部分での段差が大
きくなり後工程で形成するソース電極等の断線の原因と
なり好ましくない。一方、電極幅を広くすると付加容量
電極１２と絵素電極１０及びソース電極９とのショート
の確率が高くなり、また付加容量絶縁膜２とソース電極
９間の容量が増加して信号のレベルシフトが生じる。更
にプロセス上においても付加容量電極形成の為の工程が
増え、好ましくない。
２として透明導電膜を使用している為、付加容量電極１
２の抵抗が高くなり、駆動信号波形のなまりやクロスト
ークが生じる。付加容量電極１２の抵抗を低くするには
電極膜厚を厚くするか電極幅を大きくするかの２通りの
方法があるが、膜厚を厚くするとその部分での段差が大
きくなり後工程で形成するソース電極等の断線の原因と
なり好ましくない。一方、電極幅を広くすると付加容量
電極１２と絵素電極１０及びソース電極９とのショート
の確率が高くなり、また付加容量絶縁膜２とソース電極
９間の容量が増加して信号のレベルシフトが生じる。更
にプロセス上においても付加容量電極形成の為の工程が
増え、好ましくない。
く課題を解決するための手段〉
本発明は上述する問題点を解決する念めになされたもの
で、互いに直交する方向に配設されたゲート配線とソー
ス配線との各交点に対応して形成され、前記ゲート配線
に連結されるゲート電極。
で、互いに直交する方向に配設されたゲート配線とソー
ス配線との各交点に対応して形成され、前記ゲート配線
に連結されるゲート電極。
前記ソース配線に連結されるソース電極、及びマトリク
ス表示の絵素電極に連結されるドレイン電極、からなる
薄膜トランジスタを表示駆動に対するスイッチング素子
として配設したマトリクス型表示装置において、上記ゲ
ート電極の端部が隣接する薄膜トランジスタに連結され
た絵素電極端部と重なり合って付加容量を形成し、金属
タンタルから成るゲート電画と、五酸化タンタルとプラ
ズマＣＶＤ窒化シリコンとを順次積層してなるゲート絶
縁膜及び付加容量絶縁膜とを有する薄膜トランジスタ駆
動型液晶表示素子を提供するものである。
ス表示の絵素電極に連結されるドレイン電極、からなる
薄膜トランジスタを表示駆動に対するスイッチング素子
として配設したマトリクス型表示装置において、上記ゲ
ート電極の端部が隣接する薄膜トランジスタに連結され
た絵素電極端部と重なり合って付加容量を形成し、金属
タンタルから成るゲート電画と、五酸化タンタルとプラ
ズマＣＶＤ窒化シリコンとを順次積層してなるゲート絶
縁膜及び付加容量絶縁膜とを有する薄膜トランジスタ駆
動型液晶表示素子を提供するものである。
く作 用〉
上述の如く、タンタルを付加容量電極として用いること
により、従来に比べて大幅に付加容量電極の抵抗が低減
され、これに伴って五酸化タンタルを付加容量絶縁膜と
して用いると、五酸化タンタルの誘電率が比較的高いた
め、ゲート電極の一端を付加容量電極として用いて付加
容量電極を形成する面積が小さくても充分な容量を得る
ことができる。このため、成膜、エツチングプロセスの
増加なしに付加容量電極を形成することが可能となる。
により、従来に比べて大幅に付加容量電極の抵抗が低減
され、これに伴って五酸化タンタルを付加容量絶縁膜と
して用いると、五酸化タンタルの誘電率が比較的高いた
め、ゲート電極の一端を付加容量電極として用いて付加
容量電極を形成する面積が小さくても充分な容量を得る
ことができる。このため、成膜、エツチングプロセスの
増加なしに付加容量電極を形成することが可能となる。
。
〈実施例〉
以下、本発明の実施例を図面を用いて詳述するが、本発
明はこれに限定されるものではない。
明はこれに限定されるものではない。
第１図［ａｌ〜ｆｃｌは本発明の一実施例の製造プロセ
スを示す上面図、第１図ｆｄｌは第１図ｆｃ）の等価回
路図、第２図は第１図（ｃｌのＸ−Ｙ断面図である。
スを示す上面図、第１図ｆｄｌは第１図ｆｃ）の等価回
路図、第２図は第１図（ｃｌのＸ−Ｙ断面図である。
ガラス基板からなる絶縁性基板１上にスパッタリングに
よりＴａを８０００λの厚さに形成し、これをホトリソ
グラフィ技術によりパターン化してゲート電極兼付加容
量電極３を形成する。次ＩＣ陽極酸化法により前記ゲー
ト電極兼付加容量電極３をなすＴａ表面を酸化して約２
０００λの五酸化タンタルからなる第１の絶縁膜４を形
成する。
よりＴａを８０００λの厚さに形成し、これをホトリソ
グラフィ技術によりパターン化してゲート電極兼付加容
量電極３を形成する。次ＩＣ陽極酸化法により前記ゲー
ト電極兼付加容量電極３をなすＴａ表面を酸化して約２
０００λの五酸化タンタルからなる第１の絶縁膜４を形
成する。
次に基板１上にプラズマＣＶＤによりＳｉＮｘからなる
第２の絶縁膜５を２０００λの厚さに形成し、連続して
アモルファス５ｉ（ａ−５ｉ）を８０ＯＡの厚さに形成
し、さらにＳｉＮｘを２００ＯＡの厚さに形成する。こ
のａ−５ｉとＳｉＮｘをホトリソグラフィ技術を用いて
パターン化することにより、第１の半導体膜６と第８の
絶縁膜７を形成する。次にプラズマＣＶＤによりｎ ア
モルファスＳ ｉ （ｎ”ａ −５ｉ ）を４００λの
厚さに形成し、ホトリソグラフィ技術を用いてパターン
化することにより、第２の半導体膜８を形成する。次に
スパッタリングあるいは電子ビーム蒸着によりＴｉ。
第２の絶縁膜５を２０００λの厚さに形成し、連続して
アモルファス５ｉ（ａ−５ｉ）を８０ＯＡの厚さに形成
し、さらにＳｉＮｘを２００ＯＡの厚さに形成する。こ
のａ−５ｉとＳｉＮｘをホトリソグラフィ技術を用いて
パターン化することにより、第１の半導体膜６と第８の
絶縁膜７を形成する。次にプラズマＣＶＤによりｎ ア
モルファスＳ ｉ （ｎ”ａ −５ｉ ）を４００λの
厚さに形成し、ホトリソグラフィ技術を用いてパターン
化することにより、第２の半導体膜８を形成する。次に
スパッタリングあるいは電子ビーム蒸着によりＴｉ。
Ｍｏ、Ｗ等の高融点金属をａｏｏｏλの厚さに形成し、
ホトリソグラフィ技術を用いてパターン化することによ
り、ソースおよびドレイン電極９を形成する。次にスパ
ッタリングあるいは電子ビーム蒸着によ）酸化インジウ
ムを主成分とする透明導電膜を１０００λの厚さに形成
し、これをホトリンゲラブイ技術を用いることによりパ
ターン化（−で表示用絵素電へ１０を形成する。式表示
用絵素１ビ、極の端部は第１の絶Ｒ膜４及ＣＪ第２の絶
縁膜５↑介Ｌ２て隣筬するゲート電極３端ｆＨ）と重な
１ており、付加′８−１が形成される（第］Ｎ！ｃ）斜
線部）。
ホトリソグラフィ技術を用いてパターン化することによ
り、ソースおよびドレイン電極９を形成する。次にスパ
ッタリングあるいは電子ビーム蒸着によ）酸化インジウ
ムを主成分とする透明導電膜を１０００λの厚さに形成
し、これをホトリンゲラブイ技術を用いることによりパ
ターン化（−で表示用絵素電へ１０を形成する。式表示
用絵素１ビ、極の端部は第１の絶Ｒ膜４及ＣＪ第２の絶
縁膜５↑介Ｌ２て隣筬するゲート電極３端ｆＨ）と重な
１ており、付加′８−１が形成される（第］Ｎ！ｃ）斜
線部）。
最少にブラズ−７ＣＶＤによりＳｉＮｘからなる保、、
１１々１１を５０００人の厚さに形Ｉえ−ｒる。以上の
、」−うにして、付加容１１？形成したマ［・リクス型
液晶表本素子が作成される。。
１１々１１を５０００人の厚さに形Ｉえ−ｒる。以上の
、」−うにして、付加容１１？形成したマ［・リクス型
液晶表本素子が作成される。。
尚、絵素下極ｉ−１重ね合わせミ）′ｆ′川−用極長付
加″１、”：ｕｋ−イを仮４．１−、て、−亡の絵”、
４１を巧１スｊ力ず占Ｔ Ｆ Ｔのゲーｂｔｉｌ’枳、
ｌ：）−イ〒−に又は−打上のゲート７Ｅ極を用いる。
加″１、”：ｕｋ−イを仮４．１−、て、−亡の絵”、
４１を巧１スｊ力ず占Ｔ Ｆ Ｔのゲーｂｔｉｌ’枳、
ｌ：）−イ〒−に又は−打上のゲート７Ｅ極を用いる。
（−ｆ加′；マ１計電（斌・５′）石、［、γレベルは
直流的に：１どうい−）１／べｌしでも差し支えないが
、絵累電包パ辷保持する期間中（Ｍ込完了直後から次の
９込・つ直前まで）ニー、、ｃ ：ｆ動し、罐い事が望
まし、い。しか［２、本発見月ではデーｌ−電面と付加
容量電極とを兼用１〜でいるのご、会階上位保１゛Ｙ期
間中にゲート選択パルス力印加される。こ（Ｄパルスは
付加容−１全リムして絵素下位を押し上げ、ＴＰＴの動
作点を変化させるが、その方向はＴＰＴのＯＦＦバイア
スを深ぐする方向なので、蓄積された電荷が流れ出る事
はない。
直流的に：１どうい−）１／べｌしでも差し支えないが
、絵累電包パ辷保持する期間中（Ｍ込完了直後から次の
９込・つ直前まで）ニー、、ｃ ：ｆ動し、罐い事が望
まし、い。しか［２、本発見月ではデーｌ−電面と付加
容量電極とを兼用１〜でいるのご、会階上位保１゛Ｙ期
間中にゲート選択パルス力印加される。こ（Ｄパルスは
付加容−１全リムして絵素下位を押し上げ、ＴＰＴの動
作点を変化させるが、その方向はＴＰＴのＯＦＦバイア
スを深ぐする方向なので、蓄積された電荷が流れ出る事
はない。
また、ゲート選択パルス印加中は、液晶に印加される電
圧は変化するが、全保持期間中に占める時間の割合は１
／ゲ一ト本数 なので液晶に印加される電圧の実効値に
与える影曾は無視てきる。
圧は変化するが、全保持期間中に占める時間の割合は１
／ゲ一ト本数 なので液晶に印加される電圧の実効値に
与える影曾は無視てきる。
ここで、付加容量電極とゲート電極とが一体化されるが
、付加容」として絵素電極と重ね合わせされる領域は絵
素電極の周辺部に帯状に設置すると絵素電極が開口率の
減少を小さく抑えることができ、好ましい。これは特に
液晶をノーマリ−ホワイトモード（′ｓｔ界時に白を表
示し、印加電子が高くなるに従って透過率が下がるよう
なモード、例工ばツィステッド・ネマティック型で偏光
仇をクロス状態に配置した場合）で駆動した場合に効果
的である。ノーマリ−ホワイトモードでは絵素電極とゲ
ート配線或いはソース配線との隙間から光がもれてコン
トラスト比を低下させるため、カラーフィルター側に遮
光マスクを設ける必要がある。この捺、Ｔ Ｐ Ｔ基板
とカラーフィル！（−側基板の貼合せマージンを４寸保
する危め２一般ｔでカラーフィルター側・Ｏ遮光マスク
の開口部よりも絵君宵凧り力を大きくする。そこで、カ
ラーフィルターの１１５０部から：ｉみ出［−た絵素電
極領域に付加容ｉｔを設けると、パネルとしての開口率
をほとんど低下させる事なく付加８縫を形成する事がで
きる。
、付加容」として絵素電極と重ね合わせされる領域は絵
素電極の周辺部に帯状に設置すると絵素電極が開口率の
減少を小さく抑えることができ、好ましい。これは特に
液晶をノーマリ−ホワイトモード（′ｓｔ界時に白を表
示し、印加電子が高くなるに従って透過率が下がるよう
なモード、例工ばツィステッド・ネマティック型で偏光
仇をクロス状態に配置した場合）で駆動した場合に効果
的である。ノーマリ−ホワイトモードでは絵素電極とゲ
ート配線或いはソース配線との隙間から光がもれてコン
トラスト比を低下させるため、カラーフィルター側に遮
光マスクを設ける必要がある。この捺、Ｔ Ｐ Ｔ基板
とカラーフィル！（−側基板の貼合せマージンを４寸保
する危め２一般ｔでカラーフィルター側・Ｏ遮光マスク
の開口部よりも絵君宵凧り力を大きくする。そこで、カ
ラーフィルターの１１５０部から：ｉみ出［−た絵素電
極領域に付加容ｉｔを設けると、パネルとしての開口率
をほとんど低下させる事なく付加８縫を形成する事がで
きる。
〈発明の効果〉
な容）（１を得ることができ、他のプロセスにあまり影
衿全与えず高歩留で付ＩＪＤ谷逗を形成できる１３本付
ａＤ ８ ｆｒｔの形成により、検素電位保持特性が改
善さＪＬ、ゲート１（王立下がり時のゲート電ｔｉとド
レイン電極の重なり部γｊｔ、７）容量に寄因する絵素
電極１位のレベルシフトを低減できる。
衿全与えず高歩留で付ＩＪＤ谷逗を形成できる１３本付
ａＤ ８ ｆｒｔの形成により、検素電位保持特性が改
善さＪＬ、ゲート１（王立下がり時のゲート電ｔｉとド
レイン電極の重なり部γｊｔ、７）容量に寄因する絵素
電極１位のレベルシフトを低減できる。
第１して（２］）〜（０ば５へ発明の一実施例の製造上
程を示す上面図、第１図Ｆｄｌは第１図ｆｃｌの等価回
路図、第２図は第１図（ｃｌのＸ−Ｙ断面図、第３図ｆ
ａ）は従来例を示す上面図、第３図（ｂｌは従来例を示
す要部断面図である。 １：絶縁性基板、３：ゲート電極兼付加容量電極、４：
第１の絶縁膜、５：第２の絶縁膜、６：第１の半導体膜
、７：第３の絶縁膜、８：第２の半導体膜、９：ソース
・ドレイン電極、１０：表示用絵素電極、１１：保護模 代理人 弁理士 杉 山 殺 至（他１名）第２図 Ｃ
Ｑ） 第１図 （６）第２ 図 １υ 第３ 図 （Ｑ） ｇ３図（ｂ）
程を示す上面図、第１図Ｆｄｌは第１図ｆｃｌの等価回
路図、第２図は第１図（ｃｌのＸ−Ｙ断面図、第３図ｆ
ａ）は従来例を示す上面図、第３図（ｂｌは従来例を示
す要部断面図である。 １：絶縁性基板、３：ゲート電極兼付加容量電極、４：
第１の絶縁膜、５：第２の絶縁膜、６：第１の半導体膜
、７：第３の絶縁膜、８：第２の半導体膜、９：ソース
・ドレイン電極、１０：表示用絵素電極、１１：保護模 代理人 弁理士 杉 山 殺 至（他１名）第２図 Ｃ
Ｑ） 第１図 （６）第２ 図 １υ 第３ 図 （Ｑ） ｇ３図（ｂ）
Claims (1)
- 【特許請求の範囲】 １、互いに直交する方向に配設されたゲート配線と、ソ
ース配線との各交点に対応して形成され前記ゲート配線
に連結されるゲート電極、前記ソース配線に連結される
ソース電極、及びマトリクス表示の絵素電極に連結され
るドレイン電極、からなる薄膜トランジスタを表示駆動
に対するスイッチング素子として配設したマトリクス型
表示装置において、 上記ゲート電極の端部が、隣接する薄膜トランジスタに
連結された絵素電極端部と重なり合って付加容量を形成
し、 金属タンタルから成るゲート電極と、 五酸化タンタルとプラズマＣＶＤ窒化シリコンとを順次
積層して成るゲート絶縁膜及び付加容量絶縁膜と、を有
することを特徴とする薄膜トランジスタ駆動型液晶表示
素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9853688A JPH0814669B2 (ja) | 1988-04-20 | 1988-04-20 | マトリクス型表示装置 |
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