JPH0964364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/911—Differential oxidation and etching
Abstract
(57)【要約】
【課題】 遮光膜を形成する場合、遮光膜を形成するた
めのレジストパターン形成工程、遮光膜のエッチング工
程等が必要であるため、処理工程が大幅に増加し、ま
た、遮光膜の段差部において、半導体膜が段切れを起こ
す。 【課題解決手段】 絶縁性基板１上に、遮光膜となる金
属膜２、絶縁膜３、及び半導体膜４を順次形成する。次
に、絶縁膜３及び半導体膜４とを所定の形状にパターニ
ングした後、絶縁膜３及び半導体膜４をマスクに金属膜
２の露出領域を酸化し、酸化膜５を形成する。
めのレジストパターン形成工程、遮光膜のエッチング工
程等が必要であるため、処理工程が大幅に増加し、ま
た、遮光膜の段差部において、半導体膜が段切れを起こ
す。 【課題解決手段】 絶縁性基板１上に、遮光膜となる金
属膜２、絶縁膜３、及び半導体膜４を順次形成する。次
に、絶縁膜３及び半導体膜４とを所定の形状にパターニ
ングした後、絶縁膜３及び半導体膜４をマスクに金属膜
２の露出領域を酸化し、酸化膜５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ガラス等の絶縁性
基板上に設けられたＴＦＴを用いる、特にアクティブマ
トリクス型の画像表示装置やイメージセンサー等に利用
できる、半導体薄膜を活性領域に用いる半導体装置の製
造方法に関するものである。
基板上に設けられたＴＦＴを用いる、特にアクティブマ
トリクス型の画像表示装置やイメージセンサー等に利用
できる、半導体薄膜を活性領域に用いる半導体装置の製
造方法に関するものである。
【０００２】
【従来の技術】ガラス等の絶縁性基板上に薄膜トランジ
スタ（以下、「ＴＦＴ」という。）を有する半導体装置
としては、これらのＴＦＴを画素スイッチング素子を用
いるアクティブマトリクス型液晶表示装置やイメージセ
ンサー等が知られている。これらの装置に設けられるＴ
ＦＴには、薄膜状のシリコン半導体膜として、非晶質シ
リコン膜や、結晶性を有するポリシリコン膜を用いたＴ
ＦＴにおいては、半導体膜への光の入射により、オフ電
流の増加、しきい値電圧の変化等、信頼性を低下させる
特性変動を生じる。
スタ（以下、「ＴＦＴ」という。）を有する半導体装置
としては、これらのＴＦＴを画素スイッチング素子を用
いるアクティブマトリクス型液晶表示装置やイメージセ
ンサー等が知られている。これらの装置に設けられるＴ
ＦＴには、薄膜状のシリコン半導体膜として、非晶質シ
リコン膜や、結晶性を有するポリシリコン膜を用いたＴ
ＦＴにおいては、半導体膜への光の入射により、オフ電
流の増加、しきい値電圧の変化等、信頼性を低下させる
特性変動を生じる。
【０００３】このため、図３に示すように、チャネル領
域に遮光膜を形成する技術が用いられている。図３
（ａ）は、従来のチャネル領域に遮光膜を形成したＴＦ
Ｔの断面図であり、同（ｂ）は、従来のチャネル領域に
遮光膜を形成したＴＦＴの平面図である。図３におい
て、１は絶縁基板、２は遮光膜、３は絶縁膜、４は半導
体膜、６はゲート絶縁膜、７はゲート電極、８は層間絶
縁膜、９はコンタクトホール、１０はソース／ドレイン
電極、１１ａ、１１ｂは所定の形状にパターニングされ
たフォトレジストを示す。
域に遮光膜を形成する技術が用いられている。図３
（ａ）は、従来のチャネル領域に遮光膜を形成したＴＦ
Ｔの断面図であり、同（ｂ）は、従来のチャネル領域に
遮光膜を形成したＴＦＴの平面図である。図３におい
て、１は絶縁基板、２は遮光膜、３は絶縁膜、４は半導
体膜、６はゲート絶縁膜、７はゲート電極、８は層間絶
縁膜、９はコンタクトホール、１０はソース／ドレイン
電極、１１ａ、１１ｂは所定の形状にパターニングされ
たフォトレジストを示す。
【０００４】従来のチャネル領域に遮光膜が形成された
ＴＦＴの製造工程を示す図４を用いて、従来のＴＦＴの
製造工程を説明する。
ＴＦＴの製造工程を示す図４を用いて、従来のＴＦＴの
製造工程を説明する。
【０００５】まず、ガラス等の絶縁性基板１上に遮光膜
となるよう、厚さが１００ｎｍのＴａ等の金属薄膜２を
形成する。その後、フォトレジストを堆積し、少なくと
もチャネル領域をすべて覆うような所定の形状のフォト
レジスト１１ａにパターニングする（図４（ａ））。
となるよう、厚さが１００ｎｍのＴａ等の金属薄膜２を
形成する。その後、フォトレジストを堆積し、少なくと
もチャネル領域をすべて覆うような所定の形状のフォト
レジスト１１ａにパターニングする（図４（ａ））。
【０００６】次に、パターニングされたフォトレジスト
１１ａをマスクに上記金属膜２をエッチングする。その
後、全面に絶縁膜３及びチャネル領域、ドレイン領域及
びソース領域が形成される半導体膜４を形成し、その上
に、フォトレジストを塗布し、所定の形状にパターニン
グし（図４（ｂ））、該フォトレジスト１１ｂをマスク
に半導体膜４を所定の形状にパターニングする（図４
（ｃ））。
１１ａをマスクに上記金属膜２をエッチングする。その
後、全面に絶縁膜３及びチャネル領域、ドレイン領域及
びソース領域が形成される半導体膜４を形成し、その上
に、フォトレジストを塗布し、所定の形状にパターニン
グし（図４（ｂ））、該フォトレジスト１１ｂをマスク
に半導体膜４を所定の形状にパターニングする（図４
（ｃ））。
【０００７】その後、ゲート絶縁膜６及びゲート電極７
を形成し、層間絶縁膜８を堆積させ、コンタクトホール
９及びソース／ドレイン電極１０を形成する（図４
（ｄ））。
を形成し、層間絶縁膜８を堆積させ、コンタクトホール
９及びソース／ドレイン電極１０を形成する（図４
（ｄ））。
【０００８】
【発明が解決しようとする課題】しかし、上記従来の方
法で、遮光膜を形成する場合、遮光膜を形成するための
レジストパターン形成工程、遮光膜のエッチング工程等
が必要であるため、処理工程が大幅に増加する。また、
一般的にプロセス上のマージンを確保するため、遮光膜
は半導体膜のチャネル領域よりも大きくレイアウトする
ため、図３（ｂ）に示すように、遮光膜はチャネル領域
からはみ出した分だけ、ＴＦＴ部が大きくなり、表示に
寄与する面積の割合である開口率は低下する。更に、遮
光膜の段差部において、半導体膜が段切れを起こすとい
う問題点が生じる。
法で、遮光膜を形成する場合、遮光膜を形成するための
レジストパターン形成工程、遮光膜のエッチング工程等
が必要であるため、処理工程が大幅に増加する。また、
一般的にプロセス上のマージンを確保するため、遮光膜
は半導体膜のチャネル領域よりも大きくレイアウトする
ため、図３（ｂ）に示すように、遮光膜はチャネル領域
からはみ出した分だけ、ＴＦＴ部が大きくなり、表示に
寄与する面積の割合である開口率は低下する。更に、遮
光膜の段差部において、半導体膜が段切れを起こすとい
う問題点が生じる。
【０００９】本発明は、上記問題点に鑑み、従来より工
程数を低減し、半導体膜下に遮光膜による段差部を生じ
させず、開口率も低下させず、遮光膜を形成する手段を
提供することを目的とするものである。
程数を低減し、半導体膜下に遮光膜による段差部を生じ
させず、開口率も低下させず、遮光膜を形成する手段を
提供することを目的とするものである。
【００１０】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、絶縁性基板上に遮光膜となる
金属膜及び絶縁膜を介して堆積された半導体膜に形成さ
れた薄膜トランジスタ及び画素部を有する半導体装置の
製造方法において、上記絶縁性基板上に、上記金属膜、
絶縁膜及び半導体膜を順次堆積する工程と、上記絶縁膜
及び半導体膜を所定の形状にパターニングした後、上記
絶縁膜及び半導体膜をマスクに上記金属膜の露出領域を
酸化する工程とを有することを特徴とするものである。
半導体装置の製造方法は、絶縁性基板上に遮光膜となる
金属膜及び絶縁膜を介して堆積された半導体膜に形成さ
れた薄膜トランジスタ及び画素部を有する半導体装置の
製造方法において、上記絶縁性基板上に、上記金属膜、
絶縁膜及び半導体膜を順次堆積する工程と、上記絶縁膜
及び半導体膜を所定の形状にパターニングした後、上記
絶縁膜及び半導体膜をマスクに上記金属膜の露出領域を
酸化する工程とを有することを特徴とするものである。
【００１１】また、請求項２記載の本発明の半導体装置
の製造方法は、絶縁性基板上に遮光膜となる金属膜及び
絶縁膜を介して堆積された半導体膜に形成された薄膜ト
ランジスタ及び画素部を有する半導体装置の製造方法に
おいて、上記絶縁性基板上に、上記金属膜を堆積した
後、該金属膜の表面を所定の厚さだけ酸化する工程と、
上記工程で形成された酸化膜上に上記半導体膜を堆積す
る工程と、上記絶縁膜及び半導体膜を所定の形状にパタ
ーニングした後、上記絶縁膜及び半導体膜をマスクに上
記金属膜の露出領域を酸化する工程とを有することを特
徴とするものである。
の製造方法は、絶縁性基板上に遮光膜となる金属膜及び
絶縁膜を介して堆積された半導体膜に形成された薄膜ト
ランジスタ及び画素部を有する半導体装置の製造方法に
おいて、上記絶縁性基板上に、上記金属膜を堆積した
後、該金属膜の表面を所定の厚さだけ酸化する工程と、
上記工程で形成された酸化膜上に上記半導体膜を堆積す
る工程と、上記絶縁膜及び半導体膜を所定の形状にパタ
ーニングした後、上記絶縁膜及び半導体膜をマスクに上
記金属膜の露出領域を酸化する工程とを有することを特
徴とするものである。
【００１２】更に、請求項３記載の本発明の半導体装置
の製造方法は、上記金属膜を、Ｔａ、Ｔｉ、Ｍｏ、Ｗの
いずれかの高融点金属膜とすることを特徴とする、請求
項１又は請求項２記載の半導体装置の製造方法である。
の製造方法は、上記金属膜を、Ｔａ、Ｔｉ、Ｍｏ、Ｗの
いずれかの高融点金属膜とすることを特徴とする、請求
項１又は請求項２記載の半導体装置の製造方法である。
【００１３】
【発明の実施の形態】以下、発明の実施の形態に基づい
て本発明について詳細に説明する。
て本発明について詳細に説明する。
【００１４】図１は請求項１記載の本発明の実施の形態
の製造工程図であり、図２は請求項２記載の本発明の実
施の形態の製造工程図である。
の製造工程図であり、図２は請求項２記載の本発明の実
施の形態の製造工程図である。
【００１５】以下に、図１を用いて、請求項１記載の本
発明の実施の形態の製造工程を説明する。
発明の実施の形態の製造工程を説明する。
【００１６】まず、３００ｍｍ2程度のガラス基板等の
絶縁性基板１の表面を洗浄後、遮光膜として、金属膜２
をスパッタリング法を用いて、厚さ１００ｎｍ程度堆積
させる。尚、金属膜２としては、後の工程における高熱
処理に対して耐性を有し、酸化することにより透明にな
る金属であれば良く、Ｔａ、Ｔｉ、Ｍｏ、Ｗ等の高融点
金属膜が望ましい。
絶縁性基板１の表面を洗浄後、遮光膜として、金属膜２
をスパッタリング法を用いて、厚さ１００ｎｍ程度堆積
させる。尚、金属膜２としては、後の工程における高熱
処理に対して耐性を有し、酸化することにより透明にな
る金属であれば良く、Ｔａ、Ｔｉ、Ｍｏ、Ｗ等の高融点
金属膜が望ましい。
【００１７】次に、絶縁膜３として、酸化シリコン膜
（ＳｉＯ2）や窒化シリコン膜（ＳｉＮ）をＣＶＤ法や
スパッタリング法を用いて、厚さ５０〜１００ｎｍ程度
堆積させる。続いて、全面にアモルファスシリコン膜４
ａをＣＶＤ法を用いて厚さ１０〜５０ｎｍ程度堆積させ
る（図１（ａ））。
（ＳｉＯ2）や窒化シリコン膜（ＳｉＮ）をＣＶＤ法や
スパッタリング法を用いて、厚さ５０〜１００ｎｍ程度
堆積させる。続いて、全面にアモルファスシリコン膜４
ａをＣＶＤ法を用いて厚さ１０〜５０ｎｍ程度堆積させ
る（図１（ａ））。
【００１８】次に、フォトリソグラフィを用いて、フォ
トレジスト（図示せず。）を所定の形状にパターニング
し、該パターニングされたフォトレジストをマスクに半
導体膜４となるアモルファスシリコン膜４ａ及び絶縁膜
３を連続してエッチングする（図１（ｂ））。これによ
り、アモルファスシリコン膜４ａ及び絶縁膜３がエッチ
ングされた領域は、金属膜２が露出した状態になる。
トレジスト（図示せず。）を所定の形状にパターニング
し、該パターニングされたフォトレジストをマスクに半
導体膜４となるアモルファスシリコン膜４ａ及び絶縁膜
３を連続してエッチングする（図１（ｂ））。これによ
り、アモルファスシリコン膜４ａ及び絶縁膜３がエッチ
ングされた領域は、金属膜２が露出した状態になる。
【００１９】次に、アモルファスシリコン膜４ａ及び絶
縁膜３をマスクに、酸素雰囲気中で、５５０℃で数時間
のアニールまたは陽極酸化法を用いて、金属膜２の酸化
を行うと、金属膜２の露出した部分だけが選択的に酸化
され、金属酸化膜５となり、アモルファスシリコン膜４
ａの下部には、セルフアラインで、金属膜２からなる遮
光膜が形成される（図１（ｃ））。
縁膜３をマスクに、酸素雰囲気中で、５５０℃で数時間
のアニールまたは陽極酸化法を用いて、金属膜２の酸化
を行うと、金属膜２の露出した部分だけが選択的に酸化
され、金属酸化膜５となり、アモルファスシリコン膜４
ａの下部には、セルフアラインで、金属膜２からなる遮
光膜が形成される（図１（ｃ））。
【００２０】その後、周知の技術を用いて、例えば、６
００℃で２０時間以上のアモルファスシリコン膜４ａを
結晶化し、ポリシリコン膜４ｂを形成し、ゲート絶縁膜
６、ゲート電極７を形成し、層間絶縁膜８を堆積し、コ
ンタクトホール９、ソース／ドレイン電極１０を形成
し、ＴＦＴを製造する（図１（ｄ））。
００℃で２０時間以上のアモルファスシリコン膜４ａを
結晶化し、ポリシリコン膜４ｂを形成し、ゲート絶縁膜
６、ゲート電極７を形成し、層間絶縁膜８を堆積し、コ
ンタクトホール９、ソース／ドレイン電極１０を形成
し、ＴＦＴを製造する（図１（ｄ））。
【００２１】次に、図２を用いて、請求項２記載の本発
明の実施の形態の製造工程を説明する。
明の実施の形態の製造工程を説明する。
【００２２】まず、３００ｍｍ2程度のガラス基板等の
絶縁性基板１の表面を洗浄後、遮光膜として、金属膜２
をスパッタリング法を用いて、厚さ２００ｎｍ程度堆積
させる。尚、金属膜２としては、上述の実施の形態と同
様にＴａ、Ｔｉ、Ｍｏ、Ｗ等の高融点金属膜が望まし
い。
絶縁性基板１の表面を洗浄後、遮光膜として、金属膜２
をスパッタリング法を用いて、厚さ２００ｎｍ程度堆積
させる。尚、金属膜２としては、上述の実施の形態と同
様にＴａ、Ｔｉ、Ｍｏ、Ｗ等の高融点金属膜が望まし
い。
【００２３】次に、酸素雰囲気中でのアニールまたは陽
極酸化法を用いて、金属膜２の表面を１００ｎｍ程度酸
化して、金属酸化膜５を形成する。続いて、全面にアモ
ルファスシリコン膜４ａをＣＶＤ法を用いて厚さ１０〜
５０ｎｍ程度堆積させる（図２（ａ））。
極酸化法を用いて、金属膜２の表面を１００ｎｍ程度酸
化して、金属酸化膜５を形成する。続いて、全面にアモ
ルファスシリコン膜４ａをＣＶＤ法を用いて厚さ１０〜
５０ｎｍ程度堆積させる（図２（ａ））。
【００２４】次に、フォトリソグラフィを用いて、フォ
トレジスト（図示せず。）を所定の形状にパターニング
し、該パターニングされたフォトレジストをマスクに半
導体膜４となるアモルファスシリコン膜４ａ及び絶縁膜
３を連続してエッチングする（図２（ｂ））。これによ
り、アモルファスシリコン膜４ａ及び絶縁膜３がエッチ
ングされた領域は、金属膜２が露出した状態になる。
トレジスト（図示せず。）を所定の形状にパターニング
し、該パターニングされたフォトレジストをマスクに半
導体膜４となるアモルファスシリコン膜４ａ及び絶縁膜
３を連続してエッチングする（図２（ｂ））。これによ
り、アモルファスシリコン膜４ａ及び絶縁膜３がエッチ
ングされた領域は、金属膜２が露出した状態になる。
【００２５】次に、アモルファスシリコン膜４ａ及び絶
縁膜３をマスクに、酸素雰囲気中でのアニールまたは陽
極酸化法を用いて、金属膜２の酸化を行うと、金属膜２
の露出した部分だけが選択的に酸化され、金属酸化膜５
となり、アモルファスシリコン膜４ａの下部には、セル
フアラインで、金属膜２からなる遮光膜が形成される
（図２（ｃ））。
縁膜３をマスクに、酸素雰囲気中でのアニールまたは陽
極酸化法を用いて、金属膜２の酸化を行うと、金属膜２
の露出した部分だけが選択的に酸化され、金属酸化膜５
となり、アモルファスシリコン膜４ａの下部には、セル
フアラインで、金属膜２からなる遮光膜が形成される
（図２（ｃ））。
【００２６】その後、周知の技術を用いて、アモルファ
スシリコン膜４ａを結晶化し、ポリシリコン膜４ｂを形
成し、ゲート絶縁膜６、ゲート電極７を形成し、層間絶
縁膜８を堆積し、コンタクトホール９、ソース／ドレイ
ン電極１０を形成し、ＴＦＴを製造する（図２
（ｄ））。
スシリコン膜４ａを結晶化し、ポリシリコン膜４ｂを形
成し、ゲート絶縁膜６、ゲート電極７を形成し、層間絶
縁膜８を堆積し、コンタクトホール９、ソース／ドレイ
ン電極１０を形成し、ＴＦＴを製造する（図２
（ｄ））。
【００２７】尚、上記本発明の実施の形態において、ア
モルファスシリコン膜４ａを結晶化する工程により、ポ
リシリコン膜４ｂの半導体膜を形成したが、アモルファ
スシリコン膜４ａ堆積工程において、アモルファスシリ
コン膜４ａ堆積の代わりに直接ＣＶＤ法を用いてポリシ
リコン膜４ｂを堆積する方法でも実施可能である。
モルファスシリコン膜４ａを結晶化する工程により、ポ
リシリコン膜４ｂの半導体膜を形成したが、アモルファ
スシリコン膜４ａ堆積工程において、アモルファスシリ
コン膜４ａ堆積の代わりに直接ＣＶＤ法を用いてポリシ
リコン膜４ｂを堆積する方法でも実施可能である。
【００２８】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、遮光膜のパターン加工のためのプロ
セスが必要ないため、工程の大幅な増加を招くことはな
い。また、遮光膜は上層の半導体膜及び絶縁膜をマスク
として酸化されるため、半導体膜に対してセルフアライ
ンで形成することができる。これにより、開口率が低下
することはない。また、遮光膜により、半導体膜に段差
が生じないため、半導体膜の段切れを起こすこともな
い。
用いることにより、遮光膜のパターン加工のためのプロ
セスが必要ないため、工程の大幅な増加を招くことはな
い。また、遮光膜は上層の半導体膜及び絶縁膜をマスク
として酸化されるため、半導体膜に対してセルフアライ
ンで形成することができる。これにより、開口率が低下
することはない。また、遮光膜により、半導体膜に段差
が生じないため、半導体膜の段切れを起こすこともな
い。
【００２９】したがって、本発明を大型基板、例えば３
００ｍｍ2のガラス基板上に応用すれば、アクティブマ
トリックス型の画像表示装置の画素スイッチ素子や、周
辺駆動回路を高い信頼性と高開口率で製造することが可
能となり、高性能で低コストのＴＦＴを製造することが
できる。
００ｍｍ2のガラス基板上に応用すれば、アクティブマ
トリックス型の画像表示装置の画素スイッチ素子や、周
辺駆動回路を高い信頼性と高開口率で製造することが可
能となり、高性能で低コストのＴＦＴを製造することが
できる。
【図１】請求項１記載の本発明の実施の形態の製造工程
図である。
図である。
【図２】請求項２記載の本発明の実施の形態の製造工程
図である。
図である。
【図３】（ａ）は、従来のチャネル領域に遮光膜を形成
したＴＦＴの断面図であり、（ｂ）は、従来のチャネル
領域に遮光膜を形成したＴＦＴの平面図である。
したＴＦＴの断面図であり、（ｂ）は、従来のチャネル
領域に遮光膜を形成したＴＦＴの平面図である。
【図４】従来のチャネル領域に遮光膜が形成されたＴＦ
Ｔの製造工程である。
Ｔの製造工程である。
１ 絶縁基板 ２ 遮光膜 ３ 絶縁膜 ４ 半導体膜 ４ａ アモルファスシリコン膜 ４ｂ ポリシリコン膜 ５ 金属酸化膜 ６ ゲート絶縁膜 ７ ゲート電極 ８ 層間絶縁膜 ９ コンタクトホール １０ ソース／ドレイン電極
Claims (3)
- 【請求項１】 絶縁性基板上に遮光膜となる金属膜及び
絶縁膜を介して堆積された半導体膜に形成された薄膜ト
ランジスタ及び画素部を有する半導体装置の製造方法に
おいて、 上記絶縁性基板上に、上記金属膜、絶縁膜及び半導体膜
を順次堆積する工程と、 上記絶縁膜及び半導体膜を所定の形状にパターニングし
た後、上記絶縁膜及び半導体膜をマスクに上記金属膜の
露出領域を酸化する工程とを有することを特徴とする、
半導体装置の製造方法。 - 【請求項２】 絶縁性基板上に遮光膜となる金属膜及び
絶縁膜を介して堆積された半導体膜に形成された薄膜ト
ランジスタ及び画素部を有する半導体装置の製造方法に
おいて、 上記絶縁性基板上に、上記金属膜を堆積した後、該金属
膜の表面を所定の厚さだけ酸化する工程と、 上記工程で形成された酸化膜上に上記半導体膜を堆積す
る工程と、 上記絶縁膜及び半導体膜を所定の形状にパターニングし
た後、上記絶縁膜及び半導体膜をマスクに上記金属膜の
露出領域を酸化する工程とを有することを特徴とする、
半導体装置の製造方法。 - 【請求項３】 上記金属膜を、Ｔａ、Ｔｉ、Ｍｏ、Ｗの
いずれかの高融点金属膜とすることを特徴とする、請求
項１又は請求項２記載の半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP7219023A JPH0964364A (ja) | 1995-08-28 | 1995-08-28 | 半導体装置の製造方法 |
| US08/681,512 US5624861A (en) | 1995-08-28 | 1996-07-23 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219023A JPH0964364A (ja) | 1995-08-28 | 1995-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964364A true JPH0964364A (ja) | 1997-03-07 |
Family
ID=16729049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7219023A Pending JPH0964364A (ja) | 1995-08-28 | 1995-08-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
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| US (1) | US5624861A (ja) |
| JP (1) | JPH0964364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652359B2 (en) | 2002-12-27 | 2010-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Article having display device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2755376B2 (ja) * | 1994-06-03 | 1998-05-20 | 株式会社フロンテック | 電気光学素子の製造方法 |
| JP2001177097A (ja) * | 1999-12-10 | 2001-06-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタ及びその製造方法 |
| US20060293266A1 (en) * | 2000-05-10 | 2006-12-28 | The Trustees Of Columbia | Phosphodiesterase 4D in the ryanodine receptor complex protects against heart failure |
| JP2003028649A (ja) * | 2001-05-11 | 2003-01-29 | Murata Mfg Co Ltd | センサ回路モジュールおよびそれを用いた電子装置 |
| JP4243455B2 (ja) * | 2002-05-21 | 2009-03-25 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| US7566001B2 (en) * | 2003-08-29 | 2009-07-28 | Semiconductor Energy Laboratory Co., Ltd. | IC card |
| US9812604B2 (en) * | 2014-05-30 | 2017-11-07 | Klaus Y. J. Hsu | Photosensing device with graphene |
| US9812603B2 (en) * | 2014-05-30 | 2017-11-07 | Klaus Y. J. Hsu | Photosensing device with graphene |
| CN105185714B (zh) | 2015-09-22 | 2018-09-11 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
| US10217848B2 (en) * | 2016-04-28 | 2019-02-26 | Wuhan China Star Optoelectronics Technology Co., Ltd. | Thin film transistor structure and manufacturing method of the same |
| CN107808826A (zh) * | 2017-10-26 | 2018-03-16 | 京东方科技集团股份有限公司 | 一种底发射顶栅自对准薄膜晶体管的制备方法 |
| CN109755257A (zh) * | 2017-11-03 | 2019-05-14 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板和显示装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2107115B (en) * | 1981-07-17 | 1985-05-09 | Citizen Watch Co Ltd | Method of manufacturing insulated gate thin film effect transitors |
| DE3604368A1 (de) * | 1985-02-13 | 1986-08-14 | Sharp K.K., Osaka | Verfahren zur herstellung eines duennfilm-transistors |
| JPH0777264B2 (ja) * | 1986-04-02 | 1995-08-16 | 三菱電機株式会社 | 薄膜トランジスタの製造方法 |
| JPH0814669B2 (ja) * | 1988-04-20 | 1996-02-14 | シャープ株式会社 | マトリクス型表示装置 |
| FR2640809B1 (fr) * | 1988-12-19 | 1993-10-22 | Chouan Yannick | Procede de gravure d'une couche d'oxyde metallique et depot simultane d'un film de polymere, application de ce procede a la fabrication d'un transistor |
| DE68915524T2 (de) * | 1988-12-26 | 1994-12-08 | Sharp Kk | Flüssigkristallanzeigevorrichtung. |
| JP2618034B2 (ja) * | 1989-04-13 | 1997-06-11 | 松下電器産業株式会社 | マトリクス基板及びその製造方法 |
| US5352907A (en) * | 1991-03-29 | 1994-10-04 | Casio Computer Co., Ltd. | Thin-film transistor |
| JP3357687B2 (ja) * | 1992-07-15 | 2002-12-16 | 株式会社東芝 | 薄膜トランジスタおよび液晶表示装置の製造方法 |
| JP2905680B2 (ja) * | 1993-12-20 | 1999-06-14 | シャープ株式会社 | 薄膜トランジスターの製造方法 |
-
1995
- 1995-08-28 JP JP7219023A patent/JPH0964364A/ja active Pending
-
1996
- 1996-07-23 US US08/681,512 patent/US5624861A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652359B2 (en) | 2002-12-27 | 2010-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Article having display device |
| US8268702B2 (en) | 2002-12-27 | 2012-09-18 | Semiconductor Energy Laboratory Co., Ltd. | IC card and booking-account system using the IC card |
Also Published As
| Publication number | Publication date |
|---|---|
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