JP2005123610A - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
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Abstract
【解決手段】基板上にゲートパターンを形成する段階と;ゲートパターンが形成された基板上にゲート絶縁膜を形成する段階と;ゲート絶縁膜上にソース/ドレーンパターンとその下部に半導体パターンを形成する段階と;基板全面に保護膜を形成する段階と;保護膜上にフォトレジスタパターンを形成する段階と;保護膜をパターニングしてフォトレジスタパターンの線幅より幅が小さい保護膜のパターンを形成する段階と;薄膜トランジスタと接続される画素電極、ゲートパッドの下部電極と接続されるゲートパッドの上部電極56、データパッドの下部電極と接続されたデータパッドの上部電極とを含むと共に保護膜のパターンの側面から伸張されて保護膜のパターンを除いた領域に形成される透明電極のパターンを形成する段階を含む。
【選択図】図4
Description
下部基板42の上にスパッタリング方法などの蒸着方法を通してゲート金属層に形成される。続いて、第1マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることでゲートライン2、ゲート電極8、ゲートパッド下部電極28を含むゲートパターンなどが形成される。ゲート金属としては、クローム(Cr)、モリブデン(Mo)、アルミニウム系金属などが単一層または二重層の構造で利用される。
保護膜50の上にスパッタリングなどの蒸着方法に透明電極物質が全面蒸着される。続いて、第4マスクを利用したフォトリソグラフィ工程とエッチング工程を通して透明電極物質がパターニングされることで画素電極18、ゲートパッド上部電極32、データパッド上部電極40を含む透明電極パターンなどが形成される。画素電極18は、第1コンタクトホール16を通してドレーン電極12と電気的に接続されて、第2コンタクトホール24を通して全段ゲートライン2と重畳されるストレージ電極22と電気的に接続される。ゲートパッド上部電極32は、第3コンタクトホール30を通してゲートパッド下部電極28と電気的に接続される。データパッド上部電極40は、第4コンタクトホール38を通してデータパッド下部電極36と電気的に接続される。透明電極物質としては、インジウム−スズ−オキサイド(Indium Tin Oxide:ITO)か、スズ−オキサイド(Tin Oxide:TO)またはインジウム−ジンク−オキサイド(Indium Zinc Oxide:IZO)が利用される。
特に、本発明による薄膜トランジスタアレイ基板の製造方法は、保護膜の側面部が過エッチングされて、その過エッチングによって透明電極パターンが分離されるように形成されることで、ストリップ工程の際にストリップ液の浸透が容易になる。これに従って、リフトオフ方法によってフォトレジスタパターンのストリップ工程の際に、そのフォトレジスタパターンの上に蒸着された透明電極物質が容易にパターニングされる。
図4は本発明の実施の形態による薄膜トランジスタアレイ基板を示した平面図であり、図5は図4に示された薄膜トランジスタアレイ基板をII―II’線につれて切断して示した断面図である。
図6A及び図6Bは本発明による薄膜トランジスタアレイ基板の製造方法の中の第1マスク工程で下部基板88の上にゲートパターンなどを示した平面図及び断面図である。
具体的には、ゲートパターンなどが形成された下部基板88の上にPECVE、スパッタリングなどの蒸着方法を通してゲート絶縁層90a、非晶質シリコン層、n+非晶質シリコン層、そしてソース/ドレーン金属層が順次形成される。ゲート絶縁層90aとしては、酸化シリコン(SiOx)または窒化シリコン(SiNx)などの無機絶縁物質が利用される。ソース/ドレーン金属としては、モリブデン(Mo)、チタニウム、タンタリウム、モリブデン合金などが利用される。
Claims (28)
- 基板上にゲートパターンを形成する段階と、
前記基板上に半導体パターン及びソース/ドレインパターンを形成する段階と、
前記基板上に保護膜を形成する段階と、
前記保護膜上にフォトレジストパターンを利用して前記保護膜を過エッチングして保護膜パターンを形成する段階と、
前記基板上に透明電極を形成する段階と、
前記フォトレジストパターン及び前記フォトレジストパターン上に形成された透明電極を除去して透明電極パターンを形成する段階と、
を含む
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンを形成する段階は、前記フォトレジストパターンの線幅より幅が小さな保護膜パターンを形成する段階を含む
ことを特徴とする請求項1記載の薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンを形成する段階は、O2よりSF6がさらに添加されたエッチングガスを利用して前記保護膜をパターンする段階を含む
ことを特徴とする請求項1記載の薄膜トランジスタアレイ基板の製造方法。 - 前記SF6とO2の割合は、3:1から10:1である
ことを特徴とする請求項3記載の薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンを形成する段階は、前記保護膜を300〜400mtorr程度の圧力条件においてエッチングして前記保護膜パターンを形成する段階を含む
ことを特徴とする請求項1記載の薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンを形成する段階は、前記フォトレジストパターンをマスクとして前記保護膜をSF6ガスが混合した混合ガスを利用してパターニングする段階と、前記ゲート絶縁膜をO2ガスとSF6ガスが混合した混合ガスを利用してパターニングする段階と、を含む
ことを特徴とする請求項1記載の薄膜トランジスタアレイ基板の製造方法。 - 前記O2ガスとSF6ガスが混合した混合ガスは、前記SF6とO2の割合が1:3程度である
ことを特徴とする請求項6記載の薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンを形成する段階は、前記フォトレジストパターンをマスクとして用い、前記保護膜及びゲート絶縁膜をSF6ガスを利用してパターニングする段階を含む
ことを特徴とする請求項1記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ゲートパターンを形成する段階は、前記基板上に薄膜トランジスタのゲート電極、ゲート電極と接続されるゲートライン、ゲートラインと接続されるゲートパッド下部電極を形成する段階を含む
ことを特徴とする請求項1記載の薄膜トランジスタアレイ基板の製造方法。 - 前記透明電極を形成する段階は、前記薄膜トランジスタと接続される画素電極、前記ゲートパッド下部電極と接続されるゲートパッド上部電極、前記ソース/ドレインパターンのデータラインと接続されるデータパッド上部電極を含む
ことを特徴とする請求項9記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ゲートラインと他のゲートライン、前記他のゲートラインと重畳されるストレージ電極、前記ストレージ電極及び前記他のゲートラインの間に位置する半導体パターンを含むストレージキャパシタを形成する段階を含む
ことを特徴とする請求項10記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ソース/ドレインパターンを形成する段階は、前記薄膜トランジスタのソース電極及びドレイン電極、前記ソース電極と接続されたデータラインを形成する段階を含む
ことを特徴とする請求項11記載の薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンによって部分的に露出した前記ドレイン電極及びストレージ電極の中からいずれかを前記画素電極に接続されるようにする段階を含む
ことを特徴とする請求項12記載の薄膜トランジスタアレイ基板の製造方法。 - 前記データラインと同一平面上に同一金属から形成されて前記データラインから伸張して前記データパッド上部電極と接続されるデータパッド下部電極を形成する段階をさらに含む
ことを特徴とする請求項12記載の薄膜トランジスタアレイ基板の製造方法。 - 前記半導体パターンを形成する段階は、前記ソース/ドレインパターンに沿って、その下部に前記半導体パターンを形成する段階を含む
ことを特徴とする請求項1記載の薄膜トランジスタアレイ基板の製造方法。 - 前記透明電極パターンを形成する段階は、前記フォトレジストパターンと、その上に形成された透明電極物質をストリップ工程で除去して前記透明電極パターンを形成する段階を含む
ことを特徴とする請求項1記載の薄膜トランジスタアレイ基板の製造方法。 - 前記データラインと連結されたデータパッド下部電極と、前記データ下部電極と接続されたデータパッド上部電極を形成する段階をさらに含む
ことを特徴とする請求項1記載の薄膜トランジスタアレイ基板の製造方法。 - 基板上に薄膜トランジスタを形成する段階と、
前記基板上に保護膜を形成する段階と、
前記保護膜上にフォトレジストパターンを形成する段階と、
前記保護膜上に前記フォトレジストパターンを利用して前記保護膜を過エッチングして保護膜パターンを形成する段階と、
前記保護膜パターンの側面から伸張して前記保護膜パターンを除いた領域に画素電極を形成する段階と、
を含む
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンを形成する段階は、前記フォトレジストパターンの線幅より小さな保護膜パターンを形成する段階を含む
ことを特徴とする請求項18記載の薄膜トランジスタアレイ基板の製造方法。 - 前記画素電極を形成する段階は、前記保護膜パターン及びフォトレジストパターンが残っている基板上に透明電極物質を形成する段階と、前記フォトレジストパターンと、その上に形成された透明電極物質をストリップ工程で除去する段階と、を含む
ことを特徴とする請求項18記載の薄膜トランジスタアレイ基板の製造方法。 - 基板上にゲートパターンを形成する段階と、
前記基板上にゲート絶縁膜を形成する段階と、
前記基板上にソース/ドレインパターンと半導体パターンを形成する段階と、
前記基板上に保護膜を形成する段階と、
前記保護膜上にフォトレジストパターンを形成する段階と、
前記保護膜上に前記フォトレジストパターンを利用してパターニングして前記フォトレジストパターンの線幅より幅が小さな保護膜パターンを形成する段階と、
前記基板上に透明電極パターンを形成する段階と、
を含む
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記フォトレジストパターンを形成する段階は、O2よりSF6がさらに添加されたエッチングガスを利用して前記保護膜をパターンする段階を含む
ことを特徴とする請求項21記載の薄膜トランジスタアレイ基板の製造方法。 - 前記SF6とO2の割合は、3:1乃至3:10程度である
ことを特徴とする請求項22記載の薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンを形成する段階は、前記保護膜を300〜400mtorr程度の圧力条件においてエッチングして、前記保護膜をパターンを形成する段階を含む
ことを特徴とする請求項21記載の薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンを形成する段階は、前記フォトレジストパターンをマスクとして前記保護膜をSF6ガスが混合した混合ガスを利用してパターニングする段階と、前記ゲート絶縁膜をO2ガスとSF6ガスが混合した混合ガスを利用してパターニングする段階と、を含む
ことを特徴とする請求項21記載の薄膜トランジスタアレイ基板の製造方法。 - 前記O2ガスとSF6ガスが混合した混合ガスは、前記SF6とO2の割合が1:3程度である
ことを特徴とする請求項25記載の薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンを形成する段階は、前記フォトレジストパターンをマスクとして用い、前記保護膜及びゲート絶縁膜をSF6ガスを利用してパターニングする段階を含む
ことを特徴とする請求項21記載の薄膜トランジスタアレイ基板の製造方法。 - 前記透明電極パターンを形成する段階は、前記フォトレジストパターンと、その上に形成された透明電極物質をストリップ工程で除去する段階を含む
ことを特徴とする請求項21記載の薄膜トランジスタアレイ基板の製造方法。
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