JP4475578B2 - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 95
- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000010409 thin film Substances 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 56
- 239000010408 film Substances 0.000 claims abstract description 93
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 230000001681 protective effect Effects 0.000 claims description 58
- 229920002120 photoresistant polymer Polymers 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 20
- 238000002161 passivation Methods 0.000 abstract 6
- 239000010410 layer Substances 0.000 description 47
- 238000003860 storage Methods 0.000 description 23
- 239000004973 liquid crystal related substance Substances 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 239000007772 electrode material Substances 0.000 description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000011651 chromium Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 4
- 210000002858 crystal cell Anatomy 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 4
- 229910001887 tin oxide Inorganic materials 0.000 description 4
- 229910001182 Mo alloy Inorganic materials 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- -1 acrylic organic compound Chemical class 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
本発明は薄膜トランジスタアレイ基板の製造方法に関するもので、特にマスク工程数を減らすことができる薄膜トランジスタアレイ基板の製造方法に関するものである。
通常の液晶表示装置は、電界を利用して液晶の光透過率を調節することで画像を表示するようになる。このため、液晶表示装置は液晶セルなどがマトリックス状に配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを具備する。
液晶パネルは、相互対向する薄膜トランジスタアレイ基板及びカラーフィルターアレイ基板と、二基板の間に一定のセルギャップ維持のために位置するスペースと、そのセルギャップに埋められた液晶とを具備する。
薄膜トランジスタアレイ基板は、ケートライン及びデータラインと、そのゲートラインとデータラインの交差部毎に設けられるスイッチ素子で形成された薄膜トランジスタと、液晶セル単位に形成されて薄膜トランジスタに接続された画素電極と、それらの上に塗布された背向膜とで構成される。ゲートラインとデータラインはそれぞれのパッド部を通して駆動回路から信号の供給を受ける。薄膜トランジスタは、ゲートラインに供給されるスキャン信号に応答してデータラインに供給される画素電圧信号を画素電極に供給する。
カラーフィルターアレイ基板は、液晶セル単位に形成されたカラーフィルターと、カラーフィルターの間の区分及び外部光の反射のためのブラックマトリックスと、液晶セルに共通的に基準電圧を供給する共通電極と、それらの上に塗布される背向膜とで構成される。
液晶パネルは、薄膜トランジスタアレイ基板とカラーフィルターアレイ基板を別途に製作して合着した後、液晶を注入して封入することで完成するようになる。
このような液晶パネルにおいて、薄膜トランジスタアレイ基板は、半導体製造工程を含み多数のマスク工程を必要とするにつれて製造工程が複雑化して液晶パネルの製造単価の上昇の主要因になっている。これを解決するために、薄膜トランジスタアレイ基板の製造工程においてマスク工程数を減らす方法考えられている。これは、一つのマスク工程が蒸着工程、洗浄工程、フォトリソグラフィフィ工程、エッチング工程、フォトレジスタ剥離工程、検査工程などのような多くの工程を含んでいるためである。これにつれて、最近では薄膜トランジスタアレイ基板の標準マスク工程であった５マスク工程で一つのマスク工程を減らした４マスク工程が台頭になっている。
図１は４マスク工程を採用した薄膜トランジスタアレイ基板を例にあげて図示した平面図であり、図２は図１に図示された薄膜トランジスタアレイ基板をＩ−Ｉ’線に沿って切断して図示した断面図である。
図１及び図２に図示された薄膜トランジスタアレイ基板は、下部基板４２の上にゲート絶縁膜４４を間に置いて交差して形成されたゲートライン２及びデータライン４と、その交差部毎に形成された薄膜トランジスタ６と、その交差構造で設けられたセル領域に形成された画素電極１８とを具備する。そして、薄膜トランジスタアレイ基板は、画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシティ２０と、ゲートライン２に接続されるゲートパッド部２６と、データライン４に接続されるデータパッド部３４とを具備する。
薄膜トランジスタ６は、ゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１６に接続されたドレーン電極１２と、ゲート電極８と重畳されてソース電極１０とドレーン電極１２の間にチャンネルを形成する活性層１４とを具備する。活性層１４は、データパッド３６、ストレージ電極２２、データライン４、ソース電極１０及びドレーン電極１２と重畳に形成されてソース電極１０とドレーン電極１２の間のチャンネル部を更に含む。活性層１４の上にはデータパッド下部電極３６、ストレージ電極２２、データライン４、ソース電極１０及びドレーン電極１２とオーミック接触のためのオーミック接触層４８が更に形成される。このような薄膜トランジスタ６は、ゲートライン２に供給されるゲート信号に応答してデータライン４に供給される画素電圧信号が画素電極１８に充電されて維持されるようになる。
画素電極１８は、保護膜５０を貫通する第１コンタクトホール１６を通して薄膜トランジスタ６のドレーン電極１２と接続される。画素電極１８は、充電された画素電圧によって図示しない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差によって薄膜トランジスタ基板と上部基板の間に位置する液晶が誘電異方性により回転するようになり、図示しない光源から画素電極１８を経由して入射される光を上部基板側に透過させるようになる。
ストレージキャパシティ２０は、前段のゲートライン２と、そのゲートライン２とゲート絶縁膜４４、活性層１４及びオーミック接触層４８を間に置いて重畳されるストレージ電極２２と、そのストレージ電極２２と保護膜５０を間に置いて重畳されると共にその保護膜５０に形成された第２コンタクトホール２４を経由して接続された画素電極２２で構成される。このようなストレージキャパシティ２０は、画素電極１８に充電された画素電圧が次の画素電圧が充電される時まで安定的に維持されるようになる。
ゲートライン２は、ゲートパッド部２６を通してゲートドライバ（図示しない）と接続される。ゲートパッド部２６は、ゲートライン２から延長されるゲートパッド下部電極２８と、ゲート絶縁膜４４及び保護膜５０を貫通する第３コンタクトホール３０を通してゲートパッド下部電極２８に接続されたゲートパッド上部電極３２で構成される。
データライン４は、データパッド部３４を通してデータドライバ（図示しない）と接続される。データパッド部３４は、データライン４から延長されるデータパッド下部電極３６と、保護膜５０を貫通する第４コンタクトホール３８を通してデータパッド下部電極３６と接続されたデータパッド上部電極４０で構成される。
このような構成を有する薄膜トランジスタアレイ基板は、４マスク工程で形成される。図３Ａ乃至図３Ｄは薄膜トランジスタアレイ基板の製造方法を段階的に示した断面図である。
図３Ａを参照すると、下部基板４２の上にゲートパターンなどが形成される。
下部基板４２の上にスパッタリング方法などの蒸着方法を通してゲート金属層に形成される。続いて、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることでゲートライン２、ゲート電極８、ゲートパッド下部電極２８を含むゲートパターンなどが形成される。ゲート金属としては、クローム（Ｃｒ）、モリブデン（Ｍｏ）、アルミニウム系金属などが単一層または二重層の構造で利用される。
下部基板４２の上にスパッタリング方法などの蒸着方法を通してゲート金属層に形成される。続いて、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることでゲートライン２、ゲート電極８、ゲートパッド下部電極２８を含むゲートパターンなどが形成される。ゲート金属としては、クローム（Ｃｒ）、モリブデン（Ｍｏ）、アルミニウム系金属などが単一層または二重層の構造で利用される。
図３Ｂを参照すると、ゲートパターンなどが形成された下部基板４２の上にゲート絶縁膜４４、活性層１４、オーミック接触層４８、そしてソース／ドレーンパターンなどが順次形成される。
ゲートパターンなどが形成された下部基板４２の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通してゲート絶縁膜４４、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてソース／ドレーン金属層が順次形成される。
ソース／ドレーン金属層の上に第２マスクを利用したフォトリソグラフィ工程でフォトレジスタパターンを形成するようになる。この場合、第２マスクとしては、薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することでチャンネル部のフォトレジスタパターンが異なるソース／ドレーンパターンより低い高さを有するようにする。
続いて、ソース／ドレーンパターンを利用した湿式エッチング工程でソース／ドレーン金属層がパターニングされることでデータライン４、ソース電極１０、そのソース電極１０と一体化されたドレーン電極１２、ストレージ電極２２を含むソース／ドレーンパターンなどが形成される。
次に、同一のフォトレジスタパターンを利用した乾式エッチング工程でｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることで活性層１４とオーミック接触層４８が形成される。
そして、チャンネル部で相対的に低い高さを有するフォトレジスタパターンがアッシング（Ａｓｈｉｎｇ）工程で除去された後、乾式エッチング工程でチャンネル部のソース／ドレーンパターン及びオーミック接触層４８がエッチングされる。これにつれて、チャンネル部の活性層１４が露出されてソース電極１０とドレーン電極１２が分離される。
続いて、ストリップ工程でソース／ドレーンパターン部の上に残っているフォトレジスタパターンが除去される。
ゲート絶縁膜４４の材料としては、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。ソース／ドレーン金属としては、モリブデン（Ｍｏ）、チタニウム、タンタリウム、モリブデン合金（Ｍｏ ａｌｌｏｙ）などが利用される。
図３Ｃを参照すると、ソース／ドレーンパターンなどが形成されたゲート絶縁膜４４の上に第１乃至第４コンタクトホール（１６，２４，３０，３８）を含む保護膜５０が形成される。
ソース／ドレーンパターンが形成されたゲート絶縁膜４４の上にＰＥＣＶＤなどの蒸着方法に保護膜５０が全面形成される。保護膜５０は、第３マスクを利用したフォトリソグラフィ工程とエッチング工程でパターニングされることで第１乃至第４コンタクトホール（１６，２４，３０，３８）が形成される。第１コンタクトホール１６は、保護膜５０を貫通してドレーン電極１２が露出になるように形成され、第２コンタクトホール２４は、保護膜５０を貫通してストレージ電極２２に露出になるように形成される。第３コンタクトホール３０は、保護膜５０及びゲート絶縁膜４４を貫通してゲートパッド下部電極２８に露出になるように形成される。第４コンタクトホール３８は、保護膜５０を貫通してデータパッド下部３６電極に露出になるように形成される。
保護膜５０の材料としては、ゲート絶縁膜９４のような無機絶縁物質、誘電常数が小さいアクリル（ａｃｒｙｌ）系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される。
図３Ｄを参照すると、保護膜５０の上に透明電極パターンなどが形成される。
保護膜５０の上にスパッタリングなどの蒸着方法に透明電極物質が全面蒸着される。続いて、第４マスクを利用したフォトリソグラフィ工程とエッチング工程を通して透明電極物質がパターニングされることで画素電極１８、ゲートパッド上部電極３２、データパッド上部電極４０を含む透明電極パターンなどが形成される。画素電極１８は、第１コンタクトホール１６を通してドレーン電極１２と電気的に接続されて、第２コンタクトホール２４を通して全段ゲートライン２と重畳されるストレージ電極２２と電気的に接続される。ゲートパッド上部電極３２は、第３コンタクトホール３０を通してゲートパッド下部電極２８と電気的に接続される。データパッド上部電極４０は、第４コンタクトホール３８を通してデータパッド下部電極３６と電気的に接続される。透明電極物質としては、インジウム−スズ−オキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）か、スズ−オキサイド（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）またはインジウム−ジンク−オキサイド（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）が利用される。
保護膜５０の上にスパッタリングなどの蒸着方法に透明電極物質が全面蒸着される。続いて、第４マスクを利用したフォトリソグラフィ工程とエッチング工程を通して透明電極物質がパターニングされることで画素電極１８、ゲートパッド上部電極３２、データパッド上部電極４０を含む透明電極パターンなどが形成される。画素電極１８は、第１コンタクトホール１６を通してドレーン電極１２と電気的に接続されて、第２コンタクトホール２４を通して全段ゲートライン２と重畳されるストレージ電極２２と電気的に接続される。ゲートパッド上部電極３２は、第３コンタクトホール３０を通してゲートパッド下部電極２８と電気的に接続される。データパッド上部電極４０は、第４コンタクトホール３８を通してデータパッド下部電極３６と電気的に接続される。透明電極物質としては、インジウム−スズ−オキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）か、スズ−オキサイド（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）またはインジウム−ジンク−オキサイド（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）が利用される。
このような従来の薄膜トランジスタ基板及びその製造方法は、４マスク工程を採用することで５マスク工程を利用した場合より製造工程数を減らすことと共にそれに比例する製造単価を節減することができるようになる。しかし、４マスク工程もまた相変わらず製造工程が複雑で原価節減に限界があるので製造工程をさらに単純化して製造単価をさらに減らすことができる薄膜トランジスタ基板の製造方法が要求される。
従って、本発明の目的は、３マスク工程を採用して基板の構造及び製造工程を単純化させることができる薄膜トランジスタアレイ基板の製造方法を提供することである。
前記目的を達成するために、本発明による薄膜トランジスタアレイ基板の製造方法は、基板上にゲートパターンを形成する段階と、前記基板上にゲート絶縁膜を形成する段階と、前記基板上に半導体パターン及びソース／ドレインパターンを形成する段階と、前記基板上に保護膜を形成する段階と、前記保護膜上にフォトレジストパターンを利用して前記保護膜を過エッチングして前記フォトレジストパターンの線幅より幅が小さな保護膜パターンを形成する段階と、前記基板上に透明電極を形成する段階と、前記フォトレジストパターン及び前記フォトレジストパターン上に形成された透明電極をリフトオフ方法を利用したストリップ工程によって除去して透明電極パターンを形成する段階とを含み、前記保護膜パターンを形成する段階は、前記フォトレジストパターンをマスクとして前記保護膜をＳＦ ６ ガスが混合した混合ガスを利用してパターニングする段階と、前記ゲート絶縁膜をＯ ２ ガスとＳＦ ６ ガスが混合した混合ガスを利用してパターニングする段階とを含むことを特徴とする。
本発明による薄膜トランジスタアレイ基板の製造方法は、リフトオフ方法を利用した３マスク工程によってなることで基板の構造及び製造工程がさらに単純化される。これによって、製造単価をさらに節減することができると共に製造収率を向上させることができる。
特に、本発明による薄膜トランジスタアレイ基板の製造方法は、保護膜の側面部が過エッチングされて、その過エッチングによって透明電極パターンが分離されるように形成されることで、ストリップ工程の際にストリップ液の浸透が容易になる。これに従って、リフトオフ方法によってフォトレジスタパターンのストリップ工程の際に、そのフォトレジスタパターンの上に蒸着された透明電極物質が容易にパターニングされる。
特に、本発明による薄膜トランジスタアレイ基板の製造方法は、保護膜の側面部が過エッチングされて、その過エッチングによって透明電極パターンが分離されるように形成されることで、ストリップ工程の際にストリップ液の浸透が容易になる。これに従って、リフトオフ方法によってフォトレジスタパターンのストリップ工程の際に、そのフォトレジスタパターンの上に蒸着された透明電極物質が容易にパターニングされる。
実施の形態 以下、本発明の実施の形態を添付した図４乃至図１１を参照して詳細に説明する。
図４は本発明の実施の形態による薄膜トランジスタアレイ基板を示した平面図であり、図５は図４に示された薄膜トランジスタアレイ基板をＩＩ―ＩＩ’線につれて切断して示した断面図である。
図４は本発明の実施の形態による薄膜トランジスタアレイ基板を示した平面図であり、図５は図４に示された薄膜トランジスタアレイ基板をＩＩ―ＩＩ’線につれて切断して示した断面図である。
図４及び図５に図示された薄膜トランジスタアレイ基板は、下部基板８８の上にゲート絶縁膜パターン９０を間に置いて交差して形成されたゲートライン５２及びデータライン５８と、その交差部毎に形成された薄膜トランジスタ８０と、その交差構造で設けられたセル領域に形成された画素電極７２とを具備する。そして、薄膜トランジスタアレイ基板は、画素電極７２に接続されたストレージ電極６６と前段ゲートライン５２の重畳部に形成されたストレージキャパシティ７８と、ゲートライン５２に接続されるゲートパッド部８２と、データライン５８に接続されるデータパッド部８４とを具備する。
薄膜トランジスタ８０は、ゲートライン５２に接続されたゲート電極５４と、データライン５８に接続されたソース電極６０と、画素電極７２に接続されたドレーン電極６２と、ゲート電極５４とゲート絶縁パターン９０を間に置いて重畳されてソース電極６０とドレーン電極６２の間にチャンネル７０を形成する活性層９２を含む半導体とを具備する。このような薄膜トランジスタ８０は、ゲートライン５２に供給されるゲート信号に応答してデータライン５８に供給される画素電圧信号が画素電極７２に充電されて維持されるようにする。
半導体パターンは、ソース電極６０とドレーン電極６２の間のチャンネル部を含むソース電極６０、ドレーン電極６２、データライン５８、そしてデータパッド下部電極６４と重畳され、ストレージ電極６６と重畳される部分を含めてゲート絶縁パターン９０を間に置いてゲートライン５２とは部分的に重畳して形成された活性層９２とを具備する。そして、半導体パターンは、活性層９２の上に形成されたソース電極６０、ドレーン電極６２、ストレージ電極６６、データライン５８、そしてデータパッド下部電極６４とオーミック接触のために形成されたオーミック接触層４８とを更に形成される。
画素電極７２は、保護膜パターン９８によって外部に露出された薄膜トランジスタ８０のドレーン電極６２と接続される。画素電極７２は、充電された画素電圧によって図示しない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差によって薄膜トランジスタ基板と上部基板の間に位置する液晶が誘電異方性により回転するようになり、図示しない光源から画素電極７２を経由して入射される光を上部基板側に透過させるようになる。
ストレージキャパシティ７８は、前段のゲートライン５２と、そのゲートライン５２とゲート絶縁パターン９０、活性層９２及びオーミック接触層９４を間に置いて重畳されて画素電極７２と接続されたストレージ電極６６で構成される。ここで、画素電極７２は、保護膜９８の外部に露出されたストレージ電極６６と接続される。このようなストレージキャパシティ７８は、画素電極７２に充電された画素電圧が次の画素電圧が充電される時まで安定的に維持される。
ゲートライン５２は、ゲートパッド部８２を通してゲートドライバ（図示しない）と接続される。ゲートパッド部８２は、ゲートライン５２から延長されるゲートパッド下部電極５６と、ゲートパッド下部電極５６の上に接続されたゲートパッド上部電極７４で構成される。
データライン５８は、データパッド部８４を通してデータドライバ（図示しない）と接続される。データパッド部８４は、データライン５８から延長されるデータパッド下部電極６４と、データパッド下部電極６４の上に接続されたデータパッド上部電極７６で構成される。また、データパッド部８４は、データパッド下部電極６４と下部基板８８の間に形成されたゲート絶縁パターン９０、活性層９２、そしてオーミック接触層９４を更に含む。
ゲート絶縁パターン９０と保護膜パターン９８は、画素電極７２とゲートパッド上部電極７４及びデータパッド上部電極７６が形成されていない領域に形成される。
ここで、保護膜パターン９８及びゲート絶縁パターン９０は、ＳＦ6と０2の比率が３〜１０：１程度で混合されたエッチングガスを利用した乾式エッチングによって、パターニングされるか、圧力が高い条件、例えば、３００〜４００ｍｔｏｒｒ程度の圧力で保護膜９８ａがパターニングされる。また、保護膜パターン９８は、ＳＦ6ガスだけでパターニングされ、ゲート絶縁パターン９０は、０2が添加されてＳＦ6の比率が減少されたエッチングガスによってパターニングされることができる。
このような構成を有する薄膜トランジスタアレイ基板は、３マスク工程で形成される。３マスク工程を利用した本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法は、ゲートパターンなどを形成するための第１マスク工程と、半導体パターン及びソース／ドレーンパターンなどを形成するための第２マスク工程と、ゲート絶縁パターン９０と保護膜パターン９８及び透明電極パターンなどを形成するための第３マスク工程を含むようになる。
図６Ａ乃至図９Ｅは本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法を段階的に示した断面図などである。
図６Ａ及び図６Ｂは本発明による薄膜トランジスタアレイ基板の製造方法の中の第１マスク工程で下部基板８８の上にゲートパターンなどを示した平面図及び断面図である。
図６Ａ及び図６Ｂは本発明による薄膜トランジスタアレイ基板の製造方法の中の第１マスク工程で下部基板８８の上にゲートパターンなどを示した平面図及び断面図である。
下部基板８８の上にスパッタリング方法などの蒸着方法を通してゲート金属層が形成される。続いて、第１マスクを利用したフォトリソグラフィ工程とエッチング工程によりゲート金属層がパターニングされることでゲートライン５２、ゲート電極５４、ゲートパッド下部電極５６を含むゲートパターンなどが形成される。ゲート金属としては、Ｃｒ、ＭｏＷ、Ｃｒ／Ａｌ、Ｃｕ、Ａｌ（Ｎｄ）、Ｍｏ／Ａｌ、Ｍｏ／Ａｌ（Ｎｄ）、Ｃｒ／Ａｌ（Ｎｄ）などが単一層または二重層の構造で利用される。
図７Ａ及び図７Ｂは本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法の中の第２マスク工程で形成されたソース／ドレーンパターン、半導体パターンを含む基板の平面図及び断面図である。
具体的には、ゲートパターンなどが形成された下部基板８８の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通してゲート絶縁層９０ａ、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてソース／ドレーン金属層が順次形成される。ゲート絶縁層９０ａとしては、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。ソース／ドレーン金属としては、モリブデン（Ｍｏ）、チタニウム、タンタリウム、モリブデン合金などが利用される。
具体的には、ゲートパターンなどが形成された下部基板８８の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通してゲート絶縁層９０ａ、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてソース／ドレーン金属層が順次形成される。ゲート絶縁層９０ａとしては、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。ソース／ドレーン金属としては、モリブデン（Ｍｏ）、チタニウム、タンタリウム、モリブデン合金などが利用される。
続いて、第２マスクを利用したフォトリソグラフィ工程とエッチング工程により、図８Ａに示したように、フォトレジスタパターン７１ｂを形成するようになる。この場合、第２マスクとしては、薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することでチャンネル部のフォトレジスタパターンが異なるソース／ドレーンパターンより低い高さを有するようにする。
続いて、図８Ｂに示したように、フォトレジスタパターン７１ｂを利用した湿式エッチング工程によりソース／ドレーン金属層がパターニングされることでデータライン５８、ソース電極６０、そのソース電極６０と一体化されたドレーン電極６２、ストレージ電極６４、データパッド下部電極６４を含むソース／ドレーンパターンなどが形成される。
次に、同一のフォトレジスタパターン７１ｂを利用した乾式エッチング工程によりｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることで活性層９２とオーミック接触層９４が形成される。続いて、図８Ｃに示したように、チャンネル部で相対的に低い高さを有するフォトレジスタパターン７１ｂがアッシング（Ａｓｈｉｎｇ）工程で除去された後、乾式エッチング工程でチャンネル部のソース／ドレーンパターン及びオーミック接触層９４がエッチングされる。これに従って、図８Ｄに示されたように、チャンネル部の活性層９２が露出されてソース電極６０とドレーン電極６２が分離される。
続いて、ストリップ工程によりソース／ドレーンパターン部の上に残っているフォトレジスタパターンが除去される。
図９Ａ乃至図９Ｅは本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法の中の第３マスク工程に形成されたゲート絶縁パターン９０と保護膜９８及び透明電極パターンを含む基板の平面図及び断面図である。
具体的には、ソース／ドレーンパターンなどが形成されたゲート絶縁膜９０ａの上にスパターリングなどの蒸着方法にＳｉＮｘ、ＳｉＯｘのような無機絶縁物質、誘電常数が小さいアクリル（ａｃｒｙｌ）系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される保護膜９８ａが全面蒸着されて保護膜９８ａの上にフォトレジスタが全面塗布される。続いて、第３マスクを利用したフォトリソグラフィ工程で図９Ｂに示されたようにフォトレジスタパターン７１ｃが形成される。
続いて、フォトレジスタパターン７１ｃをマスクとして保護膜９８ａ及びゲート絶縁膜９０ａがガスを利用した乾式エッチングによってパターニングされることで透明電極のパターンが形成される領域を除いた領域に保護膜のパターン９８及びゲート絶縁パターン９０が形成される。
ここで、一般的なエッチングガスとしてはＳＦ6と０2が約１：３程度の比率で混合されたエッチングガスが利用されるが、本発明ではＳＦ6の比率を更に増加させてＳＦ6と０2の比率が約３〜１０：１程度で混合されたエッチングガスが利用される。これに従って、図９Ｃに示されたようにフォトレジスタパターン７１ｃと下部の保護膜９８ａの線幅がフォトレジスタパターン７１ｃの幅より狭く過エッチングされる。このように、保護膜９８ａが過エッチングされることでこの後になされるリフトオフ方法による透明電極パターンの形成の際にその透明電極パターンの形成が容易になる。ここで、保護膜９８ａの過エッチング領域（ｄ１）の幅は約２μｍ以下になる。
具体的には、ＳＦ6はＳｉＮｘ、ＳｉＯｘのような無機絶縁物質とよく反応し、０2はフォトレジスタパターンとよく反応するようになる。従って、フォトレジスタパターン７１ｃをマスクとして保護膜９８ａ及びゲート絶縁膜９０ａをパターニングする場合、ＳＦ6と０2の比率が約３〜１０：１程度で混合されたエッチングガスを利用してエッチングすると保護膜９８ａの露出された側面部がＳＦ6によって多くの影響を受けるようになり、更に多くエッチングされるようになる。これによって、図１０Ａ乃至図１０Ｃに表した実験結果のようにフォトレジスタパターン７１ｃの下部に形成された保護膜９８ａが過エッチングされる。
また、本発明による薄膜トランジスタアレイ基板の製造方法の保護膜９８ａの過エッチングの形成方法としては、保護膜９８ａを圧力が高い条件でパターニングされる。例えば、３００〜４００ｍｔｏｒｒ程度の圧力で保護膜９８ａがパターニングされる。
具体的には、圧力が増加されると、ガス分子など間の衝突回数が多くなり、分子などの平均自由行路が短くなる。これで、ガス分子などの直進性が減少されると共にガス分子などの左、右、上、下などの不規則な運動が増加し、左、右、上、下方向に進行するガス分子などの量が増加するほどフォトレジスタパターン７１ｃの下部に形成された保護膜９８ａの側面がガス分子などによって更に多くの影響を受けるようになる。換言すると、フォトレジスタパターン７１ｃの下部に形成された保護膜９８ａが過エッチングになる。
第１段階で図１１Ａに示されたように、ＳＦ6ガスだけで保護膜９８ａをパターンするようになる。これは上述したように、フォトレジスタパターン７１ｃをマスクとして保護膜９８ａをパターンする場合、ＳＦ6ガスによって保護膜９８ａの側面がガス分子などによって更に多くの影響を受けるようになることでフォトレジスタパターン７１ｃの下部に形成された保護膜９８ａが過エッチングになる。
続いて、第２段階で図１１Ｂに示されたように０2が添加されて、ＳＦ6の比率が減少されたエッチングガスによってゲート絶縁膜９０ａがパターニングされる。ここで、ＳＦ6と０2の比率は約１：３程度である。これは、ＳＦ6の量が減少されることでゲート絶縁膜９０ａの過エッチングを防止するためである。即ち、ＳＦ6ガスだけでゲート絶縁膜９０ａがエッチングされると、ゲート絶縁膜９０ａの側面部が過エッチングされることでその上に形成される透明電極パターンが断線される問題が発生するためである。従って、０2が添加されて、ＳＦ6の比率が減少されたエッチングガスによってゲート絶縁膜９０ａをパターニングすることでゲート絶縁膜９０ａの側面が過エッチングされることを防止することができる。
続いて、フォトレジスタパターン７１ｃが残っている基板８８の上にスパッタリングなどの蒸着方法で透明電極物質７４ａが全面蒸着される。この際、フォトレジスタパターンより過エッチングされた保護膜パターン９８によって透明電極物質７４ａは図９Ｄに示されたように保護膜パターン９８とフォトレジスタパターン７１ｃの間で分離されて形成される。透明電極物質７４ａとしては、インジウム−スズ−オキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）か、スズ−オキサイド（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）またはインジウム−ジンク−オキサイド（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）が利用される。
以後、透明電極物質７４ａが全面蒸着された薄膜トランジスタアレイ基板でリフトオフ（Ｌｉｆｔ Ｏｆｆ）方法を利用したストリップ工程によってフォトレジスタパターン７１ｃは除去される。この際、フォトレジスタパターン７１ｃの上に蒸着された透明電極物質７４ａはフォトレジスタパターン７１ｃが離れていきながら除去されて図９Ｅに示されたようにゲートパッド上部電極７４、画素電極７６及びデータパッド上部電極８５を含む透明電極パターンが形成される。ここで、過エッチングされた領域では透明電極物質７４ａが分離されているのでフォトレジスタパターン７１ｃが離れてしまう場合、フォトレジスタパターン７１ｃの上に蒸着された透明電極物質７４ａが容易に分離されることができるようになる。
即ち、リフトオフ（Ｌｉｆｔ Ｏｆｆ）方法を利用したストリップ工程（ｓｔｒｉｐｐｅｒ）が透明電極物質７４ａの分離された領域に容易に浸透されることで、透明電極物質７４ａが容易に分離される。
これにより、ゲートパッド上部電極７４はゲートパッド下部電極５６と接続されて、画素電極７２は薄膜トランジスタのドレーン電極６２及びストレージキャパシティ７８のストレージ電極６６と電気的に接続されて、データパッド上部電極８５はデータパッド下部電極６４と電気的に接続される。
このように、本発明の実施の形態による薄膜トランジスタアレイ基板の製造方法は、リフトオフ方法を利用した３マスク工程によってなされることによって、基板の構造及び製造工程を更に単純化させることで製造単価を更に節減することができると共に製造収率を向上させることができる。
以上説明した内容を通して当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることがわかる。従って、本発明の技術的の範囲は詳細な説明に記載された内容に限らず特許請求の範囲により定めなければならない。
２，５２：ゲートライン、４，５８：データライン、６，８０：薄膜トランジスタ、８，５４：ゲート電極、１０，６０：ソース電極、１２，６２：ドレーン電極、１４，９２：活性層、１６：第１コンタクトホール、１８，７２：画素電極、２０，７８：ストレージキャパシティ、２２，６６：ストレージ電極、２４： 第２コンタクトホール、２６，８２：ゲートパッド部、２８，５６：ゲートパッド上部電極、３０：第３コンタクトホール、３４，８４：データパッド部、３８：第４コンタクトホール、４０，７６：データパッド保護電極、４２，８８：下部基板、４４：ゲート絶縁膜、４８，９４：オミック接触層。
Claims (3)
- 基板上にゲートパターンを形成する段階と、
前記基板上にゲート絶縁膜を形成する段階と、
前記基板上に半導体パターン及びソース／ドレインパターンを形成する段階と、
前記基板上に保護膜を形成する段階と、
前記保護膜上にフォトレジストパターンを利用して前記保護膜を過エッチングして前記フォトレジストパターンの線幅より幅が小さな保護膜パターンを形成する段階と、
前記基板上に透明電極を形成する段階と、
前記フォトレジストパターン及び前記フォトレジストパターン上に形成された透明電極をリフトオフ方法を利用したストリップ工程によって除去して透明電極パターンを形成する段階と、
を含み、
前記保護膜パターンを形成する段階は、前記フォトレジストパターンをマスクとして前記保護膜をＳＦ６ガスが混合した混合ガスを利用してパターニングする段階と、前記ゲート絶縁膜をＯ２ガスとＳＦ６ガスが混合した混合ガスを利用してパターニングする段階とを含む
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記保護膜パターンを形成する段階は、前記保護膜を３００〜４００ｍｔｏｒｒの圧力条件においてエッチングして前記保護膜パターンを形成する段階を含む
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。 - 前記Ｏ２ガスとＳＦ６ガスが混合した混合ガスは、前記ＳＦ６とＯ２の割合が１：３である
ことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0070698A KR100500779B1 (ko) | 2003-10-10 | 2003-10-10 | 박막 트랜지스터 어레이 기판의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005123610A JP2005123610A (ja) | 2005-05-12 |
| JP4475578B2 true JP4475578B2 (ja) | 2010-06-09 |
Family
ID=33411801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004293977A Expired - Fee Related JP4475578B2 (ja) | 2003-10-10 | 2004-10-06 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7078279B2 (ja) |
| JP (1) | JP4475578B2 (ja) |
| KR (1) | KR100500779B1 (ja) |
| CN (1) | CN1326201C (ja) |
| DE (1) | DE102004048723B4 (ja) |
| FR (1) | FR2860918B1 (ja) |
| GB (1) | GB2407704B (ja) |
| TW (1) | TWI249814B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560400B1 (ko) * | 2003-11-04 | 2006-03-14 | 엘지.필립스 엘시디 주식회사 | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101112538B1 (ko) | 2004-07-27 | 2012-03-13 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR101107246B1 (ko) * | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| TWI287659B (en) | 2005-08-25 | 2007-10-01 | Chunghwa Picture Tubes Ltd | Multi-domain vertical alignment liquid crystal display panel, thin film transistor array, and methods of fabricating the same |
| TWI339442B (en) | 2005-12-09 | 2011-03-21 | Samsung Mobile Display Co Ltd | Flat panel display and method of fabricating the same |
| KR100818887B1 (ko) * | 2005-12-14 | 2008-04-02 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 및 그 제조 방법 |
| CN100367488C (zh) * | 2006-02-13 | 2008-02-06 | 友达光电股份有限公司 | 薄膜晶体管阵列基板的制造方法 |
| JPWO2007099690A1 (ja) * | 2006-02-28 | 2009-07-16 | パイオニア株式会社 | 有機トランジスタ及びその製造方法 |
| KR101228475B1 (ko) * | 2006-06-05 | 2013-01-31 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| US20080023703A1 (en) * | 2006-07-31 | 2008-01-31 | Randy Hoffman | System and method for manufacturing a thin-film device |
| KR101326134B1 (ko) * | 2007-02-07 | 2013-11-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| CN100446222C (zh) * | 2007-03-28 | 2008-12-24 | 友达光电股份有限公司 | 薄膜晶体管基板的制造方法 |
| TWI383502B (zh) * | 2007-10-02 | 2013-01-21 | Chunghwa Picture Tubes Ltd | 畫素結構及其製造方法 |
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-
2003
- 2003-10-10 KR KR10-2003-0070698A patent/KR100500779B1/ko active IP Right Grant
-
2004
- 2004-08-06 CN CNB2004100705314A patent/CN1326201C/zh not_active Expired - Fee Related
- 2004-09-28 US US10/950,493 patent/US7078279B2/en not_active Expired - Lifetime
- 2004-09-29 GB GB0421633A patent/GB2407704B/en not_active Expired - Fee Related
- 2004-10-01 TW TW093129890A patent/TWI249814B/zh active
- 2004-10-06 DE DE102004048723A patent/DE102004048723B4/de not_active Expired - Fee Related
- 2004-10-06 JP JP2004293977A patent/JP4475578B2/ja not_active Expired - Fee Related
- 2004-10-08 FR FR0410642A patent/FR2860918B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005123610A (ja) | 2005-05-12 |
| US20050079657A1 (en) | 2005-04-14 |
| CN1606125A (zh) | 2005-04-13 |
| FR2860918A1 (fr) | 2005-04-15 |
| FR2860918B1 (fr) | 2007-02-23 |
| TWI249814B (en) | 2006-02-21 |
| DE102004048723B4 (de) | 2011-05-19 |
| GB2407704B (en) | 2005-09-14 |
| KR100500779B1 (ko) | 2005-07-12 |
| US7078279B2 (en) | 2006-07-18 |
| TW200514198A (en) | 2005-04-16 |
| GB2407704A (en) | 2005-05-04 |
| KR20050034924A (ko) | 2005-04-15 |
| CN1326201C (zh) | 2007-07-11 |
| DE102004048723A1 (de) | 2005-06-09 |
| GB0421633D0 (en) | 2004-10-27 |
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| KR20050068466A (ko) | 액정표시장치 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061002 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080704 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090520 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100305 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |