KR101326134B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 기판 위에 규소와 결합하여 실리사이드를 형성할 수 있는 금속을 포함하는 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 섭씨 280도 이하의 온도에서 규소 함유 기체를 공급하여 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체를 형성하는 단계, 상기 반도체 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터, 게이트 절연막, 게이트선, 구리, 저항

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}
도 1 및 도 2는 각각 약 섭씨 250도와 섭씨 320도에서 구리선 위에 증착된 질화규소(SiNx) 절연막을 성분 분석한 결과를 나타낸 그래프이고,
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 4 및 도 5는 각각 도 3의 박막 트랜지스터 표시판을 IV-IV선 및 V-V 선을 따라 잘라 도시한 단면도이고,
도 6, 도 11, 도 14 및 도 17은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고,
도 7 및 도 8은 각각 도 6의 박막 트랜지스터 표시판을 VII-VII 선 및 VIII-VIII 선을 따라 잘라 도시한 단면도이고,
도 9 및 도 10은 각각 도 7 및 도 8의 박막 트랜지스터 표시판의 다음 단계에서의 단면도이고,
도 12 및 도 13는 도 11의 박막 트랜지스터 표시판을 XII-XII 선 및 XIII-XIII 선을 따라 잘라 도시한 단면도이고,
도 15 및 도 16는 도 14의 박막 트랜지스터 표시판을 XV-XV 선 및 XVI-XVI 선을 따라 잘라 도시한 단면도이고,
도 18 및 도 19는 도 17의 박막 트랜지스터 표시판을 XVIII-XVIII선 및 XIX-XIX 선을 따라 잘라 도시한 단면도이고,
도 20 및 도 21은 노출된 구리선 위에 N-rich SiNx 박막을 증착한 경우와 일반적인 질화규소(SiNx)막을 증착한 경우의 성분 분석 결과를 나타낸 그래프이다.
<도면 부호의 설명>
81, 82...접촉 보조 부재 110...기판
131, 132...유지 전극선 133a, 133b...유지 전극
121, 129...게이트선 124...게이트 전극
140...게이트 절연막 151, 154...반도체
161, 163, 165...저항성 접촉층 171, 179...데이터선
173...소스 전극 175...드레인 전극
180...보호막 181, 182, 185...접촉 구멍
191...화소 전극
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치나 유기 발광 표시 장치 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기광학(electro-optical) 활성층을 포함한다. 액정 표시 장치의 경우 전기광학 활성층으로 액정층을 포함하 고, 유기 발광 표시 장치의 경우 전기광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가받고, 전기광학 활성층은 이 전기 신호를 광학 신호를 변환함으로써 영상이 표시된다.
평판 표시 장치에서는 스위칭 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line) 등의 신호선이 평판 표시 장치에 구비된다.
한편, 표시 장치의 면적이 커짐에 따라, 신호선 또한 길어지고 그에 따라 저항이 커진다. 이와 같이 저항이 커지면 신호 지연 또는 전압 강하 따위의 문제가 생길 수 있고 이를 해결하기 위해서는 비저항이 낮은 재료로 신호선을 형성할 필요가 있는데, 비저항이 낮은 재료 중 대표적인 것이 구리(Cu)이다.
그러나 구리를 신호선으로 사용하는 경우, 액정 표시 장치의 제조 단계 중 구리(Cu)선 위에 절연막을 형성하는 단계에서 실란(SiH4)가스 등이 고온공정 중에 구리선의 표면부와 반응하여 구리-실리사이드(Cu-silicide)를 형성하게 되어 구리층이 오염된다. 고온에서는 구리-실리사이드(Cu-silicide)가 불안정하여 분해와 형성을 반복하게 되므로 구리선 위에 절연막이 형성된 이후에도 분해된 규소(Si)가 구리(Cu)내로 계속 확산하여 구리-실리사이드의 두께를 증가시키기 때문에 구리 배 선의 저항을 증가시킨다.
따라서 일반적으로 구리를 신호선으로 사용하는 경우, 구리선이 규소(Si)와 반응하는 것을 방지하기 위하여 구리선을 덮는 차단막(capping layer)으로 몰리브덴 등의 내화성 금속(refractory metal) 또는 이들의 합금을 형성한다.
그러나 위와 같이 구리선 상부에 차단막을 더 형성하는 경우에는 저저항 배선의 고유 특성은 유지할 수 있지만, 다중막을 형성하는데 따른 공정 시간이 길어지는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 구리 신호선을 사용하는 액정 표시 장치 제조 방법에서 구리선 상부에 구리-실리사이드가 형성되어 저항이 증가하는 것을 방지하기 위한 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 규소와 결합하여 실리사이드를 형성할 수 있는 금속을 포함하는 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 섭씨 280도 이하의 온도에서 규소 함유 기체를 공급하여 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체를 형성하는 단계, 상기 반도체 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계를 포함한다.
상기 게이트선은 구리를 포함할 수 있으며, 상기 게이트 절연막은 질화규소(SiNx)로 형성할 수 있다.
상기 게이트 절연막을 형성하는 단계는 섭씨 220 내지 280도에서 수행할 수 있으 며, 상기 게이트 절연막을 형성하는 단계에서 상기 기판의 온도는 섭씨 220 내지 250도일 수 있다.
상기 데이터선 및 드레인 전극을 형성하는 단계 후에 섭씨 280도 이하의 온도에서 규소 함유 기체를 공급하여 보호막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 규소와 결합하여 실리사이드를 형성할 수 있는 금속을 포함하는 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 규소 함유 기체 및 질소 함유 기체를 공급하여 제1 질화규소막을 형성하는 단계, 상기 제1 질화규소막 위에 상기 규소 함유 기체 및 상기 질소 함유 기체의 유량비를 다르게 공급하여 제2 질화규소막을 형성하는 단계, 상기 제2 질화규소막 위에 반도체를 형성하는 단계, 상기 반도체 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계를 포함하며, 상기 제2 질화규소막은 상기 제1 질화규소막보다 [N-H]/[Si-H] 결합수 비율이 낮도록 형성한다.
상기 게이트선은 구리를 포함할 수 있다.
상기 제1 질화규소막은 50 내지 600 의 두께로 형성할 수 있다.
상기 제1 질화규소막의 [N-H]/[Si-H] 결합수 비율은 20 내지 40으로 형성하고, 상기 제2 질화규소막의 [N-H]/[Si-H] 결합수 비율은 1.5 내지 2.5로 형성할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 규소와 결합하여 실리사이드를 형성할 수 있는 금속을 포함하는 게이트 전극, 상기 게이트 전극의 하 부 또는 상부에 형성되어 있는 반도체, 상기 게이트 전극과 상기 반도체 사이에 형성되어 있는 게이트 절연막, 상기 반도체와 접촉되어 있는 소스 전극 및 드레인 전극, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하며, 상기 게이트 절연막은 제1 질화규소막 및 상기 제1 질화규소막과 상기 반도체 사이에 위치하는 제2 질화규소막을 포함하며, 상기 제1 질화규소막은 상기 제2 질화규소막보다 [N-H]/[Si-H] 결합수 비율이 높다.
상기 제1 질화규소막의 [N-H]/[Si-H] 결합수 비율은 20 내지 40이고, 상기 제2 질화규소막의 [N-H]/[Si-H] 결합수 비율은 1.5 내지 2.5일 수 있다.
상기 박막 트랜지스터 표시판은 상기 소스 전극 및 드레인 전극 위에 형성되어 있는 보호막을 더 포함하며, 상기 보호막은 제3 질화규소막 및 상기 제3 질화규소막과 상기 화소 전극 사이에 위치하는 제4 질화규소막을 포함하며, 상기 제3 질화규소막은 상기 제4 질화규소막보다 [N-H]/[Si-H] 결합수 비율이 높을 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 규소와 결합하여 실리사이드를 형성할 수 있는 금속을 포함하는 게이트 전극, 상기 게이트 전극의 하부 또는 상부에 형성되어 있는 반도체, 상기 게이트 전극과 상기 반도체 사이에 위치하며 질화규소를 포함하는 게이트 절연막, 상기 반도체와 접촉하는 소스 전극 및 드레인 전극, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하며, 상기 게이트 절연막은 상기 게이트 전극과 접촉하는 접촉부, 상기 반도체와 접촉하는 채널부 및 상기 접촉부와 상기 채널부 사이에 위치하는 중간부를 포함하며, 상기 접촉부 및 상기 중간부는 [N-H]/[Si-H] 결합수 비율이 다르다.
상기 게이트 절연막의 접촉부는 상기 게이트 절연막의 중간부보다 [N-H]/[Si-H] 결합수 비율이 높을 수 있으며, 상기 접촉부의 [N-H]/[Si-H] 결합수 비율은 20 내지 40이고, 상기 중간부의 [N-H]/[Si-H] 결합수 비율은 1.5 내지 2.5일 수 있다.
상기 접촉부 및 상기 채널부의 [N-H]/[Si-H] 결합수 비율이 상기 중간부의 [N-H]/[Si-H] 결합수 비율보다 높을 수 있으며, 상기 접촉부 및 상기 채널부의 [N-H]/[Si-H] 결합수 비율은 20 내지 40이고, 상기 중간부의 [N-H]/[Si-H] 결합수 비율은 1.5 내지 2.5일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
<실시예 1>
먼저 구리선 상부에 규소를 포함하는 절연막을 형성하는 공정에서 화학 기상 증착(chemical vapor deposition, CVD)의 온도 제어를 통하여 구리선의 저항을 제어하는 방법에 대하여 상세하게 설명한다.
표 1 및 표 2는 구리산화물(구리는 대기 중에 노출되었을 때 매우 빠른 속도로 산화되어 구리산화물(CuO, Cu2O)을 형성하므로 순수한 구리와 실란(SiH4)가스가 만날 가능성은 없다)과 실란(SiH4)이 반응하여 구리(Cu)와 규소(Si)로 분해되는 깁스 자유에너지(Gibs free energy)를 나타낸 값이다.
[표 1]
Figure 112007011422832-pat00001
[표 2]
Figure 112007011422832-pat00002
표 1 및 표 2에서 보는 바와 같이, 구리산화물(CuO, Cu2O)과 실란(SiH4)이 반응하여 구리(Cu)와 규소(Si)로 분해되는 깁스 자유에너지의 값은 음의 값으로 자발적인 반응이 일어나고 있다는 것을 알 수 있다. 또한 온도가 올라갈수록 더 큰 음의 값을 가지므로 온도가 높아질수록 구리산화물과 실란(SiH4)이 더 잘 반응한다는 것을 알 수 있다. 그런데, 구리산화물(CuO, Cu2O)과 실란(SiH4)이 반응하여 구리(Cu)와 규소(Si)로 분해되면 규소(Si)가 구리(Cu)와 결합하여 구리-실리사이드를 형성하게 된다.
따라서 낮은 온도에서 구리선 위에 규소를 포함하는 절연막을 증착하면 구리산화물과 실란(SiH4)이 반응하여 구리(Cu)와 규소(Si)로 분해되는 것을 억제하여 구리-실리사이드가 형성되는 것을 방지할 수 있으며, 이는 곧 구리선의 저항증가를 방지할 수 있다는 것을 의미한다.
챔버(chamber)에서 구리선이 형성된 유리 기판 위에 온도를 달리하여 질화규소(SiNx)막을 적층한 경우, 질화규소막 및 구리선의 성분 변화를 도 1 및 도 2를 참고하여 살펴본다.
도 1 및 도 2는 각각 약 섭씨 250도와 약 섭씨 320도에서 구리선 위에 증착된 질화규소(SiNx)막을 이차 이온 질량 분석기(secondary ion mass spectrometry, SIMS)를 이용하여 성분 분석한 결과를 나타낸 그래프이다.
여기서 섭씨 250도 및 섭씨 320도는 유리 기판의 온도를 가리킨다.
도 1 및 도 2에서, 그래프의 가로 축은 질화규소막과 구리선이 형성되어 있는 기판을 타겟(target)으로 하여 스퍼터링한 시간이다. 즉 기판을 타겟으로 스퍼터링하는 경우 초기에는 플라스마에 의해 질화규소막 표면에 위치하는 성분이 떼어지고 스퍼터링 시간이 경과할수록 질화규소막 표면으로부터 깊게 위치하는 성분이 떼어진다. 따라서 절연막 표면으로부터의 깊이와 스퍼터링 시간은 비례하며, 도 1 및 도 2에서 스퍼터링 시간이 늘어나는 것은 절연막 표면으로부터의 깊이가 깊어지는 것을 의미한다.
또한, 도 1 및 도 2에서 곡선들이 급격하게 변화하는 부분은 질화규소 절연막과 구리선의 계면 부분을 나타낸다.
도 1 및 도 2에 도시된 바와 같이, 약 섭씨 250도에서 증착하는 경우가 약 섭씨 320도에서 증착하는 경우에 비하여, 구리와 절연막(Cu/SiNx) 계면부에서 규 소(Si)의 양이 급격하게 감소하는 것을 확인할 수 있다. 질화규소막이 약 섭씨 250도로 증착되는 경우 규소가 구리선 깊숙이까지 확산되지 않았음을 알 수 있고, 이 경우 구리-실리사이드의 형성이 감소되어 구리 배선의 저항 증가를 줄일 수 있다.
여기서는 유리 기판이 약 섭씨 250도인 경우를 실험하였지만, 유리 기판이 섭씨 250도 정도인 경우 챔버의 공정 온도는 약 섭씨 250 내지 280도일 수 있다.
또한 상술한 바와 같이 구리 산화물과 실란은 온도가 올라갈수록 반응이 더 잘 일어나므로, 유리 기판이 섭씨 250도 이하인 경우, 즉 챔버의 공정 온도가 약 섭씨 280도 이하인 경우에는 이러한 확산을 더욱 줄여 구리 배선의 저항을 더욱 낮출 수 있다. 이 중, 유리 기판의 온도는 약 섭씨 220 내지 250도, 챔버의 온도는 약 섭씨 220 내지 280도가 바람직하다.
그런데, 질화규소의 증착 온도를 낮출 경우 막질 저하가 수반되고 또한 공정 시간이 길어지는 문제점이 있으므로 무한정 온도를 낮출 수는 없다.
즉 온도가 너무 낮을 경우 증착된 절연막의 막질이 저하되어 유전막으로서의 역할 및 보호막으로서의 역할을 수행할 수 없다. 따라서 온도를 낮추면서도 막질이 저하되지 않게 조절하는 것이 중요하다.
아래의 표 3은 구리로 이루어진 게이트 배선 위에 약 섭씨 250도의 저온에서 게이트 절연막을 증착하고 박막 트랜지스터를 형성한 경우와 구리로 이루어진 게이트 배선 위에 약 섭씨 320도에서 게이트 절연막을 증착하고 박막 트랜지스터를 형성한 경우의 게이트 배선의 저항 및 박막 트랜지스터 특성을 비교한 것이다.
[표 3]
Figure 112007011422832-pat00003
표 3에 나타낸 바와 같이, 구리선을 형성한 이후, 초기의 구리선의 저항은 2.27Ωm 내지 2.42Ωm 정도로 비슷한 값을 나타내고 있으나, 이후 절연막을 형성하기 위한 화학 기상 증착의 증착 온도를 섭씨 320도와 섭씨 250도로 나누어 진행한 경우 섭씨 320도에서 진행한 경우에는 트랜지스터가 완성된 후 2.82Ωm 내지 3.13Ωm 정도의 저항값을 나타내는 데 비하여, 섭씨 250도 에서 진행한 경우에는 트랜지스터가 완성된 후 2.09Ωm 내지 2.21Ωm의 저항값을 보인다. 즉 증착 조건에 의하여 구리선의 저항이 크게 달라지는 것을 알 수 있다.
한편, 섭씨 320도에서 진행한 경우에 비하여 섭씨 250도에서 진행한 경우에는 트랜지스터의 온-전류(On-current)는 약 7E-06A 내지 8E-06A 에서 4E-06A 정도로 저하된다. 그러나 온-오프비(On/Off ratio)가 약 1E+06 이상만 되면 구동이 충분히 이루어질 수 있다. 표 3에서 보는 바와 같이, 섭씨 250도에서 진행한 경우의 온-오프비(On/Off ratio)는 8E+06 내지 1.5E+07 정도이므로 충분히 구동이 가능한 값을 나타낸다.
따라서 약 섭씨 250도의 증착 온도에서 게이트 절연막의 증착을 진행하면 박막 트랜지스터의 구동에 지장을 초래하지 않으면서 게이트 배선의 저항을 감소시킬 수 있다.
그러면 도 3 내지 도 5을 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 4 및 도 5은 각각 도 3의 박막 트랜지스터 표시판을 IV-IV선 및 V-V 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(129)을 포함한다. 게이 트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
유지 전극선(131)은 소정의 전압을 인가 받으며, 게이트선(121)과 거의 나란하게 뻗은 줄기선(132)과 이로부터 갈라진 복수 쌍의 제1 및 제2 유지 전극(133a, 133b)을 포함한다. 유지 전극선(131) 각각은 인접한 두 게이트선(121) 사이에 위치하며 줄기선(132)은 두 게이트선(121) 중 아래쪽에 가깝다. 유지 전극(133a, 133b) 각각은 줄기선(132)과 연결된 고정단과 그 반대쪽의 자유단을 가지고 있다. 제1 유지 전극(133a)의 고정단은 면적이 넓으며, 그 자유단은 직선 부분과 굽은 부분의 두 갈래로 갈라진다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있다.
게이트선(121) 및 유지 전극선(131)은 구리(Cu)나 구리 합금 등 구리 계열 금속으로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 이중막 구조를 가질 수도 있다. 이 중 한 상부막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 구리 계열 금속 등으로 만들어지고, 하부막은 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다.
게이트선(121) 및 유지 전극선(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80°인 것이 바람직하다.
게이트선(121) 및 유지 전극선(131) 위에는 질화규소(SiNx)로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(poly silicon) 등으로 만들어진 복수의 반도체(151)가 형성되어 있다. 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다. 반도체(151)는 게이트선(121) 및 유지 전극선(131) 부근에서 너비가 넓어져 이들을 폭넓게 덮고 있다.
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30° 내지 80° 정도이다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트 선(121)과 교차한다. 각 데이터선(171)은 또한 유지 전극선(131)과 교차하며 인접한 유지 전극(133a, 133b) 집합 사이를 달린다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗어 J자형으로 굽은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주한다. 각 드레인 전극(175)은 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 포함한다. 넓은 끝 부분은 유지 전극선(131)과 중첩하며, 막대형 끝 부분은 소스 전극(173)으로 일부 둘러싸여 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 구리(Cu)나 구리 합금 등 구리 계열 금속으로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 이중막 구조를 가질 수도 있다. 이 중 한 상부막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 구리 계열 금속 등으로 만들어지고, 하부막은 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다.
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 대부분의 곳에서는 반도체(151)가 데이터선(171)보다 좁지만, 앞서 설명하였듯이 게이트선(121)과 만나는 부분에서 너비가 넓어져 표면의 프로파일을 부드럽게 함으로써 데이터선(171)이 단선되는 것을 방지한다. 반도체(151)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(151) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소와 같은 무기 절연물로 만들어지며 표면이 평탄할 수 있다. 보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121) 끝 부분(129)을 드러내는 복수의 접촉 구멍(181), 제1 유지 전극(133a) 고정단 부근의 유지 전극선(131)의 일부를 드러내는 복수의 접촉 구멍(183a), 그리고 제1 유지 전극(133a) 자유단 돌출부를 드러내는 복수의 접촉 구멍(183b)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191), 복수의 연결 다리(overpass)(83) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자(도시하지 않음)의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191) 및 이와 연결된 드레인 전극(175)은 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)과 중첩한다. 화소 전극(191) 및 이와 전기적으로 연결된 드레인 전극(175)이 유지 전극선(131)과 중첩하여 이루는 축전기를 유지 축전기(storage capacitor)라 하며, 유지 축전기는 액정 축전기의 전압 유지 능력을 강화한다.
연결 다리(83)는 게이트선(121)을 가로지르며, 게이트선(121)을 사이에 두고 반대 쪽에 위치하는 접촉 구멍(183a, 183b)을 통하여 유지 전극선(131)의 노출된 부분과 유지 전극(133b) 자유단의 노출된 끝 부분에 연결되어 있다. 유지 전 극(133a, 133b)을 비롯한 유지 전극선(131)은 연결 다리(83)와 함께 게이트선(121)이나 데이터선(171) 또는 박막 트랜지스터의 결함을 수리하는 데 사용할 수 있다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 데이터선(171) 및 게이트선(121)의 끝 부분(179, 129)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
그러면, 도 3 내지 도 5에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 6 내지 도 20을 참조하여 상세하게 설명한다.
도 6, 도 11, 도 14 및 도 17은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고, 도 7 및 도 8은 각각 도 6의 박막 트랜지스터 표시판을 VII-VII 선 및 VIII-VIII 선을 따라 잘라 도시한 단면도이고, 도 9 및 도 10은 각각 도 7 및 도 8의 박막 트랜지스터 표시판의 다음 단계에서의 단면도이고, 도 12 및 도 13는 도 11의 박막 트랜지스터 표시판을 XII-XII 선 및 XIII-XIII 선을 따라 잘라 도시한 단면도이고, 도 15 및 도 16는 도 14의 박막 트랜지스터 표시판을 XV-XV 선 및 XVI-XVI 선을 따라 잘라 도시한 단면도이고, 도 18 및 도 19는 도 17의 박막 트랜지스터 표시판을 XVIII-XVIII선 및 XIX-XIX 선을 따라 잘라 도시한 단면도이다.
도 6 내지 도 8을 참조하면, 투명한 유리 또는 플라스틱으로 이루어진 절연 기판(110) 위에 게이트 전극(124) 및 끝부분(129)을 포함하는 복수의 게이트선(121)과 유지 전극(133a, 133b)을 포함하는 복수의 유지 전극선(131)을 형성한 다.
먼저, 구리(Cu)막을 적층한다. 이때 구리 금속을 포함하는 타겟을 스퍼터링(sputtering)하여 기판 위에 구리막을 증착할 수 있다.
구리막을 증착한 후에, 감광막을 도포하고 마스크를 사용하여 노광 및 현상한 다음, 감광막을 식각 마스크로 삼아 구리막을 건식 식각 또는 습식 식각하여 복수의 게이트선(121) 및 유지 전극선(131)을 형성할 수 있다.
다음 도 9 내지 도 10에 도시한 바와 같이, 기판(110) 전면에 화학 기상 증착의 방법으로 게이트 절연막(140)을 적층한다.
이 때 화학 기상 증착은 실란(SiH4)과 같은 규소 함유 기체 및 질소 기체(N2) 또는 암모니아 기체(NH3)와 같은 질소 함유 기체를 비활성 기체와 함께 공급하여 수행될 수 있으며, 증착 온도는 약 섭씨 220도 내지 280도에서 수행될 수 있다. 이러한 증착 온도에서 기판의 온도는 실질적으로 약 섭씨 220도 내지 250도가 될 수 있다.
이어서 도 11 내지 도 13에 도시한 바와 같이, 반도체 층을 적층하고 사진 식각 공정을 통하여 패터닝하여, 돌출부(154)를 포함하는 진성 반도체(151) 및 복수의 불순물 반도체 패턴(164)을 포함하는 복수의 불순물 반도체(161)를 형성한다.
이후 불순물 반도체(161) 위에 구리 또는 구리합금으로 만들어진 데이터 금속층을 스퍼터링 방법으로 적층한다.
도 14 내지 도 16을 참고하면, 적층된 데이터 금속층(170)을 사진 식각 공정을 통해 패터닝 하여 소스 전극(173) 및 끝 부분(179)을 포함하는 복수의 데이터 선(171) 및 복수의 드레인 전극(175)을 형성한다.
이어서, 불순물 반도체(164)에서 데이터선(171) 및 드레인 전극(175)으로 덮이지 않고 노출된 부분을 제거하여 돌출부(163)를 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(154) 부분을 노출한다.
도 17 내지 도 19에 도시한 바와 같이, 질화규소로 만들어진 보호막(180)을 적층하고 게이트 절연막(140)과 함께 패터닝하여, 보호막(180) 및 게이트 절연막(140)에 게이트선(121)의 끝 부분(129), 데이터선(171)의 끝 부분(179), 제1 유지 전극(133a) 고정단 부근의 유지 전극선(131) 일부, 제1 유지 전극(133a)의 자유단 돌출부 일부, 그리고 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(181, 182, 183a, 183b, 185)을 형성한다. 이 때 보호막(180)은 게이트 절연막(140)과 마찬가지로, 규소 함유 기체 및 질소 함유 기체를 공급하여 약 섭씨 220 내지 280도에서 화학 기상 증착 방법으로 형성할 수 있다.
이어 도 3 내지 도 5에 도시한 바와 같이, 보호막(180) 위에 복수의 화소 전극(191), 복수의 접촉 보조 부재(81, 82) 및 복수의 연결 다리(83)를 형성한다.
<실시예 2>
다음은 구리선 상부에 증착 조건을 달리하여 절연막을 형성함으로써 구리선의 저항을 제어하는 방법에 대하여 상세하게 설명한다.
증착 온도를 일정하게 유지하면서 절연막 증착 시 사용하는 실란(SiH4)가스의 양을 줄이고, 구리 위에 형성되는 질화규소(SiNx)막을 고밀도로 만듦으로써 구 리-실리사이드(Cu-silicide)의 형성을 억제하고 그에 의해 구리선의 저항을 낮춘다.
이것은 절연막 증착시 사용하는 실란(SiH4)가스의 유량을 줄이고, 질소 가스(N2) 또는 암모니아 가스(NH3)와 같은 질소 함유 기체의 유량을 늘리면 증착되는 막 내의 [N]/[Si]의 원자비가 높아지게 된다. 즉 N-rich SiNx 박막이 형성된다. N-rich SiNx 박막은 매우 고밀도이며 결함(defect)이 적은 박막이므로 질화규소막에 존재하는 규소(Si)가 질화규소(SiNx)막을 통과하여 구리선 내부로 확산되는 것을 줄일 수 있다.
도 20 및 도 21은 각각 노출된 구리선 위에 N-rich SiNx 박막을 증착한 경우와 일반적인 질화규소(SiNx)막을 증착한 경우의 SIMS 계면 분석 결과를 나타낸 도면이다.
도 20 및 도 21에 도시된 바와 같이, N-rich SiNx을 증착한 경우에는 일반적인 질화규소(SiNx)막을 증착한 경우에 비하여 구리 내부의 규소(Si)의 확산거리가 매우 짧다. 즉 고밀도의 N-rich SiNx을 증착한 경우에는 일반적인 질화규소(SiNx)막을 증착한 경우에 비하여 증착된 질화규소(SiNx)막이 규소(Si)에 대한 확산 장벽으로서의 역할을 효과적으로 수행하였다고 할 수 있다.
표 4는 고밀도의 N-rich 질화규소(SiNx)막과 일반적인 질화규소(SiNx)막의 FT-IR분석 결과를 비교하여 나타낸 것이다.
[표 4]
Figure 112007011422832-pat00004
표 4에서 볼 수 있는 바와 같이, 고밀도의 N-rich 질화규소(SiNx)막의 경우 일반적인 질화규소(SiNx)막에 비하여 [N-H]의 결합수가 높고 [Si-H]의 결합수가 낮아서 결과적으로 [N-H]/[Si-H] 결합수의 비율이 크게 차이가 난다. 즉 고밀도의 N-rich 질화규소(SiNx)막에서 [N-H]/[Si-H] 결합수의 비율이 일반적인 질화규소(SiNx)막의 [N-H]/[Si-H] 결합수의 비율이 10배 정도 높게 나타난다.
이와 같이, [N-H]/[Si-H] 결합수 비율이 높다는 것은 질소(N)함량이 상대적으로 많다는 것을 뜻하며 그에 의해 고밀도의 질화규소(SiNx)막이 형성되었음을 의미하게 된다.
따라서 [N-H]/[Si-H] 결합수의 비를 제어함으로써 고밀도의 N-rich 질화규소(SiNx)막을 형성할 수 있다.
그런데 일반적인 질화규소(SiNx)막은 약 20/sec 이상의 높은 증착속도를 갖는데 비하여 고밀도의 N-rich 질화규소(SiNx)막은 약 15/sec 이하의 낮은 증착속도를 갖는다. 따라서 공정시간이 매우 증가된다.
따라서 본 발명에서는 기판 위에 고밀도의 N-rich 질화규소(SiNx)막은 얇게 증착하고 그 이후에는 증착속도가 높은 일반적인 질화규소(SiNx)막을 순차적으로 증착한다.
이때 고밀도의 N-rich 질화규소(SiNx)막의 두께를 일정 두께 이상으로 조절하는 것이 중요하다. 고밀도의 N-rich 질화규소(SiNx)막의 두께가 두꺼워 질수록 공정 시간이 증가하기 때문에 생산성이 떨어지는 단점이 있는 반면, 고밀도의 N-rich 질화규소(SiNx)막의 두께가 너무 얇게 되면 충분한 확산 장벽으로서의 작용을 하지 못하므로 규소(Si)가 확산하여 구리와 반응하는 것을 막지 못하기 때문이다.
본 발명에서는 고밀도의 N-rich 질화규소(SiNx)막의 두께는 약 50 내지 600Å이며, 약 400 내지 600Å인 것이 바람직하다.
표 5는 구리로 게이트 배선을 형성하고 그 위에 고밀도의 N-rich 질화규소(SiNx)막을 약 500Å 증착하고 이후 일반적인 질화규소(SiNx)막을 증착하여 게이트 절연막을 형성하고, 이들을 포함하는 박막 트랜지스터를 형성한 경우에 있어서 게이트 배선의 저항변화 및 박막 트랜지스터의 특성 변화를 나타낸 것이다.
[표 5]
Figure 112007011422832-pat00005
표 5에서 볼 수 있는 바와 같이, 고밀도의 N-rich 질화규소(SiNx)막을 약 500Å 증착하고 이후 일반적인 질화규소(SiNx)막을 증착한 경우의 구리선의 저항이 일반적인 질화규소(SiNx)막만을 증착한 경우에 비하여 현저히 낮아짐을 알 수 있으며, 트랜지스터 특성은 차이가 나지 않는 것을 할 수 있다.
이상과 같은, N-rich 질화규소(SiNx)막 위에 일반적인 질화 규소막을 형성한 절연막을 게이트 절연막으로 사용하여 형성한 박막 트랜지스터 표시판의 배치도는 도 3과 같으며, 단면도는 도 4 및 도 5와 동일하다.
다만, 게이트선(121) 및 유지 전극선(131) 위에는 질화규소(SiNx)로 만들어진 게이트 절연막(gate insulating layer)(140)은 약 500Å의 고밀도의 N-rich 질화규소(SiNx)막을 먼저 형성한 후에 일반적인 질화규소(SiNx)막을 증착한다. 또는 고밀도의 N-rich 질화규소막 및 일반적인 질화규소막을 차례로 형성한 후 그 위에 고밀도의 N-rich 질화규소막을 더 형성할 수 있다. 후자의 N-rich 질화규소막은 진성 반도체(151)와의 계면에서 전하의 이동을 용이하게 하여 박막 트랜지스터 특성을 개선할 수 있다.
상기에서는 구리로 만들어진 게이트선(121)과 질화규소로 만들어진 게이트 절연막(140)만을 설명하였지만, 구리로 만들어진 데이터선(171)과 질화규소로 만들어진 보호막(180)에도 동일하게 적용하여 보호막(180) 중 데이터선(171)에 가까운 부분은 N-rich 질화규소막을 증착하고 그 위에는 일반적인 질화규소막을 증착할 수 있다.
또한 상기에서는 구리로 만들어진 배선만을 설명하였지만, 구리와 같이 규소와 결합하여 실리사이드를 형성할 수 있는 금속이면 동일하게 적용할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이, 절연막을 약 섭씨 280도 이하에서 증착하거나, 고밀도의 N-rich 질화규소(SiNx)막을 먼저 형성한 후에 일반적인 질화규소(SiNx)막을 증착함으로써 구리선 내부로 규소가 확산되는 것을 방지하여 배선의 저항이 커지는 것을 방지할 수 있다.

Claims (21)

  1. 기판 위에 규소와 결합하여 실리사이드를 형성할 수 있는 금속을 포함하는 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 섭씨 220 내지 280도의 온도에서 규소 함유 기체를 공급하여 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체를 형성하는 단계,
    상기 반도체 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 게이트 전극은 구리를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제2항에서,
    상기 게이트 절연막은 질화규소(SiNx)로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  4. 삭제
  5. 제2항에서,
    상기 게이트 절연막을 형성하는 단계에서 상기 기판의 온도는 섭씨 220 내지 250도인 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 데이터선 및 드레인 전극을 형성하는 단계 후에 섭씨 280도 이하의 온도에서 규소 함유 기체를 공급하여 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 규소와 결합하여 실리사이드를 형성할 수 있는 금속을 포함하는 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 규소 함유 기체 및 질소 함유 기체를 공급하여 제1 질화규소막을 형성하는 단계,
    상기 제1 질화규소막 위에 상기 제1 질화규소막을 형성하는 단계와 비교하여 상기 규소 함유 기체 및 상기 질소 함유 기체의 유량비를 다르게 공급하여 제2 질화규소막을 형성하는 단계,
    상기 제2 질화규소막 위에 반도체를 형성하는 단계,
    상기 반도체 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계
    를 포함하며,
    상기 제1 질화규소막의 [N-H]/[Si-H] 결합수 비율은 상기 제2 질화규소막의 [N-H]/[Si-H] 결합수 비율의 8배 내지 27배인 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에서,
    상기 게이트 전극은 구리를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 제1 질화규소막은 50 내지 600Å의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제8항에서,
    상기 제1 질화규소막의 [N-H]/[Si-H] 결합수 비율은 20 내지 40으로 형성하고, 상기 제2 질화규소막의 [N-H]/[Si-H] 결합수 비율은 1.5 내지 2.5로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  11. 규소와 결합하여 실리사이드를 형성할 수 있는 금속을 포함하는 게이트 전극,
    상기 게이트 전극의 하부 또는 상부에 형성되어 있는 반도체,
    상기 게이트 전극과 상기 반도체 사이에 형성되어 있는 게이트 절연막,
    상기 반도체와 접촉되어 있는 소스 전극 및 드레인 전극, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극
    을 포함하며,
    상기 게이트 절연막은 제1 질화규소막 및 상기 제1 질화규소막과 상기 반도체 사이에 위치하는 제2 질화규소막을 포함하며,
    상기 제1 질화규소막의 [N-H]/[Si-H] 결합수 비율은 상기 제2 질화규소막의 [N-H]/[Si-H] 결합수 비율의 8배 내지 27배인 박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 게이트 전극은 구리를 포함하는 박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 제1 질화규소(SiNx)막은 두께가 50 내지 600Å인 박막 트랜지스터 표시판.
  14. 제12항에서,
    상기 제1 질화규소막의 [N-H]/[Si-H] 결합수 비율은 20 내지 40이고, 상기 제2 질화규소막의 [N-H]/[Si-H] 결합수 비율은 1.5 내지 2.5인 박막 트랜지스터 표시판.
  15. 제11항에서,
    상기 소스 전극 및 드레인 전극 위에 형성되어 있는 보호막을 더 포함하며,
    상기 보호막은 제3 질화규소막 및 상기 제3 질화규소막과 상기 화소 전극 사이에 위치하는 제4 질화규소막을 포함하며,
    상기 제3 질화규소막은 상기 제4 질화규소막보다 [N-H]/[Si-H] 결합수 비율이 높은 박막 트랜지스터 표시판.
  16. 규소와 결합하여 실리사이드를 형성할 수 있는 금속을 포함하는 게이트 전극,
    상기 게이트 전극의 하부 또는 상부에 형성되어 있는 반도체,
    상기 게이트 전극과 상기 반도체 사이에 위치하며 질화규소를 포함하는 게이트 절연막,
    상기 반도체와 접촉하는 소스 전극 및 드레인 전극, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극
    을 포함하며,
    상기 게이트 절연막은 상기 게이트 전극과 접촉하고 있는 접촉부, 상기 반도체와 접촉하고 있는 채널부 및 상기 접촉부와 상기 채널부 사이에 위치하는 중간부를 포함하며,
    상기 접촉부 및 상기 중간부는 [N-H]/[Si-H] 결합수 비율이 다른 박막 트랜 지스터 표시판.
  17. 제16항에서,
    상기 게이트 전극은 구리를 포함하는 박막 트랜지스터 표시판.
  18. 제17항에서
    상기 게이트 절연막의 접촉부는 상기 게이트 절연막의 중간부보다 [N-H]/[Si-H] 결합수 비율이 높은 박막 트랜지스터 표시판.
  19. 제18항에서,
    상기 접촉부의 [N-H]/[Si-H] 결합수 비율은 20 내지 40이고, 상기 중간부의 [N-H]/[Si-H] 결합수 비율은 1.5 내지 2.5인 박막 트랜지스터 표시판.
  20. 제16항에서,
    상기 접촉부 및 상기 채널부의 [N-H]/[Si-H] 결합수 비율이 상기 중간부의 [N-H]/[Si-H] 결합수 비율보다 높은 박막 트랜지스터 표시판.
  21. 제20항에서,
    상기 접촉부 및 상기 채널부의 [N-H]/[Si-H] 결합수 비율은 20 내지 40이고, 상기 중간부의 [N-H]/[Si-H] 결합수 비율은 1.5 내지 2.5인 박막 트랜지스터 표시 판.
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