KR101180863B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 기판, 상기 기판 위에 형성되어 있으며 은(Ag)을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 제1 게이트 절연막, 상기 제1 게이트 절연막 위에 형성되어 있는 제2 게이트 절연막, 상기 게이트선과 수직 교차하는 데이터선, 상기 게이트선 및 상기 데이터선과 연결되어 있는 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공한다.
은(Ag), 응집, 게이트 절연막, 고온

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2 및 도 3은 도 1의 박막 트랜지스터 표시판을 II-II 선 및 III-III선을 따라 잘라 도시한 단면도이고,
도 4, 도 7, 도 10 및 도 13은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고,
도 5 및 도 6은 도 4의 박막 트랜지스터 표시판을 V-V선 및 VI-VI선을 따라 잘라 도시한 단면도이고,
도 8 및 도 9는 도 7의 박막 트랜지스터 표시판을 VIII-VIII선 및 IX-IX선을 따라 잘라 도시한 단면도이고,
도 11 및 도 12는 도 10의 박막 트랜지스터 표시판을 XI-XI선 및 XII-XII선을 따라 잘라 도시한 단면도이고,
도 14 및 도 15는 도 13의 박막 트랜지스터 표시판을 XIV-XIV선 및 XV-XV선을 따라 잘라 도시한 단면도이고,
도 16은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 17 및 도 18은 도 16의 박막 트랜지스터 표시판을 XVII-XVII 선 및 XVIII-XVIII선을 따라 잘라 도시한 단면도이고,
도 19, 도 22, 도 25 및 도 28은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고,
도 20 및 도 21은 도 19의 박막 트랜지스터 표시판을 XX-XX선 및 XXI-XXI선을 따라 잘라 도시한 단면도이고,
도 23 및 도 24는 도 22의 박막 트랜지스터 표시판을 XXIII-XXIII선 및 XIV-XIV선을 따라 잘라 도시한 단면도이고,
도 26 및 도 27은 도 25의 박막 트랜지스터 표시판을 XXVI-XXVI선 및 XXVII-XXVII선을 따라 잘라 도시한 단면도이고,
도 29 및 도 30은 도 28의 박막 트랜지스터 표시판을 XXIX-XXIX선 및 XXX-XXX선을 따라 잘라 도시한 단면도이고,
도 31a는 기존 방법에 따라 게이트 절연막을 형성한 경우에 은 응집이 발생한 게이트선 및 유지 전극선의 사진이고,
도 31b는 본 발명의 한 실시예에 따라 게이트 절연막을 형성한 경우에 은 응집이 발생하지 않은 게이트선 및 유지 전극선의 사진이고,
도 32a는 기존 방법에 따라 게이트 절연막을 형성한 경우에 박막 트랜지스터 특성을 보여주는 그래프이고,
도 32b는 본 발명의 한 실시예에 따라 게이트 절연막을 형성한 경우에 박막 트랜지스터 특성을 보여주는 그래프이다.
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자를 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 구조이다. 이 중에서도, 하나의 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조가 주류이다. 이러한 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자소자인 박막 트랜지스터를 각 화소 전극에 연결하고, 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line)을 표시판(이하 '박막 트랜지스터 표시판'이라 함)에 형성한다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자로서의 역할을 한다. 이러한 박막 트랜지스터는, 자발광소자인 능동형 유기 발광 표시 소자(AM-OLED)에서도 각 발광 소 자를 개별적으로 제어하는 스위칭 소자로서 역할을 한다.
한편, 액정 표시 장치 또는 유기 발광 표시 소자 등과 같은 표시 장치의 면적이 점점 대형화됨에 따라, 박막 트랜지스터에 연결되는 게이트선 및 데이터선 또한 길어지고, 그에 따라 배선의 저항 또한 증가한다. 이러한 저항 증가에 따른 신호 지연 등의 문제를 해결하기 위해서는 게이트선 및 데이터선을 최대한 낮은 비저항을 가지는 재료로 형성할 필요가 있다.
배선 재료 중 가장 낮은 비저항을 가지는 물질은 은(Ag)이다. 따라서, 실제 공정에서 은(Ag)으로 이루어진 게이트선 및 데이터선을 포함하는 경우, 신호 지연 등의 문제를 해결할 수 있다.
그러나, 은(Ag)은 후속 공정에서 공급되는 다른 기체와 반응하여 응집(agglomeration)을 일으킨다. 이러한 응집은 다수의 돌기로 형성되어 배선의 신뢰성에 심각한 문제를 일으킨다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하는 것으로서, 은(Ag)의 응집을 개선하여 배선의 신뢰성을 확보하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은, 기판, 상기 기판 위에 형성되어 있으며 은(Ag)을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있으며 280℃ 이하에서 형성되는 게이트 절연막, 상기 게이트선과 수직 교차하는 데이터선, 상기 게이트선 및 상기 데이터선과 연결되어 있는 박막 트랜지스터를 포함한다.
또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 은(Ag)을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 280℃ 이하에서 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 게이트 절연막 및 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은, 기판, 상기 기판 위에 형성되어 있으며 은(Ag)을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 제1 게이트 절연막, 상기 제1 게이트 절연막 위에 형성되어 있는 제2 게이트 절연막, 상기 게이트선과 수직 교차하는 데이터선, 상기 게이트선 및 상기 데이터선과 연결되어 있는 박막 트랜지스터를 포함한다.
또한, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 은(Ag)을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 제1 게이트 절연막을 형성하는 단계, 상기 제1 게이트 절연막 위에 상기 제1 게이트 절연막의 형성 단계보다 높은 온도에서 제2 게이트 절연막 및 반도체층을 형성하는 단계, 상기 게이트 절연막 및 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
[실시예 1]
먼저, 도 1 내지 도 3을 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2 및 도 3은 각각 도 1의 박막 트랜지스터 표시판을 II-II 선 및 III-III 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다 른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
유지 전극선(131)은 소정의 전압을 인가 받으며, 게이트선(121)과 거의 나란하게 뻗은 줄기선과 이로부터 갈라진 복수 쌍의 유지 전극(133a, 133b)을 포함한다. 유지 전극선(131) 각각은 인접한 두 게이트선(121) 사이에 위치하며 줄기선은 두 게이트선(121) 중 아래쪽에 가깝다. 유지 전극(133a, 133b) 각각은 줄기선과 연결된 고정단과 그 반대쪽의 자유단을 가지고 있다. 한 쪽 유지 전극(133b)의 고정단은 면적이 넓으며, 그 자유단은 직선 부분과 굽은 부분의 두 갈래로 갈라진다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있다.
게이트선(121) 및 유지 전극선(131)은 ITO 또는 IZO 따위의 도전성 산화물로 이루어진 하부층(이하, '하부 ITO층'이라 함)(133ap, 133bp, 131p, 124p), 은을 포함하는 도전층(이하, '은 도전층'이라 함)(133aq, 133bq, 131q, 124q) 및 ITO 또는 IZO 따위의 도전성 산화물로 이루어진 상부층(이하, '상부 ITO층'이라 함)(133ar, 133br, 131r, 124r)으로 이루어진다.
하부 ITO층(133ap, 133bp, 131p, 124p) 및 상부 ITO층(133ar, 133br, 131r, 124r)은 은 도전층(133aq, 133bq, 131q, 124q)의 하부 및 상부에서 기판(110) 또는 상부막과의 접착성(adhesion)을 개선시킨다.
게이트선(121) 및 유지 전극선(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 30°내지 약 80°인 것이 바람직하다.
게이트선(121) 및 유지 전극선(131) 위에는 질화규소(SiNx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(poly silicon) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다. 선형 반도체(151)는 게이트선(121) 및 유지 전극선(131) 부근에서 너비가 넓어져 이들을 폭넓게 덮고 있다.
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30°내지 80°정도이다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선 (data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 또한 유지 전극선(131)과 교차하며 인접한 유지 전극(133a, 133b) 집합 사이에 형성된다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 각 드레인 전극(175)은 면적이 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 가지고 있다. 넓은 끝 부분은 유지 전극선(131)과 중첩하며, 막대형 끝 부분은 U자형으로 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 ITO 따위의 도전성 산화물로 이루어진 하부층(이하, '하부 ITO층'이라 함)(171p, 173p, 175p, 179p), 은을 포함하는 도전층(이하, '은 도전층'이라 함)(171q, 173q, 175q, 179q) 및 ITO 또는 IZO 따위의 도전성 산화물로 이루어진 상부층(이하, '상부 ITO층'이라 함)(171r, 173r, 175r, 179r)으로 이루어진다.
하부 ITO층(171p, 173p, 175p, 179p) 및 상부 ITO층(171r, 173r, 175r, 179r)은 은 도전층(171q, 173q, 175q, 179q)의 하부 및 상부에서 하부막 또는 상부막과의 접착성(adhesion)을 개선시킨다.
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30°내지 80°정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 대부분의 곳에서는 선형 반도체(151)의 너비가 데이터선(171)의 너비보다 작지만, 앞서 설명하였듯이 게이트선(121)과 만나는 부분에서 너비가 넓어져 표면의 프로파일을 부드럽게 함으로써 데이터선(171)이 단선되는 것을 방지한다. 반도체(151)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절 연물의 예로는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 유기 절연물 중 감광성(photosensitivity)을 가지는 것으로 보호막(180)을 만들 수도 있으며, 보호막(180)의 표면은 평탄할 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(151) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181), 유지 전극(133b) 고정단 부근의 유지 전극선(131) 일부를 드러내는 복수의 접촉 구멍(184)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191), 복수의 연결 다리(overpass)(84) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적?전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)과 중첩한다. 화소 전극(191) 및 이와 전기적으로 연결된 드레인 전극(175)이 유지 전극선(131)과 중첩하여 이루는 축전기를 유지 축전기(storage capacitor)라 하며, 유지 축전기는 액정 축전기의 전압 유지 능력을 강화한다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 데이터선(171) 및 게이트선(121)의 끝 부분(179, 129)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
연결 다리(84)는 게이트선(121)을 가로지르며, 게이트선(121)을 사이에 두고 반대쪽에 위치하는 접촉 구멍(184)을 통하여 유지 전극선(131)의 노출된 부분과 유지 전극(133b) 자유단의 노출된 끝 부분에 연결되어 있다. 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)은 연결 다리(84)와 함께 게이트선(121)이나 데이터선(171) 또는 박막 트랜지스터의 결함을 수리하는 데 사용할 수 있다.
그러면, 도 1 내지 도 3에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 4 내지 도 15를 참조하여 상세하게 설명한다.
도 4, 도 7, 도 10 및 도 13은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고, 도 5 및 도 6은 도 4의 박막 트 랜지스터 표시판을 V-V선 및 VI-VI선을 따라 잘라 도시한 단면도이고, 도 8 및 도 9는 도 7의 박막 트랜지스터 표시판을 VIII-VIII선 및 IX-IX선을 따라 잘라 도시한 단면도이고, 도 11 및 도 12는 도 10의 박막 트랜지스터 표시판을 XI-XI선 및 XII-XII선을 따라 잘라 도시한 단면도이고, 도 14 및 도 15는 도 13의 박막 트랜지스터 표시판을 XIV-XIV선 및 XV-XV선을 따라 잘라 도시한 단면도이다.
먼저, 투명 유리 또는 플라스틱 따위로 이루어진 절연 기판(110) 위에 하부 ITO층, 은 도전층, 상부 ITO층을 차례로 적층한다.
여기서, ITO층과 은 도전층은 스퍼터링(sputtering)으로 형성한다.
초기에 은(Ag) 타겟에는 파워를 인가하지 않으며 ITO 타겟에만 파워를 인가하여 기판(110) 위에 ITO층을 형성한다. 이어서, ITO 타겟에 인가되는 파워를 오프(off)한 후, 은(Ag)에 인가되는 파워를 인가하여 하부 ITO층 위에 은 도전층을 형성한다. 그 다음, 은(Ag) 타겟에 인가되는 파워를 오프한 후 다시 ITO 타겟에 파워를 인가하여 은 도전층 위에 ITO층을 형성한다.
이어서, 도 4 내지 도 6에 도시한 바와 같이, 하부 ITO층, 은 도전층 및 상부 ITO층을 한번에 습식 식각(wet etching)하여, 게이트 전극(124)을 포함한 게이트선(121) 및 유지 전극(133a, 133b)을 포함하는 유지 전극선(131)을 형성한다. 이 때, 식각액으로는, 과산화수소(H2O2) 식각액, 또는 인산(H2PO3), 질산(HNO3), 아세트산(CH3COOH) 및 탈염수가 적정 비율로 혼합되어 있는 통합 식각액을 이용할 수 있다.
그 다음, 게이트선(121) 및 유지 전극선(131) 위에 플라스마를 이용한 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)을 형성한다.
이 때, 증착은 약 280℃ 이하에서 수행한다. 이는 기존에 약 300 내지 380℃의 고온에서 수행하는 것과 비교하여 현저하게 낮은 온도이다. 게이트 절연막(140)을 약 300℃ 이상의 고온에서 형성하는 경우, 게이트선(121) 및 유지 전극선(131)을 이루는 은(Ag)이 실란(SiH4) 또는 암모니아(NH3) 따위의 반응 기체와 반응하여 응집을 일으킬 수 있다. 그러나, 본 발명의 한 실시예에 따라 낮은 온도에서 게이트 절연막(140)을 형성하는 경우에는 은(Ag)의 응집을 방지하여 배선의 신뢰성을 확보할 수 있다.
이 때, 증착은 280℃ 이하, 바람직하게는 180℃ 내지 280℃에서 수행할 수 있는데, 이 온도 범위에서 균일한 막질을 형성하면서도 은 응집 현상을 방지할 수 있다.
도 31a 및 도 31b는 게이트 절연막의 형성 온도에 따른 은 도전층의 응집 현상을 보여주는 사진이다.
도 31a는 320℃의 고온에서 게이트 절연막을 형성한 경우에 게이트선(121) 및 유지 전극선(131)의 사진으로, 게이트선(121) 및 유지 전극선(131)에 부분적으로 은 응집(흰 부분)이 발생했음을 알 수 있다.
이에 반해, 도 31b는 250℃에서 게이트 절연막을 형성한 경우에 게이트선(121) 및 유지 전극선(131)의 사진으로, 게이트선(121) 및 유지 전극선(131)에 은 응집이 발생하지 않았음을 알 수 있다.
한편, 증착시 실란(SiH4), 암모니아 기체(NH3) 또는 질소 기체(N2) 따위의 반응 기체와 함께 수소 기체(H2) 또는 헬륨 기체(He)를 공급한다. 상기와 같이 낮은 온도에서 게이트 절연막(140)을 형성하는 경우 막질이 열화되어 박막 트랜지스터의 특성에 영향을 미칠 수 있다. 이에 따라, 증착시 수소 기체(H2) 또는 헬륨 기체(He)를 함께 공급함으로써, 막질의 열화를 방지하고 박막 트랜지스터 특성을 유지할 수 있다. 이 경우, 수소 기체 또는 헬륨 기체의 공급량은 H2/SiH4 또는 He/SiH4의 비율이 5 내지 20으로 유지하는 것이 바람직하다.
그 다음, 게이트 절연막(140) 위에 진성 비정질 규소(a-Si) 및 불순물이 도핑된 비정질 규소를 연속 증착한다.
이어서, 불순물이 도핑된 비정질 규소 및 진성 비정질 규소를 사진 식각하여, 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 선형 진성 반도체층(151) 및 복수의 불순물 반도체 패턴(164)을 포함하는 불순물이 도핑된 비정질 규소층(161)을 형성한다.
이어서, 불순물이 도핑된 비정질 규소층(161) 및 게이트 절연막(140) 위에 하부 ITO층, 은 도전층 및 상부 ITO층을 차례로 형성한다. 여기서, 하부 ITO층 및 상부 ITO층은 게이트선(121) 및 유지 전극선(131)과 마찬가지로 스퍼터링으로 형성한다.
그 다음, 도 10 내지 도 12에 도시한 바와 같이, 하부 ITO층, 은 도전층 및 상부 ITO층을 한번에 습식 식각하여, 소스 전극(173) 및 끝부분(179)을 포함하는 데이터선(171), 드레인 전극(175)을 형성한다.
이어서, 소스 전극(173) 및 드레인 전극(175)으로 덮이지 않고 노출된 불순물 반도체층(164)을 제거하여 복수의 돌출부(163)를 포함하는 복수의 선형 저항성 접촉층(161)과 복수의 섬형 저항성 접촉층(165)을 완성하는 한편, 그 아래의 진성 반도체(154) 부분을 노출시킨다. 이 경우, 노출된 진성 반도체(154) 부분의 표면을 안정화시키기 위하여 산소(O2) 플라스마를 실시한다.
그 다음, 도 13 내지 도 15에 도시한 바와 같이, 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 예컨대 질화규소(SiNx) 따위를 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 보호막(180)을 형성한다. 이 때, 증착은 280℃ 이하, 바람직하게는 180℃ 내지 280℃에서 수행할 수 있는데, 이 온도 범위에서 균일한 막질을 형성하면서도 데이터선(171)에 은 응집 현상을 방지할 수 있다.
이어서, 보호막(180) 위에 감광막을 코팅한 후 광마스크를 통하여 감광막에 빛을 조사한 후 현상하여 복수의 접촉 구멍(181, 182, 184, 185)을 형성한다.
그 다음, 도 1 내지 도 3에 도시한 바와 같이, 보호막(180) 위에 ITO 따위의 투명 도전층을 스퍼터링으로 적층한 후 패터닝하여, 화소 전극(191), 접촉 보조 부재(81, 82) 및 연결 다리(84)를 형성한다.
한편, 도 32a는 약 320℃에서 게이트 절연막을 형성한 경우에 게이트 전압(Vg)에 따른 전류(Id) 특성을 보여주는 그래프이고, 도 32b는 약 250℃에서 수소 기체 또는 헬륨 기체를 공급하면서 게이트 절연막을 형성한 경우에 게이트 전압(Vg)에 따른 전류(Id) 특성을 보여주는 그래프이다.
여기서 보는 바와 같이, 약 250℃의 낮은 온도에서 게이트 절연막을 형성한 경우에도 수소 기체 또는 헬륨 기체를 함께 공급해줌으로써 막질이 유지되어 고온에서 게이트 절연막을 형성한 경우와 거의 유사한 전류 특성을 나타냄을 알 수 있다.
본 실시예에서는 게이트선 및 데이터선 모두에 대하여 하부 ITO층, 은 도전층, 상부 ITO층으로 형성하였지만, 게이트선 및 데이터선 중 어느 하나에만 적용될 수 있으며, 하부 ITO층 및 상부 ITO층 중 어느 하나를 생략할 수도 있다.
[실시예 2]
다음으로, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 16 및 도 18을 참고로 하여 상세하게 설명한다.
도 16은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 17 및 도 18은 도 16의 박막 트랜지스터 표시판을 XVII-XVII선 및 XVIII-XVIII선을 따라 잘라 도시한 단면도이다.
본 실시예에 따른 박막 트랜지스터 표시판의 구조는 대개 도 1 내지 도 3에 도시한 것과 거의 동일하다.
기판(110) 위에 게이트 전극(124) 및 끝 부분(129)을 가지는 복수의 게이트선(121) 및 유지 전극(133a, 133b)을 가지는 복수의 유지 전극선(131)이 형성되어 있고, 그 위에 게이트 절연막(140), 돌출부(154)를 포함하는 복수의 선형 반도체(151), 돌출부(163)를 가지는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 위에는 소스 전극(173) 및 끝 부분(179)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 및 게이트 절연막(140)에는 복수의 접촉 구멍(181, 182, 184, 185)이 형성되어 있으며 그 위에는 복수의 화소 전극(190), 복수의 접촉 보조 부재(81, 82) 및 복수의 연결 다리(84)가 형성되어 있다.
그러나, 본 실시예에 따른 박막 트랜지스터 표시판은, 도 1 내지 도 3에 도시한 박막 트랜지스터 표시판과 달리, 게이트 절연막(140)이 두 층으로 형성되어 있다.
게이트 절연막(140)은 하부 게이트 절연막(140p) 및 상부 게이트 절연막(140q)으로 이루어진다. 이 때, 하부 게이트 절연막(140p)은 수백 Å, 바람직하게는 100Å 내지 500Å의 두께로 형성되어 있고, 상부 게이트 절연막(140q)은 2000Å 내지 4500Å의 두께로 형성되어 있다. 하부 게이트 절연막(140p)은 게이트선(121) 및 유지 전극선(131)에 포함된 은이 응집되는 것을 방지하기 위한 버퍼층(buffer layer)이다.
그 다음, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방 법을 도 19 내지 도 30을 참조하여 설명한다.
도 19, 도 22, 도 25 및 도 28은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고, 도 20 및 도 21은 도 19의 박막 트랜지스터 표시판을 XX-XX선 및 XXI-XXI선을 따라 잘라 도시한 단면도이고, 도 23 및 도 24는 도 22의 박막 트랜지스터 표시판을 XXIII-XXIII선 및 XIV-XIV선을 따라 잘라 도시한 단면도이고, 도 26 및 도 27은 도 25의 박막 트랜지스터 표시판을 XXVI-XXVI선 및 XXVII-XXVII선을 따라 잘라 도시한 단면도이고, 도 29 및 도 30은 도 28의 박막 트랜지스터 표시판을 XXIX-XXIX선 및 XXX-XXX선을 따라 잘라 도시한 단면도이다.
먼저, 도 19 내지 도 21에 도시한 바와 같이, 투명 유리 또는 플라스틱 따위로 이루어진 절연 기판(110) 위에 하부 ITO층, 은 도전층, 상부 ITO층을 차례로 적층하고 사진 식각하여 게이트 전극(124)을 포함한 게이트선(121) 및 유지 전극(133a, 133b)을 포함하는 유지 전극선(131)을 형성한다.
그 다음, 게이트선(121) 및 유지 전극선(131) 위에 플라스마를 이용한 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 질화규소(SiNx) 따위로 이루어진 하부 게이트 절연막(140p)을 형성한다.
하부 게이트 절연막(140p)은 130℃ 내지 280℃의 온도에서 형성한다. 이 온도에서 게이트선(121) 및 유지 전극선(131)을 이루는 은(Ag)의 응집을 방지할 수 있다.
그 다음, 하부 게이트 절연막(140p) 위에 상부 게이트 절연막(140q), 진성 비정질 규소(a-Si) 및 불순물이 도핑된 비정질 규소의 삼중막을 연속 증착한다. 이 때, 증착은 300℃ 이상의 고온에서 수행한다. 삼중막의 하부에는 버퍼층으로서 하부 게이트 절연막(140p)이 형성되어 있기 때문에 삼중막을 300℃ 이상의 고온에서 형성하여도 게이트선(121) 및 유지 전극선(131)에 은 응집이 발생하는 것을 방지할 수 있다.
이와 같이, 저온에서 하부 게이트 절연막(140p)을 먼저 형성하여 게이트선(121) 및 유지 전극선(131)에서 은 응집 현상을 방지하는 한편, 상부 게이트 절연막(140q)을 고온에서 형성함으로써 막질을 개선시켜 박막 트랜지스터 특성을 유지할 수 있다.
이어서, 도 22 내지 도 24에 도시한 바와 같이, 불순물이 도핑된 비정질 규소 및 진성 비정질 규소를 사진 식각하여, 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 선형 진성 반도체층(151) 및 복수의 불순물 반도체 패턴(164)을 포함하는 불순물이 도핑된 비정질 규소층(161)을 형성한다.
이어서, 도 25 내지 도 27에 도시한 바와 같이, 불순물이 도핑된 비정질 규소층(161) 및 게이트 절연막(140) 위에 하부 ITO층, 은 도전층 및 상부 ITO층을 차례로 적층하고 사진 식각하여, 소스 전극(173) 및 끝부분(179)을 포함하는 데이터선(171), 드레인 전극(175)을 형성한다.
그 다음, 도 28 내지 도 30에 도시한 바와 같이, 질화규소(SiNx) 따위를 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 보호막(180)을 형성한 후, 사진 식각하여 복수의 접촉 구멍(181, 182, 184, 185)을 형성한다.
마지막으로, 도 16 내지 도 18에 도시한 바와 같이, 보호막(180) 위에 ITO 따위의 투명 도전층을 스퍼터링으로 적층한 후 패터닝하여, 화소 전극(191), 접촉 보조 부재(81, 82) 및 연결 다리(84)를 형성한다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기와 같이, 게이트 절연막을 저온에서 수행하여 은(Ag)을 포함한 게이트선에 응집이 발생하는 것을 방지하하는 한편, 증착시 다른 기체를 함께 공급함으로써 저온 공정에 따른 박막 트랜지스터 특성의 저하를 방지할 수 있다.

Claims (22)

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  10. 기판,
    상기 기판 위에 형성되어 있으며 은(Ag)을 포함하는 게이트선,
    상기 게이트선 위에 형성되어 있는 제1 게이트 절연막,
    상기 제1 게이트 절연막 위에 형성되어 있는 제2 게이트 절연막,
    상기 제2 게이트 절연막 위에 위치하고, 상기 게이트선과 교차하는 데이터선,
    상기 게이트선 및 상기 데이터선과 연결되어 있는 박막 트랜지스터를 포함하고,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 두께가 얇은 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 낮은 온도에서 형성되는
    박막 트랜지스터 표시판.
  12. 제10항 또는 제11항에서,
    상기 제1 게이트 절연막은 130℃ 내지 280℃에서 형성되는
    박막 트랜지스터 표시판.
  13. 제10항에서,
    상기 제1 게이트 절연막은 100Å 내지 500Å의 두께를 갖고, 상기 제2 게이트 절연막은 2000Å 내지 4500Å의 두께를 갖는
    박막 트랜지스터 표시판.
  14. 제10항에서,
    상기 제1 게이트 절연막은 질화규소 또는 산화규소로 이루어지는
    박막 트랜지스터 표시판.
  15. 제10항에서,
    상기 게이트선은 은(Ag)을 포함하는 제1 도전층 및 도전성 산화물을 포함하는 제2 도전층을 포함하는
    박막 트랜지스터 표시판.
  16. 제15항에서,
    상기 도전성 산화물은 ITO 또는 IZO인
    박막 트랜지스터 표시판.
  17. 기판 위에 은(Ag)을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 제1 게이트 절연막을 형성하는 단계,
    상기 제1 게이트 절연막 위에 상기 제1 게이트 절연막의 형성 단계보다 높은 온도에서 제2 게이트 절연막 및 반도체층을 형성하는 단계,
    상기 게이트 절연막 및 상기 반도체층 위에 상기 게이트선과 교차하는 데이터선 및 드레인 전극을 형성하는 단계,
    상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 두께가 얇도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제17항에서,
    상기 제1 게이트 절연막을 형성하는 단계는 130℃ 내지 280℃에서 수행하는
    박막 트랜지스터 표시판의 제조 방법.
  19. 제17항에서,
    상기 게이트선을 형성하는 단계는 도전성 산화물을 포함하는 도전층을 형성하는 단계 및 은(Ag)을 포함하는 도전층을 형성하는 단계를 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  20. 제17항에서,
    상기 데이터선 및 드레인 전극을 형성하는 단계는 180℃ 내지 280℃에서 증착하여 형성하는
    박막 트랜지스터 표시판의 제조 방법.
  21. 제17항에서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 두께가 얇도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  22. 제21항에서,
    상기 제1 게이트 절연막의 두께는 100Å 내지 500Å의 범위를 갖도록 형성하고, 상기 제2 게이트 절연막의 두께는 2000Å 내지 4500Å의 범위를 갖도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
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