KR102402599B1 - 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 트랜지스터 표시판은 기판 및 상기 기판 위에 위치하는 트랜지스터를 포함한다. 상기 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극, 반도체 및 상부 전극을 포함한다. 상기 상부 전극은 상기 반도체 위에 상기 반도체와 중첩하게 위치하며 상기 소스 전극과 전기적으로 연결되어 있다.

Description

트랜지스터 표시판 및 그 제조 방법{TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 기재는 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
표시 장치 등 다양한 전자 장치에 포함된 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체를 포함한다. 트랜지스터는 표시 장치에서 스위칭 소자, 구동 소자 등으로 사용된다.
반도체는 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다. 최근에는, 비정질 규소보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 규소보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 트랜지스터에 대한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 트랜지스터의 특성을 향상시키는 것이다.
본 발명이 해결하고자 하는 과제는 또한 트랜지스터 표시판의 제조 공정에서 사용되는 마스크의 수 및 공정 단계를 줄이고 트랜지스터 표시판의 품질을 향상시키는 것이다.
본 발명의 일 실시예에 따른 트랜지스터 표시판은 기판 및 상기 기판 위에 위치하는 트랜지스터를 포함한다. 상기 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극, 반도체 및 상부 전극을 포함한다. 상기 상부 전극은 상기 반도체 위에 상기 반도체와 중첩하게 위치하며 상기 소스 전극과 전기적으로 연결되어 있다.
상기 반도체는 상기 게이트 전극 위에 위치할 수 있다.
상기 트랜지스터 표시판은, 상기 게이트 전극과 상기 반도체 사이에 위치하는 제1 절연층 및 상기 반도체와 상기 상부 전극 사이에 위치하는 절연체를 더 포함할 수 있다.
상기 제1 절연층은 상기 절연체보다 얇은 두께를 가질 수 있다.
상기 제1 절연층은 약 2000 옹스트롬 이하의 두께를 가질 수 있으며, 상기 절연체는 약 3000 옹스트롬 이상의 두께를 가질 수 있다.
상기 트랜지스터 표시판은 상기 트랜지스터 및 상기 상부 전극 위에 위치하는 제2 절연층을 더 포함할 수 있다. 상기 제2 절연층은 상기 소스 전극을 드러내는 제1 접촉 구멍, 상기 드레인 전극을 드러내는 제2 접촉 구멍, 그리고 상기 상부 전극을 드러내는 제3 접촉 구멍을 가질 수 있다.
상기 트랜지스터 표시판은, 상기 제2 절연층 위에 위치하며 상기 제1 접촉 구멍을 통해 상기 소스 전극과 전기적으로 연결되어 있는 제1 연결부, 상기 제2 절연층 위에 위치하며 상기 제2 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결되어 있는 제2 연결부, 그리고 상기 제2 절연층 위에 위치하며 상기 제3 접촉 구멍을 통해 상기 상부 전극과 전기적으로 연결되어 있는 제3 연결부를 더 포함할 수 있다. 상기 제1 연결부와 상기 제3 연결부는 전기적으로 연결되어 있을 수 있다.
상기 제2 절연층 및 상기 제1 절연층은 상기 게이트 전극을 드러내는 제4 접촉 구멍을 가질 수 있다.
상기 트랜지스터 표시판은 상기 제2 절연층 위에 위치하며, 상기 제4 접촉 구멍을 통해 상기 게이트 전극과 전기적으로 연결되어 있는 제4 연결부를 더 포함할 수 있다.
상기 트랜지스터 표시판은 상기 소스 전극과 전기적으로 연결되어 있는 화소 전극을 더 포함할 수 있다.
상기 소스 전극, 상기 드레인 전극 및 상기 반도체는 동일한 층에 위치할 수 있다. 상기 반도체와 상기 소스 전극의 경계 또는 상기 반도체와 상기 드레인 전극의 경계는 상기 절연체의 가장자리 변과 실질적으로 나란할 수 있다.
상기 반도체는 산화물 반도체를 포함할 수 있다.
본 발명의 일 실시예에 따른 트랜지스터 표시판을 제조하는 방법은, 기판 위에 도전성 물질을 적층하고 패터닝하여, 게이트 전극을 형성하는 단계, 절연 물질을 적층하여 제1 절연층을 형성하는 단계, 반도체 물질을 적층하고 패터닝하여, 상기 게이트 전극과 중첩하는 반도체층을 형성하는 단계, 절연 물질을 적층하여 게이트 절연층을 형성하는 단계, 도전성 물질을 적층하여 게이트 도전층을 형성하는 단계, 상기 게이트 도전층 위에 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 하여 상기 게이트 도전층을 식각하여 상부 전극을 형성하고 상기 게이트 절연층을 식각하여 절연체를 형성하는 단계, 상기 반도체층의 일부를 도체화하여 소스 전극 및 드레인 전극을 형성하는 단계, 그리고 상기 상부 전극을 상기 소스 전극에 전기적으로 연결시키는 단계를 포함한다.
상기 방법은, 상기 소스 전극 및 상기 드레인 전극 위에 절연 물질을 적층하여 제2 절연층을 형성하고, 상기 제2 절연층에 상기 소스 전극을 드러내는 제1 접촉 구멍, 상기 드레인 전극을 드러내는 제2 접촉 구멍, 그리고 상기 상부 전극을 드러내는 제3 접촉 구멍을 형성하는 단계를 더 포함할 수 있다. 상기 상부 전극을 상기 소스 전극에 전기적으로 연결시키는 단계는, 상기 제2 절연층 위에 도전성 물질을 적층하고 패터닝하여, 상기 제1 접촉 구멍을 통해 상기 소스 전극과 전기적으로 연결되는 제1 연결부, 상기 제2 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결되는 제2 연결부, 그리고 상기 제3 접촉 구멍을 통해 상기 상부 전극과 전기적으로 연결되며 상기 제2 연결부와 전기적으로 연결되는 제3 연결부를 형성하는 것을 포함할 수 있다.
상기 제2 절연층에 상기 제1 내지 제3 접촉 구멍들을 형성하는 단계는 상기 제2 절연층 및 상기 제1 절연층에 상기 게이트 전극을 드러내는 제4 접촉 구멍을 형성하는 것을 포함할 수 있다.
상기 제1 내지 제3 연결부들을 형성하는 단계는 상기 제4 접촉 구멍을 통해 상기 게이트 전극과 전기적으로 연결되는 제4 연결부를 형성하는 것을 포함할 수 있다.
상기 게이트 절연층을 식각하여 상기 절연체를 형성하는 단계는 상기 제1 절연층의 상기 반도체층과 중첩하지 않는 부분을 두께가 얇아지도록 식각하는 것을 포함할 수 있다.
상기 절연체는 상기 제1 절연층보다 두꺼운 두께를 가지도록 형성될 수 있다.
상기 제1 절연층은 약 2000 옹스트롬 이하의 두께로 형성될 수 있다.
상기 절연체는 약 3000 옹스트롬 이상의 두께로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 출력 포화 특성 같은 트랜지스터의 특성을 향상시킬 수 있다. 또한, 트랜지스터 표시판의 제조 공정에서 사용되는 마스크의 수 및 공정 단계를 줄이고 트랜지스터 표시판의 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 2는 도 1에 도시된 트랜지스터 표시판의 평면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 트랜지스터 표시판의 제조 방법을 나타내는 공정 단면도이다.
도 9는 본 발명의 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 단면도이다.
첨부한 도면을 참고로 하여, 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 부여한다. 도면에서 여러 층 및 영역의 두께나 크기는 이들의 배치와 상대적 위치를 명확하게 나타내기 위해 확대하거나 축소하여 도시되어 있을 수 있다.
명세서에서 사용된 용어에 있어서, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 의미한다. 명세서에서 달리 언급되지 않으면 "중첩"은 평면도에서 볼 때 층, 막, 영역, 판 등의 적어도 일부분이 중첩하는 것을 의미한다.
본 발명의 실시예에 따른 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터 표시판의 단면도이고, 도 2는 도 1에 도시된 트랜지스터 표시판의 평면도이다.
도 1은 도 2에 도시한 트랜지스터 표시판을 I-I' 선을 따라 잘라 도시한 단면도이나, 도 1과 같은 단면 구조를 가지는 트랜지스터 표시판의 평면 구조가 도 2에 도시한 바에 한정되는 것은 아니다. 도 2는 구동 트랜지스터(Qd)와 스위칭 트랜지스터(Qs)를 포함하는 유기 발광 표시 장치의 트랜지스터 표시판의 일부분을 도시하고 있지만, 본 발명은 유기 발광 표시 장치에 제한되지 않으며 액정 표시 장치 같은 다른 종류의 표시 장치에 적용될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 트랜지스터 표시판은 플라스틱, 유리 등의 절연 물질을 포함하는 기판(110) 및 기판(110) 위에 위치하는 복수의 트랜지스터(TR)를 포함한다. 표시 장치가 유기 발광 표시 장치인 경우, 트랜지스터(TR)는 화소 영역에 위치하는 구동 트랜지스터(Qd)일 수 있다. 하지만, 도 1에 예시되는 구조를 가지는 트랜지스터(TR)은 구동 트랜지스터(Qd)에 제한되지 않으며, 유기 발광 표시 장치의 스위칭 트랜지스터(Qs), 액정 표시 장치의 트랜지스터 같이 표시 장치에서 사용되는 트랜지스터일 수 있다.
도면에서, 제1 방향(D1) 및 제2 방향(D2)은 기판(110)의 면에 수직인 방향에서 봤을 때 보이는 면에 평행한 방향으로서 서로 수직이고, 제3 방향(D3)은 제1 및 제2 방향(D1, D2)에 수직인 방향으로 대체로 기판(110)의 면에 수직인 방향이다. 제3 방향(D3)은 주로 단면 구조에서 표시될 수 있으며 단면 방향이라고도 한다. 제1 방향(D1) 및 제2 방향(D2)에 평행한 면을 관찰할 때 보이는 구조를 평면 구조라 한다. 단면 구조에서 어떤 구성 요소의 위에 다른 구성 요소가 위치한다고 하면 두 구성 요소가 제3 방향(D3)으로 배열되어 있는 것을 의미하며, 두 구성 요소 사이에는 다른 구성 요소가 위치할 수도 있다.
트랜지스터(TR)는 게이트 전극(124), 반도체(131), 소스 전극(133), 드레인 전극(135), 그리고 상부 전극(top electrode)(125)를 포함한다. 게이트 전극(124)과 반도체(131), 소스 전극(133) 및 드레인 전극(135) 사이에는 제1 절연층(111)이 위치하고, 반도체(131)와 상부 전극(125) 사이에는 절연체(141)가 위치한다. 여기서 소스 전극(133)과 드레인 전극(135)은 게이트 전극(124)에 게이트 온 전압 인가 시 반도체(131)의 채널(channel)을 통해 흐르는 캐리어(carrier)의 방향에 의해 정해질 수 있으며, 캐리어는 소스 전극(133)에서 드레인 전극(135)으로 흐르게 된다. 따라서 트랜지스터(TR)의 동작 시, n형 트랜지스터에서는 전자(electron)가 소스 전극(133)에서 드레인 전극(135)으로 흐르고, p형 트랜지스터에서는 정공(hole)이 소스 전극(133)에서 드레인 전극(135)으로 흐른다.
기판(110) 위에 트랜지스터(TR)의 게이트 전극(124)이 위치한다. 게이트 전극(124)은 금속 등의 도전성 물질로 만들어질 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 게이트 전극(124)은 광차단막으로서 기능할 수 있다. 즉, 게이트 전극(124)은 반도체(131)에 외부 광이 도달하는 것을 막아 반도체(131)의 특성 저하를 막고 트랜지스터(TR)의 누설 전류를 제어할 수 있다. 게이트 전극(124)은 반도체(131), 소스 전극(133) 및 드레인 전극(135)과 중첩하는 부분과 중첩하지 않는 부분을 포함한다. 트랜지스터(TR)가 구동 트랜지스터(Qd)인 경우, 게이트 전극(124)은 스위칭 트랜지스터(Qs)의 소스 전극에 연결되어 게이트 신호를 인가받을 수 있다. 트랜지스터(TR)가 스위칭 트랜지스터(Qs)인 경우, 게이트 전극(124)은 게이트선(121)에 전기적으로 연결되어 게이트 신호를 인가받을 수 있다.
게이트 전극(124) 위로 기판(110)과 반도체(131) 사이에는 제1 절연층(111)이 위치한다. 제1 절연층(111)은 기판(110)으로부터 반도체(131)로 불순물이 유입되는 것을 방지하여 반도체(131)를 보호하고 반도체(131)의 특성을 향상시킬 수 있으며, 따라서 버퍼층으로 불릴 수 있다. 제1 절연층(111)은 절연체(141)보다 얇을 수 있으며, 예컨대 약 1000 옹스트롬 내지 약 2000 옹스트롬의 두께를 가질 수 있다. 제1 절연층(111)은 반도체(131), 소스 전극(133) 및 드레인 전극(135)과 중첩하는 부분의 두께(d1)보다 중첩하지 않는 부분의 두께(d3)가 더 얇을 수 있다. 제1 절연층(111)은 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 포함할 수 있다. 제1 절연층(111)은 단일막 또는 다중막일 수 있다. 예컨대, 제1 절연층(111)이 이중막일 경우 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다.
제1 절연층(111) 위에는 반도체(131), 소스 전극(133) 및 드레인 전극(135)이 위치한다. 소스 전극(133) 및 드레인 전극(135)은 반도체(131)를 중심으로 양쪽에 각각 위치하며 서로 분리되어 있다. 소스 전극(133) 및 드레인 전극(135)은 반도체(131)와 동일한 층에 위치하며 각각 반도체(131)와 직접 연결되어 있다. 트랜지스터(TR)의 채널은 반도체(131) 내에 형성된다. 트랜지스터(TR)이 구동 트랜지스터(Qd)인 경우, 소스 전극(133)은 화소 전극(191)에 전기적으로 연결될 수 있고, 드레인 전극(135)은 구동 전압선(172)에 전기적으로 연결될 수 있다.
반도체(131), 소스 전극(133) 및 드레인 전극(135)은 서로 동일한 물질을 포함할 수 있다. 예컨대, 반도체(131), 소스 전극(133) 및 드레인 전극(135)은 서로 동일한 산화물을 포함할 수 있다. 그러한 산화물의 예로, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 좀더 구체적으로, 산화물은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다. 반도체(131), 소스 전극(133) 및 드레인 전극(135)은 다결정 규소 같은 반도체 물질을 포함할 수도 있다.
도전체인 소스 전극(133) 및 드레인 전극(135)의 캐리어 농도는 반도체(131)의 캐리어 농도와 다르다. 예컨대, 반도체(131)의 캐리어 농도가 예를 들어 1018 개/cm3 미만일 때, 소스 전극(133) 및 드레인 전극(135)의 캐리어 농도는 1018 개/cm3 이상일 수 있다. 소스 전극(133)과 반도체(131)의 사이의 경계 또는 드레인 전극(135)과 반도체(131) 사이의 경계에는 캐리어 농도가 점차 변하는 구배(gradient) 영역이 위치할 수 있다.
소스 전극(133) 및 드레인 전극(135)은 트랜지스터(TR)의 반도체(131)가 포함하는 산화물 반도체가 환원된 물질을 포함할 수 있다. 예를 들어, 소스 전극(133) 및 드레인 전극(135)은 반도체(131)가 포함하는 산화물 반도체와 함께 불소(F), 수소(H) 및 황(S) 중 적어도 하나를 더 포함할 수 있다. 소스 전극(133) 및 드레인 전극(135)이 포함하는 불소(F), 수소(H) 및 황(S) 중 적어도 하나의 농도는 예를 들어 1015 개/cm3 이상일 수 있다. 소스 전극(133) 및 드레인 전극(135)과 반도체(131) 사이의 경계에서는 불소(F), 수소(H) 및 황(S) 중 적어도 하나의 농도가 점차 변하는 구배 영역이 존재할 수 있다. 이러한 소스 전극(133) 및 드레인 전극(135)은 반도체(131)를 이루는 산화물 반도체를 플라즈마 처리 등의 방법으로 도체화하여 형성할 수 있다. 예를 들어, 산화물 반도체를 수소 가스 분위기에서 플라즈마 처리하여 산화물 반도체에 수소를 확산시켜 도체화함으로써 소스 전극(133) 및 드레인 전극(135)을 형성할 수 있다.
반도체(131) 위에는 절연체(141)가 위치한다. 절연체(141)는 단일막 또는 다중막일 수 있다. 절연체(141)가 단일막인 경우 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiON), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연 물질을 포함할 수 있다. 절연체(141)가 다중막일 경우, 반도체(131)와 접하는 하부막은 산화 규소(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하여 반도체(131)의 계면 특성을 향상시키고 반도체(131)에 불순물이 침투하는 것을 막을 수 있고, 그 상부에 위치하는 적어도 하나의 막은 질화 규소(SiNx), 산화 규소(SiOx) 등의 다양한 절연 물질을 포함할 수 있다. 절연체(141)는 제1 절연층(111)보다 두꺼울 수 있다. 절연체(141)는 예컨대 약 3000 옹스트롬 이상의 두께를 가질 수 있다.
절연체(141) 위에는 상부 전극(125)이 위치한다. 상부 전극(125)은 소스 전극(133)에 전기적으로 연결되어 있다. 상부 전극(125)은 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있다. 상부 전극(125)은 하나의 도전막으로 이루어질 수 있고, 서로 다른 물질로 이루어진 적어도 두 개의 도전막을 포함하는 다중막으로 이루어질 수도 있다.
상부 전극(125)의 평면 모양은 절연체(141)의 평면 모양과 실질적으로 동일하다. 여기서 평면 모양이란 해당 구성 요소의 가장자리 변의 평면 모양을 의미하며 이후의 설명에서도 동일하다. 다시 말해, 절연체(141)의 가장자리 변, 특히 윗면의 가장자리 변은 상부 전극(125)의 가장자리 변, 특히 아랫면의 가장자리 변과 실질적으로 나란하다. 두 가장자리 변이 서로 실질적으로 나란하다는 것은 두 가장자리 변이 서로 일치 또는 정렬되어 있거나 일치하지 않아도 대체로 일정한 거리를 두고 서로 나란한 것을 의미할 수 있으며 이는 이후 설명에서도 동일하다. 도 1 및 도 2는 절연체(141)의 아랫면의 가장자리 변이 상부 전극(125)의 아랫면의 가장자리 변보다 바깥쪽에 위치하며 게이트 전극(124)의 아랫면의 가장자리 변과 대체로 일정한 거리를 두고 나란한 예를 도시한다. 이는 트랜지스터 표시판의 제조 공정에서 상부 전극(125)과 절연체(141)가 동일한 광마스크를 이용하여 형성된 결과일 수 있다. 게이트선(121)과 그 아래 위치할 수 있는 절연체(149) 또한 평면 모양이 실질적으로 동일할 수 있다.
게이트선(121)은 상부 전극(125)과 동일한 물질로 같은 층에 형성되어 있을 수 있고, 절연체(149)는 절연체(141)와 동일한 물질로 같은 층에 형성되어 있을 수 있다. 게이트선(121)과 상부 전극(125)을 게이트 도전체라 부를 수 있고, 절연체(149)와 절연체(141)를 게이트 절연층으로 부를 수 있다.
반도체(131)는 절연체(141)를 사이에 두고 상부 전극(125)과 중첩한다. 반도체(131)의 대략적인 평면 모양은 절연체(141)의 평면 모양과 실질적으로 동일하다. 즉, 반도체(131)의 가장자리 변, 특히 윗면의 가장자리 변은 절연체(141)의 가장자리 변, 특히 아랫면의 가장자리 변과 실질적으로 나란할 수 있다. 다시 말해, 반도체(131)와 소스 전극(133) 사이의 경계 또는 반도체(131)와 드레인 전극(135) 사이의 경계는 절연체(141)의 가장자리 변, 특히 절연체(141)의 아랫면의 가장자리 변과 실질적으로 일치하거나 절연체(141)의 가장자리 변보다 바깥쪽 또는 안쪽에 위치하며 절연체(141)의 가장자리 변과 실질적으로 나란할 수 있다. 절연체(141)는 반도체(131)의 대부분을 덮을 수 있다. 소스 전극(133) 및 드레인 전극(135)은 상부 전극(125)과 제3 방향(D3)으로 대부분 중첩하지 않을 수 있다.
트랜지스터(TR) 위에는 제2 절연층(160)이 위치한다. 제2 절연층(160)은 층간 절연층이라고도 한다. 제2 절연층(160)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있다. 제2 절연층(160)은 단일막 또는 다중막일 수 있다. 제2 절연층(160)이 단일막인 경우 제2 절연층(160)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있으며, 특히 소스 전극(133)과 드레인 전극(135)에 수소(H)를 유입시켜 소스 전극(133)과 드레인 전극(135)의 저항을 낮출 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있다. 제2 절연층(160)이 다중막인 경우에는 가장 하부막은 소스 전극(133)과 드레인 전극(135)에 수소(H)를 유입시킬 수 있는 질화 규소(SiNx) 및 질산화 규소(SiON) 중 적어도 하나를 포함할 수 있고, 하부막 위에는 예컨대 산화 규소(SiOx)를 포함하는 중간막 또는 상부막이 위치할 수 있다. 제2 절연층(160)이 다중막인 경우, 산화 규소(SiOx)를 포함하는 중간막 위에는 질화 규소(SiNx) 또는 질산화 규소(SiON) 등의 물질을 포함하는 또 다른 막이 더 위치할 수도 있다.
소스 전극(133)과 드레인 전극(135)은 기판(110) 위에 산화물 반도체 물질을 적층한 후 별도의 플라즈마 처리 등을 통해 도체화되어 형성될 수도 있지만, 제2 절연층(160)의 성막 공정 중 사용되는 실란(SiH4), 암모니아(NH3) 등의 가스가 포함하는 수소와 같은 성분이 반도체층으로 도핑되어 저저항을 가질 수도 있고, 제2 절연층(160)의 성막 후에도 제2 절연층(160)이 포함하는 수소와 같은 성분이 확산되어 저저항을 가질 수도 있다. 소스 전극(133)과 드레인 전극(135)은 절연체(141)의 형성을 위한 패터닝 공정에서 사용될 수 있는 식각용 가스의 성분으로 도핑되어 저저항을 가질 수도 있다.
제2 절연층(160)은 소스 전극(133)을 드러내는 제1 접촉 구멍(163), 드레인 전극(135)을 드러내는 접촉 구멍(165) 및 상부 전극(125)을 드러내는 접촉 구멍(166)을 포함할 수 있다. 제2 절연층(160) 및 제1 절연층(111)은 게이트 전극(124)을 드러내는 접촉 구멍(168)을 포함할 수 있다. 트랜지스터(TR)의 종류에 따라 이들 접촉 구멍(163, 165, 166, 168) 중 적어도 하나는 생략될 수도 있다.
제2 절연층(160) 위에는 제1 연결부(173), 제2 연결부(175) 및 제3 연결부(176)를 포함하는 데이터 도전체가 위치한다. 제1 연결부(173)는 제2 절연층(160)의 접촉 구멍(163)을 통해 소스 전극(133)과 전기적으로 연결되어 있고, 제2 연결부(175)는 제2 절연층(160)의 접촉 구멍(165)을 통해 트랜지스터(TR)의 드레인 전극(135)과 전기적으로 연결되어 있다. 제3 연결부(176)는 제2 절연층(160)의 접촉 구멍(166)을 통해 상부 전극(125)과 전기적으로 연결되어 있고, 제1 연결부(173)와 또한 전기적으로 연결되어 있다. 이에 의해, 상부 전극(125)은 소스 전극(133)과 전기적으로 연결되어 있다. 데이터 도전체는 접촉 구멍(168)을 통해 게이트 전극(124)과 전기적으로 연결되어 게이트 전극(124)에 인가되는 신호를 전달하는 제4 연결부(178)를 더 포함할 수 있다. 트랜지스터(TR)의 종류에 따라 제1 내지 제4 연결부(173, 175, 176, 178) 중 적어도 하나는 생략될 수도 있다.
데이터 도전체는 데이터선(171) 및 구동 전압선(172)을 더 포함할 수 있다. 데이터 도전체는 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 금(Au), 백금(Pt), 팔라듐(Pd), 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 등의 금속이나 금속 합금으로 이루어질 수 있다. 데이터 도전체는 하나의 도전막으로 이루어질 수 있고, 서로 다른 물질로 이루어진 적어도 두 개의 도전막을 포함하는 다중막으로 이루어질 수도 있다.
제2 절연층(160)과 데이터 도전체 위에는 보호막(180)이 위치할 수 있다. 보호막(180)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 보호막(180)의 윗면은 실질적으로 평탄할 수 있다. 보호막(180)은 제1 연결부(173) 또는 제3 연결부(176)를 드러내는 접촉 구멍(181)을 포함한다.
보호막(180) 위에는 화소 전극(191)이 위치한다. 화소 전극(191)은 접촉 구멍(181)을 통해 제1 연결부(173) 또는 제3 연결부(176)와 전기적으로 연결되어 있다. 이에 따라 화소 전극(191)은 트랜지스터(TR)의 소스 전극(133)과 전기적으로 연결되어, 예컨대 데이터 전압을 인가받을 수 있다. 화소 전극(191)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등과 같이 투명한 도전 물질을 포함할 수 있다.
본 실시예에 따르면, 트랜지스터(TR)의 상부 전극(125)이 소스 전극(133)에 전기적으로 연결되어 있으므로, 소스 전극(133)의 전압인 소스 전압이 상부 전극(125)에 인가될 수 있다. 이와 같이, 상부 전극(125)에 소스 전압을 인가하면, 트랜지스터(TR)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율(기울기)이 작아져 트랜지스터(TR)의 출력 포화(output saturation) 특성을 향상시킬 수 있다. 출력 포화 특성이 우수하면 예컨대 트랜지스터(TR)에 연결된 발광 소자 같은 소자들의 열화에 의한 소스 전극(133)의 전압 변동에 의해 트랜지스터(TR)가 둔감해져 트랜지스터(TR)의 출력 전류가 덜 영향을 받을 수 있다. 따라서 본 실시예에 따른 트랜지스터(TR)의 유기 발광 표시 장치 같은 표시 장치의 구동 트랜지스터로서 유리할 수 있고, 외부 전류 센싱 회로를 구성하는데도 유리할 수 있다.
본 실시예에 따르면, 게이트 전극(124)과 반도체(131) 사이에 위치하는 제1 절연층(111)이 반도체(131)와 상부 전극(125) 사이에 위치하는 절연체(141)보다 얇은 두께를 가진다 (d1 < d2). 따라서 상부 전극(125)과 반도체(131) 사이의 정전 용량(capacitance)을 게이트 전극(124)과 반도체(131) 사이의 정전 용량보다 작게 할 수 있어, 상부 전극(125)과 반도체(131) 사이에 유도되는 전계로 인해 이동도(mobility)가 작아지는 것을 방지할 수 있다. 또한, 절연체(141)가 두껍게 형성되므로, 반도체(131)와 상부 전극(125) 간의 쇼트(short) 불량을 방지할 수 있다.
한편, 상부 전극(125)은 소스 전극(133)에 전기적으로 연결되지 않고 바이어스를 인가받을 수 있도록 구성될 수도 있다. 이에 의해 반도체(131)의 상부에 고정된 바이어스를 인가함으로써 트랜지스터(TR)의 출력 포화 특성을 향상시킬 수 있으며, 예컨대 트랜지스터(TR)의 포화 영역에서 출력 전류가 소스 전압이나 드레인 전압의 변동에 의한 영향을 덜 받을 수 있다. 상부 전극(125)은 소스 전극(133)에 전기적으로 연결되거나 바이어스를 인가받지 않고, 전기적으로 플로팅 상태일 수도 있다.
이제 도 3 내지 8을 참고하여, 도 1에 도시된 것과 같은 단면 구조를 갖는 트랜지스터 표시판을 제조하는 방법의 일 실시예에 대해 설명한다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 트랜지스터 표시판의 제조 방법을 나타내는 공정 단면도이다.
도 3을 참고하면, 기판(110) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하고 포토레지스트(photoresist) 등의 감광성 물질 및 제1 마스크를 사용하여 패터닝하여, 게이트 전극(124)을 형성한다. 게이트 전극(124)은 광차단막으로서 또한 기능할 수 있다.
다음 도 4를 참고하면, 게이트 전극(124)이 형성된 기판(110) 위에, 화학 기상 증착(CVD) 등을 통해 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 적층하여 제1 절연층(111)을 형성한다. 제1 절연층(111)은 버퍼층으로서 기능할 수 있다.
이어서 제1 절연층(111) 위에 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 화학 기상 증착 등을 통해 적층하고 제2 마스크를 사용하여 패터닝하여, 반도체층(130)을 형성한다.
도 5를 참고하면, 반도체층(130)이 형성된 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiON) 등의 무기 절연 물질을 화학 기상 증착 등을 통해 적층하여 게이트 절연층(140)을 형성한다. 이어서, 게이트 절연층(140) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하여 게이트 도전층(120)을 형성한다. 게이트 도전층(120)은 제1 절연층(111)보다 두껍게 형성될 수 있다. 예컨대, 제1 절연층(111)은 약 1000 옹스트롬 내지 약 2000 옹스트롬 두께로 형성되고, 게이트 도전층(120)은 약 3000 옹스트롬 이상의 두께로 형성될 수 있다. 게이트 도전층(120)이 두껍게 형성되므로, 후속하는 게이트 도전층(120)의 식각 공정에서 반도체층(130)과 상부 전극(125) 간의 쇼트 불량을 방지할 수 있다.
이어서, 게이트 도전층(120) 위에 감광성 물질을 적층하고 제3 마스크를 사용하여 감광막 패턴(50, 51)을 형성한다.
다음 도 6을 참고하면, 감광막 패턴(50, 51)을 마스크로 하여 게이트 도전층(120)을 식각하여 상부 전극(125) 및 게이트선(121)을 형성한다. 이때 습식 식각 또는 건식 식각을 이용하여 게이트 도전층(120)을 식각할 수 있다.
다음 도 7을 참고하면, 감광막 패턴(50, 51)을 마스크로 하여 게이트 절연층(140)을 식각하여 절연체(141, 149)를 형성한다. 이때 건식 식각을 이용하여 게이트 절연층(140)을 식각할 수 있다. 이 과정에서, SF6과 같은 식각용 가스의 성분이 감광막 패턴(50, 51) 및 절연체(141)에 의해 덮이지 않고 노출된 반도체층(130)으로 도핑되어, 반도체층(130)의 노출된 부분의 저항이 낮아질 수도 있다. 이에 따라 절연체(141)로 덮인 반도체층 부분은 반도체(131)로 남고 나머지 부분은 도전성을 가지게 되어 소스 전극(133) 및 드레인 전극(135)을 형성할 수 있다. 그러나 게이트 절연체(141)의 패터닝 단계에서도 반도체층의 대부분이 반도체 성질을 유지하고 있을 수도 있다.
이러한 게이트 절연층(140)의 식각 공정에서, 예컨대 게이트 절연층(140)의 적정한 식각 시간을 초과하는 과도 식각(over-etch)을 적용하면, 반도체층(130)에 의해 가려지지 않은 제1 절연층(111)의 부분이 두께가 얇아지도록 식각되어, 반도체층(130)과 중첩하는 제1 절연층(111) 부분의 두께(d1)보다 얇은 두께(d3)를 가질 수 있다. 이 경우, 반도체층(130)은 제1 절연층(111)의 두께가 얇아지도록 식각하는데 마스크로 이용된다. 게이트 절연층(140)의 식각 공정에서, 반도체층(130)과 중첩하지 않는 제1 절연층(111)의 부분이 완전히 제거되어 반도체층(130)과 중첩하지 않는 게이트 전극(124)과 기판(110)이 드러나도록 식각될 수도 있다.
이어서, 절연체(141)에 의해 덮이지 않고 드러난 반도체층(130)을 추가적으로 처리하여 소스 전극(133) 및 드레인 전극(135)을 형성할 수 있다. 이때 처리 방법으로는 환원 분위기에서의 열처리하는 방법, 수소(H2), 헬륨(He), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 이산화탄소(CO2), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 아르곤(Ar), 질소(N2), 산화 질소(N2O), 플루오르포름(CHF3) 등의 가스 플라즈마를 이용한 플라즈마 처리 방법 등이 있을 수 있다. 절연체(141)에 의해 덮인 반도체층(130)은 대부분 반도체 성질을 유지하여 반도체(131)로 된다.
다음 도 8을 참조하면, 상부 전극(125)이 형성된 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 등의 무기 절연 물질을 화학 기상 증착 등을 통해 적층하여 단일막 또는 다중막 구조의 제2 절연층(160)을 형성한다. 이때 제2 절연층(160)의 성막 공정 중 사용되는 SiH4, NH3 등의 가스가 포함하는 수소와 같은 성분이 반도체층(130) 또는 이미 도체화된 소스 전극(133) 및 드레인 전극(135)에 도핑되어 반도체(131)를 제외한 부분이 저저항을 가질 수 있다. 제2 절연층(160)의 성막 후에도 제2 절연층(160)이 포함하는 수소와 같은 성분이 소스 전극(133) 및 드레인 전극(135)으로 확산되어 저저항을 가질 수 있게 할 수 있다.
이어서 제2 절연층(160)을 제4 마스크를 사용하여 패터닝하여 소스 전극(133)을 드러내는 접촉 구멍(163), 드레인 전극을 드러내는 접촉 구멍(165), 그리고 상부 전극(125)을 드러내는 접촉 구멍(166)을 형성한다. 이때, 제4 마스크를 사용하는 동일한 패터닝 공정에서 제2 절연층(160) 및 제1 절연층(111)에 게이트 전극(124)을 드러내는 접촉 구멍(168)을 또한 형성한다. 제1 절연층(111)은 상대적으로 얇은 두께로 형성되므로, 접촉 구멍(168)은 하나의 마스크를 사용하는 식각 단계에서 접촉 구멍들(163, 165, 166)과 함께 형성될 수 있다. 더욱이, 게이트 절연층(140)의 식각 시 반도체층(130)에 의해 가려지지 않는 제1 절연층(111)의 부분이 일부 식각되어 그 두께가 더욱 얇아질 수 있으므로, 접촉 구멍(168)의 형성이 더욱 용이할 수 있다. 따라서 하나의 마스크를 사용하는 한 번의 식각을 통해 서로 다른 층에 위치하는 구성 요소들을 드러내는 접촉 구멍들(163, 165, 166, 168)을 형성할 수 있으므로, 마스크의 수를 줄일 수 있고, 공정 단계 및 공정 산포를 또한 줄일 수 있다. 트랜지스터의 종류에 따라 접촉 구멍들(163, 165, 166, 168) 중 적어도 하나는 형성되지 않을 수도 있다.
다음 앞에서 설명한 도 1을 참고하면, 제2 절연층(160) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하고 제5 마스크를 사용하여 패터닝하여 제1 연결부(173), 제2 연결부(175), 제3 연결부(176) 및 제4 연결부(178)를 포함하는 복수의 데이터 도전체를 형성한다. 이때, 제1 연결부(173)와 제3 연결부(176)가 서로 연결되게 형성된다. 이에 의해 상부 전극(125)이 소스 전극(133)에 전기적으로 연결될 수 있다. 트랜지스터의 종류에 따라 제1 내지 제4 연결부(173, 175, 176, 178) 중 적어도 하나는 형성하지 않을 수도 있다.
이제 본 발명의 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치들에 대하여 도 9 및 도 10을 참고하여 설명하기로 한다.
도 9는 본 발명의 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 단면도이다.
본 실시예에 따른 표시 장치는 유기 발광 표시 장치이며, 전술한 실시예에 따른 트랜지스터 표시판을 포함할 수 있다. 앞에서 설명한 구성 요소에 대한 설명은 생략한다.
보호막(180)과 화소 전극(191) 위에는 화소 정의막(360)이 위치한다. 화소 정의막(360)은 화소 전극(191)을 드러내는 개구부를 포함한다. 화소 정의막(360)은 폴리아크릴계(polyacrylics), 폴리이미드계(polyimides) 등의 수지, 실리카 계열의 무기물 등을 포함할 수 있다.
화소 정의막(360)의 개구부에는 화소 전극(191) 위로 발광층(370)이 위치하고, 발광층(370) 위에는 공통 전극(270)이 위치한다. 화소 전극(191), 발광층(370) 및 공통 전극(270)은 함께 유기 발광 다이오드(OLED)를 구성한다. 화소 전극(191)은 유기 발광 다이오드(OLED)의 애노드(anode)일 수 있고, 공통 전극(270)은 유기 발광 다이오드(OLED)의 캐소드(cathode)일 수 있다.
발광층(370)에서 나오는 빛은 직접 또는 몇 번의 반사를 거친 후 기판(110)을 통과해 기판(110)의 아래쪽으로 출광될 수도 있고 기판(110)을 통하지 않고 기판(110)의 위쪽 방향으로 출광될 수도 있다.
공통 전극(270)의 위에는 유기 발광 다이오드(OLED)를 보호하는 봉지 층(encapsulation layer)(도시되지 않음)가 위치할 수 있다.
도 10은 본 발명의 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 단면도이다.
본 실시예에 따른 표시 장치는 액정 표시 장치이며, 전술한 실시예에 따른 트랜지스터 표시판을 포함할 수 있다. 앞에서 설명한 구성 요소에 대한 설명은 생략한다.
화소 전극(191) 위에는 액정(31)을 포함하는 액정층(3)이 위치한다.
액정층(3) 위에는 기판(110)과 함께 액정층(3)을 밀봉하는 절연층(210)이 위치한다. 절연층(210)은 기판 형태일 수 있다.
절연층(210)의 아래 또는 위에는 화소 전극(191)과 함께 액정층(3)에 전계를 생성하여 액정(31)의 배열 방향을 제어할 수 있는 대향 전극(280)이 위치할 수 있다. 이와 달리 대향 전극(280)은 기판(110)과 액정층(3) 사이에 위치할 수도 있다. 대향 전극(280)은 ITO, IZO 등과 같이 투명한 도전 물질을 포함할 수 있다. 대향 전극(280)에는 예컨대 공통 전압이 인가될 수 있다.
액정층(3)과 절연층(210) 사이와 액정층(3)과 화소 전극(191) 사이에는 배향막(11, 21)이 각각 위치할 수 있다. 배향막(11, 21)은 액정층(3)에 전계가 생성되지 않았을 때 액정(31)의 초기 배향을 제어한다. 배향막(11, 21)은 액정층(3)과 인접할 수 있다.
본 실시예에 따른 표시 장치는 수광형 표시 장치로서 빛을 공급하는 백라이트를 더 포함할 수 있다. 백라이트는 기판(110)의 아래에 위치할 수 있다.
이 밖에도 본 발명의 일 실시예에 따른 트랜지스터 표시판은 다양한 표시 장치에 포함될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 통상의 기술자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
110: 기판 111: 제1 절연층
124: 게이트 전극 125: 상부 전극
131: 반도체 133: 소스 전극
135: 드레인 전극 141: 절연체
160: 제2 절연층 164, 165, 166, 168: 접촉 구멍
173, 175, 176, 178: 연결부 180: 보호막

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 트랜지스터의 게이트 전극,
    상기 게이트 전극 위에 위치하는 제1 절연층,
    상기 제1 절연층 위에 동일 층으로 위치하는 상기 트랜지스터의 소스 전극, 드레인 전극 및 반도체,
    상기 반도체 위에 상기 반도체와 중첩하게 위치하며 상기 소스 전극과 전기적으로 연결된 상기 트랜지스터의 상부 전극,
    상기 트랜지스터 위에 위치하며 상기 상부 전극을 덮는 제2 절연층,
    상기 제2 절연층 위에 위치하며 상기 소스 전극과 전기적으로 연결된 제1 연결부,
    상기 제2 절연층 위에 위치하며 상기 드레인 전극과 전기적으로 연결된 제2 연결부,
    상기 제2 절연층 위에 위치하며 상기 상부 전극과 전기적으로 연결된 제3 연결부,
    상기 제1, 제2 및 제3 연결부 위에 위치하는 제3 절연층, 그리고
    상기 제3 절연층 위에 위치하며 상기 소스 전극과 전기적으로 연결된 화소 전극
    을 포함하며,
    상기 제1, 제2 및 제3 연결부는 상기 화소 전극의 층 및 상기 상부 전극의 층과 별개인 층의 일부이고,
    상기 상부 전극과 상기 소스 전극은 상기 제2 절연층과 상기 제3 절연층 사이에 위치하는 상기 제1 및 제3 연결부에 의해 서로 전기적으로 연결되어 있는 트랜지스터 표시판.
  2. 제1항에서,
    상기 반도체는 상기 게이트 전극과 중첩하는 트랜지스터 표시판.
  3. 제2항에서,
    상기 반도체와 상기 상부 전극 사이에 위치하는 절연체를 더 포함하는 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 절연층은 상기 절연체보다 얇은 두께를 가지는 트랜지스터 표시판.
  5. 제3항에서,
    상기 제1 절연층은 2000 옹스트롬 이하의 두께를 가지며,
    상기 절연체는 3000 옹스트롬 이상의 두께를 가지는 트랜지스터 표시판.
  6. 제3항에서,
    상기 제2 절연층은 상기 소스 전극과 중첩하는 제1 접촉 구멍, 상기 드레인 전극과 중첩하는 제2 접촉 구멍, 그리고 상기 상부 전극과 중첩하는 제3 접촉 구멍을 가지는 트랜지스터 표시판.
  7. 제6항에서,
    상기 제1 연결부는 상기 제1 접촉 구멍을 통해 상기 소스 전극과 전기적으로 연결되어 있고,
    상기 제2 연결부는 상기 제2 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결되어 있고,
    상기 제3 연결부는 상기 제3 접촉 구멍을 통해 상기 상부 전극과 전기적으로 연결되어 있고,
    상기 제1 연결부와 상기 제3 연결부는 전기적으로 연결되어 있는 트랜지스터 표시판.
  8. 제6항에서,
    상기 제2 절연층 및 상기 제1 절연층은 상기 게이트 전극과 중첩하는 제4 접촉 구멍을 가지는 트랜지스터 표시판.
  9. 제8항에서,
    상기 제2 절연층 위에 위치하며, 상기 제4 접촉 구멍을 통해 상기 게이트 전극과 전기적으로 연결되어 있는 제4 연결부를 더 포함하는 트랜지스터 표시판.
  10. 삭제
  11. 제3항에서,
    상기 반도체와 상기 소스 전극의 경계 또는 상기 반도체와 상기 드레인 전극의 경계는 상기 절연체의 가장자리 변과 실질적으로 나란한 트랜지스터 표시판.
  12. 제1항에서,
    상기 반도체는 산화물 반도체를 포함하는 트랜지스터 표시판.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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