KR20080049354A - 박막 패턴의 제조방법 및 이를 이용한 박막 트랜지스터어레이 기판의 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 47
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 14
- 238000000206 photolithography Methods 0.000 claims abstract description 11
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 238000002161 passivation Methods 0.000 claims description 17
- 238000003860 storage Methods 0.000 claims description 14
- 239000010408 film Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 67
- 239000004973 liquid crystal related substance Substances 0.000 description 13
- 238000001039 wet etching Methods 0.000 description 12
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229910017604 nitric acid Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 210000002858 crystal cell Anatomy 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002209 hydrophobic effect Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/321—After treatment
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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- Mathematical Physics (AREA)
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Abstract
본 발명은 박막 패턴의 신뢰성을 향상시킬 수 있는 박막 패턴의 제조방법 및 이를 이용한 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
본 발명의 박막 패턴의 제조방법은 알루미늄(Al)을 포함하는 금속층을 형성하는 단계와; 포토리쏘그래피 공정에 의해 상기 금속층 위에 포토레지스트 패턴을 형성하는 단계와; 80~90% 정도의 인산 및 10~20% 정도의 초산을 포함하는 식각액을 이용하여 상기 금속층을 패터닝하여 박막 패턴을 형성하는 단계를 포함한다.
Description
도 1a 및 도 1b는 알루미늄을 포함하는 금속층의 박막 패턴을 형성하는 방법을 나타내는 단면도들.
도 2는 알루미늄을 포함하는 금속층이 과식각된 상태를 나타내는 사진.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 4는 도 3의 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 5a 내지 도 5d는 도 4에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들이다.
도 6a 내지 도 6b는 게이트 패턴을 형성하는 방법을 나타내는 단면도들.
도 7은 본 발명에 따른 제조방법에 의해 알루미늄을 포함하는 금속층을 패터닝한 후의 상태를 나타내는 사진.
<도면의 주요 부분에 대한 부호의 설명>
102 : 게이트 라인 104 : 데이터 라인
106 : 박막 트랜지스터 108 : 게이트 전극
110 : 소스 전극 112 : 드레인 전극
114 : 활성층 116 : 제1 컨택홀
118 : 화소전극 20 : 스토리지 캐패시터
122 : 스토리지 전극 124 : 제2 컨택홀
126 : 게이트 패드부 128 : 게이트 패드 하부전극
130 : 제3 컨택홀 132 : 게이트 패드 상부전극
134 : 데이터 패드부 38 : 제4 컨택홀
140 : 데이터 패드 보호전극 42 : 하부기판
144 : 게이트 절연막 148 : 오믹 접촉층
1,101 : 포토레지스트 패턴
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 박막 패턴의 신뢰성을 향상시킬 수 있는 박막 패턴의 제조방법 및 이를 이용한 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화 상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정표시패널과, 액정표시패널을 구동하기 위한 구동회로를 구비한다.
액정표시패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 컬러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.
컬러필터 어레이 기판은 액정셀 단위로 형성된 컬러필터들과, 컬러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
박막 트랜지스터 어레이 기판은 통상적으로 제1 마스크 공정에 의해 게이트 전극, 게이트 라인 등의 게이트 패턴을 형성하고, 제2 마스크 공정에 의해 반도체 패턴 및 소스 드레인 패턴을 형성하고, 제3 마스크 공정에 의해 보호막을 형성하고, 제4 마스크 공정에 의해 화소전극등의 투명전극 패턴을 형성한다.
여기서, 제1 마스크 공정에 의해 형성되는 게이트 패턴은 알루미늄 또는 알 루미늄합금이 증착된 후 습식 식각 공정에 의해 패터닝됨에 따라 형성된다. 그러나, 종래 알루미늄 또는 알루미늄합금은 습식 식각액에 의해 과식각됨에 따라 정상적인 게이트 패턴 형성이 곤란한 문제가 있다.
이를 도 1a 내지 도 2를 참조하여 좀더 상세히 설명하면 다음과 같다.
도 1a를 참조하면, 하부 기판(42) 위에 스퍼터링 등의 증착방식을 이용하여 알루미늄(Al) 또는 알루미늄계 금속층(2a)이 형성된 후 마스크를 이용한 포토리쏘그래피 공정에 의해 포토레지스트 패턴(1)이 형성된다. 이후, 포토레지스트 패턴(1)을 마스크로 이용한 습식 식각 공정이 실시됨에 따라 포토레지스트 패턴(1)과 비중첩되는 알루미늄 또는 알루미늄계 금속을 제거한다. 여기서, 종래의 습식 식각액은 75~85% 정도의 인산, 3~10% 정도의 질산, 5~15% 정도의 초산을 포함한다.
그러나, 알루미늄(Al) 또는 알루미늄계 금속은 대기 중에서 쉽게 산화가 일어나기 때문에 표면이 친수성으로 존재한다. 이에 반해 포토레지스트는 소수성 물질이기 때문에 포토레지스트와 알루미늄 사이의 결합력은 약하게 된다. 이때, 종래의 습식 식각액을 사용하여 습식 식각 공정이 실시되면 도 1b에 도시된 바와 같이 포토 레지스트 패턴 하부에 알루미늄 또는 알루미늄계 금속층(2a)은 과식각 된다. 도 2는 포토레지스트 패턴(PR) 하부에 알루미늄(Al)이 과식각됨을 SEM으로 관찰한 사진이다. 즉, 도 2의 사진과 같이 포토레지스트 패턴(PR) 하부에 알루미늄(Al)을 포함하는 금속층(2a)이 과식각 됨에 따라 정상적인 게이트 패턴이 형성되지 못하는 문제가 발생 된다. 심한 경우, 습식식각 과정에서 포토레지스트 패턴(1)이 알루미늄 또는 알루미늄계 금속층(2a)과 완전히 분리되어 버리는 문제가 발생된다.
이러한, 문제는 박막 트랜지스터 어레이 기판의 소스 및 드레인 전극을 알루미늄 또는 알루미늄계 금속으로 형성하는 경우에도 나타난다.
이에 따라, 알루미늄 또는 알루미늄계 금속으로 정상적인 박막 패턴을 형성하기 어려운 문제가 발생 된다.
따라서, 본 발명의 목적은 박막 패턴의 신뢰성을 향상시킬 수 있는 박막 패턴의 제조방법 및 이를 이용한 박막 트랜지스터 어레이 기판의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 패턴의 제조방법은 알루미늄(Al)을 포함하는 금속층을 형성하는 단계와; 포토리쏘그래피 공정에 의해 상기 금속층 위에 포토레지스트 패턴을 형성하는 단계와; 80~90% 정도의 인산 및 10~20% 정도의 초산을 포함하는 식각액을 이용하여 상기 금속층을 패터닝하여 박막 패턴을 형성하는 단계를 포함한다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 위에 게이트 라인, 상기 게이트 라인과 접촉된 게이트 전극, 상기 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극 및 상기 소스전극과 마주보는 드레인 전극을 포함 하는 소스 드레인 패턴을 형성하는 단계와; 상기 드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하고, 상기 게이트 패턴 및 소스 드레인 패턴 중 적어도 어느 하나를 형성하는 단계는 알루미늄(Al)을 포함하는 금속층을 형성하는 단계와; 포토리쏘그래피 공정에 의해 상기 금속층 위에 포토레지스트 패턴을 형성하는 단계와; 80~90% 정도의 인산 및 10~20% 정도의 초산을 포함하는 식각액을 이용하여 상기 금속층을 패터닝하는 단계를 포함한다.
상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와; 상기 소스 드레인 패턴 하부에 반도체 패턴을 형성하는 단계와; 상기 소스 드레인 패턴을 덮도록 형성되며 상기 드레인 전극을 노출시키는 접촉홀을 가지는 보호막을 형성하는 단계를 포함한다.
상기 화소전극은 상기 컨택홀을 통해 상기 드레인 전극과 접촉된다.
상기 게이트 패턴을 형성하는 단계는 상기 게이트 라인과 접속되는 게이트 패드 하부전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 소스 드레인 패턴을 형성하는 단계는 상기 데이터 라인과 접속된 데이터 패드 하부전극, 상기 게이트 라인과 부분적으로 중첩되는 스토리지 전극을 형성하는 단계를 더 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3 내지 도 7을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 3은 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 4는 도 3에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에 접속되는 게이트 패드부(126)와, 데이터 라인(104)에 접속되는 데이터 패드부(134)를 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 데이터 패드 하부전극(136), 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 더 포함한다. 활성층(114) 위에는 데이터 패드 하부전극(136), 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)이 더 형성된다. 이러한 박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전 압 신호가 화소 전극(118)에 충전되어 유지되게 한다.
화소 전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 전단 게이트 라인(102)과, 그 게이트 라인(102)과 게이트 절연막(144), 활성층(114) 및 오믹접촉층(148)을 사이에 두고 중첩되는 스토리지 전극(122)과, 스토리지 전극(122)과 보호막(150)을 사이에 두고 중첩됨과 아울러 보호막(150)에 형성된 제2 컨택홀(124)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 패드부(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(126)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부전극(128)와, 게이트 절연막(144) 및 보호막(150)을 관통하는 제3 컨택홀(130)을 통해 게이트 패드 하부전극(128)에 접속된 게이트 패드 상부전극(132)으로 구성된다.
데이터 라인(104)은 데이터 패드부(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(134)는 데이터 라인(104)으로부터 연장되는 데 이터 패드 하부전극(136)와, 보호막(150)을 관통하는 제4 컨택홀(138)을 통해 데이터 패드 하부전극(136)과 접속된 데이터 패드 상부전극(140)으로 구성된다.
도 5a 내지 도 5d는 박막 트랜지스터 어레이 기판 제조방법을 단계적으로 도시한 단면도이다.
도 5a를 참조하면, 하부기판(142) 상에 게이트 패턴들이 형성된다.
하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 마스크를 이용한 포토리쏘그래피 공정과 습식 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(102), 게이트전극(108), 게이트패드 하부전극(128)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 알루미늄(Al) 또는 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
여기서, 게이트 금속층의 습식 식각 공정에서 이용되는 식각액은 질산이 제거된 인산 및 초산으로 구성된다. 즉, 본 발명에서 알루미늄(Al) 또는 알루미늄계 금속을 식각하기 위한 식각액은 80~90% 정도의 인산 및 10~20%의 초산으로 구성된다. 이에 따라, 알루미늄(Al) 또는 알루미늄계 금속의 과식각이 방지됨에 따라 정상적인 게이트 패턴을 형성할 수 있게 된다.
이하, 도 6a 내지 도 7을 참조하여 좀더 상세히 설명하면 다음과 같다.
도 6a를 참조하면, 하부 기판(142) 위에 스퍼터링 등의 증착방식을 이용하여 알루미늄(Al) 또는 알루미늄계 금속층(102a)이 형성된 후 마스크를 이용한 포토리쏘그래피 공정에 의해 포토레지스트 패턴(101)이 형성된다. 이후, 포토레지스트 패턴(101)을 마스크로 이용한 습식 식각 공정이 실시됨에 따라 도 6b에 도시된 바와 같이 포토레지스트 패턴(1)과 비중첩되는 알루미늄(Al) 또는 알루미늄계 금속층(102a)을 제거한다. 여기서, 습식 식각액은 80~90% 정도의 인산, 10~20% 정도의 초산을 구성된다. 이에 따라, 도 6b에 도시된 바와 같이 포토레지스트 패턴(101) 하부에 알루미늄(Al) 또는 알루미늄계 금속(2a)에서 과식각이 일어나지 않게 된다. 본원발명의 출원인은 도 7에 나타낸 사진과 같이 포토레지스트 패턴(PR) 하부에 알루미늄(Al)이 과식각 되지 않음을 확인하였다.
이와 같이, 본 발명에서는 80~90% 정도의 인산, 10~20% 정도의 초산으로 구성되며 질산이 제거된 식각액을 이용하여 게이트 패턴을 형성할 수 있게 된다. 이에 따라, 도 5a에 도시된 바와 같이 정상적인 게이트 패턴을 형성할 수 있게 된다.
도 5b를 참조하면, 게이트 패턴들이 형성된 하부기판(142) 상에 게이트 절연막(144), 활성층(114), 오믹접촉층(148), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크 또는 하프톤 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층 이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 5c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 제1 내지 제4 콘택홀들(116, 124, 130, 138)을 포함하는 보호막(150)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 보호막(150)은 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(116, 124, 130, 138)이 형성된다. 제1 컨택홀(116)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성되고, 제2 컨택홀(124)은 보호막(150)을 관통하여 스토리지 전극(122)이 노출되게 형성된다. 제3 컨택홀(130)은 보호막(150) 및 게이트 절연막(144)을 관통하여 게이트 패드 하부전극(128)이 노출되게 형성된다. 제4 컨택홀(138)은 보호막(150)을 관통하여 데이터 패드 하부전극(136)이 노출되게 형성된다.
보호막(150)의 재료로는 게이트 절연막(144)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 5d를 참조하면, 보호막(150) 상에 투명전극 패턴들이 형성된다.
보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서, 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(118), 게이트 패드 상부전극(132), 데이터 패드 상부전극(140)을 포함하는 투명전극 패턴들이 형성된다. 화소전극(118)은 제1 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속되고, 제2 컨택홀(124)을 통해 전단 게이트 라인(102)과 중첩되는 스토리지 전극(122)과 전기적으로 접속된다. 게이트 패드 상부전극(132)는 제3 컨택홀(130)을 통해 게이트 패드 하부전극(128)과 전기적으로 접속된다. 데이터 패드 상부전극(140)은 제4 컨택홀(138)을 통해 데이터 패드 하부전극(136)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화 물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법에서는 게이트 패턴이 알루미늄 또는 알루미늄계 금속으로 이루어지고 이를 패터닝하기 위한 식각 용액은 질산을 포함하지 않고 초산 및 인산으로 이루어진다. 이에 따라, 알루미늄 또는 알루미늄계 금속의 과식각을 방지할 수 있게 됨에 따라 정상적인 게이트 패턴을 형성할 수 있게 된다.
위의 실시예에서는 초산 및 인산으로 구성되는 식각액을 이용하여 게이트 패턴을 형성하는 기술에 대하여만 나타내었다. 그러나, 데이터 라인(104), 소스전극(110), 드레인 전극(112), 스토리지 전극(122) 및 데이터 패드 하부전극(136) 등이 알루미늄 또는 알루미늄계 금속으로 형성되는 경우에는 80~90% 정도의 인산, 10~20% 정도의 초산으로 구성되며 질산이 제거된 식각액을 이용하여 패터닝할 수 있다.
더 나아가서, 액정표시장치 뿐만 아니라 어떠한 박막 패턴이라도 알루미늄 또는 알루미늄계 금속층을 습식 식각 공정으로 패터닝하는 경우 본원발명에서의 식각액을 이용할 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 알루미늄 또는 알루미늄계 금속으로 이루어지고 박막층을 습식 식각을 이용하여 패터닝하는 경우 80~90% 정도의 인산, 10~20% 정도의 초산으로 구성되며 질산이 제 거된 식각액을 이용한다. 이에 따라, 박막 패턴의 과식각을 방지할 수 있게 되는 등 정상적인 박막 패턴을 형성할 수 있게 된다. 이에 따라, 박막 패턴의 신뢰성을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의해 정하여져야만 할 것이다.
Claims (6)
- 알루미늄(Al)을 포함하는 금속층을 형성하는 단계와;포토리쏘그래피 공정에 의해 상기 금속층 위에 포토레지스트 패턴을 형성하는 단계와;80~90% 정도의 인산 및 10~20% 정도의 초산을 포함하는 식각액을 이용하여 상기 금속층을 패터닝하여 박막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 패턴의 제조방법.
- 기판 위에 게이트 라인, 상기 게이트 라인과 접촉된 게이트 전극, 상기 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와;상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극 및 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스 드레인 패턴을 형성하는 단계와;상기 드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하고,상기 게이트 패턴 및 소스 드레인 패턴 중 적어도 어느 하나를 형성하는 단계는알루미늄(Al)을 포함하는 금속층을 형성하는 단계와;포토리쏘그래피 공정에 의해 상기 금속층 위에 포토레지스트 패턴을 형성하는 단계와;80~90% 정도의 인산 및 10~20% 정도의 초산을 포함하는 식각액을 이용하여 상기 금속층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 2 항에 있어서,상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와;상기 소스 드레인 패턴 하부에 반도체 패턴을 형성하는 단계와;상기 소스 드레인 패턴을 덮도록 형성되며 상기 드레인 전극을 노출시키는 접촉홀을 가지는 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 3 항에 있어서,상기 화소전극은 상기 컨택홀을 통해 상기 드레인 전극과 접촉되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 2 항에 있어서,상기 게이트 패턴을 형성하는 단계는상기 게이트 라인과 접속되는 게이트 패드 하부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 2 항에 있어서,상기 소스 드레인 패턴을 형성하는 단계는상기 데이터 라인과 접속된 데이터 패드 하부전극, 상기 게이트 라인과 부분적으로 중첩되는 스토리지 전극을 형성하는 단계를 더 포함하는 것을 특징을 하는 박막 트랜지스터 어레이 기판의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
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| KR20080049354A true KR20080049354A (ko) | 2008-06-04 |
Family
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| Country | Link |
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