KR101329447B1 - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 공정을 단순화하고 제조비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명은 박막 트랜지스터 어레이 기판은 기판 위에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 상기 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴과; 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극 및 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 패턴과; 상가 드레인 전극과 접속된 화소전극, 상기 게이트 패드 하부전극과 접촉된 게이트 패드 상부전극 및 상기 데이터 패드 하부전극과 접촉된 데이터 패드 상부전극을 포함하는 도전성 금속패턴을 포함하고, 상기 게이트 패턴 및 상기 데이터 패턴은 상기 도전성 금속패턴과 동일물질인 제1 금속패턴과, 상기 제1 금속패턴 위에 중첩된 제2 금속패턴을 포함한다.
Description
도 1a 내지 도 1e는 종래 수평전계인가형 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도.
도 2는 본 발명의 실시예에 따른 수평전계인가형 액정표시장치의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 3은 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선을 절취하여 도시한 단면도.
도 4a 내지 도 4e는 도 3에 도시된 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 평면도.
도 5는 4마스크 공정에 의해 형성된 박막 트랜지스터 어레이 기판을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 17,117 : 제1 컨택홀
18, 118 : 화소전극 26, 126 : 게이트 패드부
28, 128 : 게이트 패드 하부 전극 32,132 : 게이트 패드 상부 전극
30,130 : 제2 컨택홀 40,140 : 데이터 패드 상부 전극
36,136 : 데이터 패드 하부전극 18,118 : 공통전극
38,138 : 제3 컨택홀 44, 144 : 게이트 절연막
49,149 : 반도체 패턴
본 발명은 액정표시장치에 관한 것으로, 비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁 은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계 인가형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
수평 전계 인가형 액정표시장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하부 기판) 및 칼러 필터 어레이 기판(상부 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
도 1a 내지 도 1e는 수평 전계 인가형 액정표시장치의 박막 트랜지스터 기판의 제조방법을 단계적으로 나타내는 단면도들이다. 도 1a 내지 도 1e는 게이트 패드영역, 데이터 패드영역, 화소전극 및 공통전극이 위치하는 화소영역을 중심으로 나타내었다.
도 1a를 참조하면, 하부기판(42) 상에 게이트 패턴들이 형성된다.
하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 제1 및 제2 금속층으로 이루어지는 게이트 금속층이 형성된다.
제1 금속층은 알루미늄 네오듐(AlNd)으로 이루어지고, 제2 금속층은 몰리브덴(Mo)으로 이루어진다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정에 의해 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 마스로 이용한 습식 식각 공정이 실시됨에 따라 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(8), 공통전극(16) 및 게이트 패드 하부전극(28)을 포함하는 게이트 패턴들이 형성된다. 게이트 패턴들은 알루미늄 네오듐(AlNd)으로 이루어지는 제1 금속패턴(62)과, 몰리브덴(Mo)으로 이루어지며 제1 금속패턴(62)과 중첩되는 제2 금속패턴(64)으로 구성된다.
도 1b를 참조하면, 게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14)과 오믹접촉층(48)으로 이루어지는 반도체 패턴(49)이 형성된다.
게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다.
이어서, 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)을 포함하는 반도체 패턴이 형성된다. 게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
도 1c를 참조하면, 반도체 패턴(49)이 형성된 하부 기판(42) 상에 데이터 라인(4), 소스 전극(10), 드레인 전극(12) 및 데이터 패드 하부전극(36)을 포함하는 소스 드레인 패턴이 형성됨과 동시에 게이트 전극(8), 반도체 패턴(49), 소스 전극(10) 및 드레인 전극(12)으로 구성되는 박막 트랜지스터(6)가 형성된다.
반도체 패턴이 형성된 하부 기판(42) 상에 제3 내지 제5 금속층으로 구성되는 소스 드레인 금속층이 형성된다. 제3 금속층은 몰리브덴(Mo)으로 이루어지고, 제4 금속층은 알루미늄 네오듐(AlNd)으로 이루어지고, 제4 금속층은 다시 몰리브덴(Mo)으로 이루어진다. 이후, 제3 마스크를 이용한 포토리쏘그래피 공정이 실시됨으로써 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 마스크로 이용한 습식 식각 공정이 실시됨에 따라 제1 내지 제3 금속층이 패터닝됨에 따라 데이터 라인(4), 소스 전극(10), 그 소스 전극(10), 드레인 전극(12) 및 데이터 패드 하부전극(36)을 포함하는 소스/드레인 패턴들이 형성된다. 이후, 건식 식각이 실시됨에 따라 채널부의 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출됨으로써 박막 트랜지스터(6)가 형성된다.
소스/드레인 패턴들은 몰리브덴(Mo)으로 이루어지며 제3 금속패턴(36a), 알루미늄 네오듐(AlNd)으로 이루어지며 제3 금속패턴(36a) 위에 형성된 제4 금속패턴(36b)과, 몰리브덴(Mo)으로 이루어지며 제4 금속패턴(36b) 위에 형성된 제5 금속패턴(36c)으로 구성된다.
도 1d를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 제1 내지 제3 콘택홀들(17, 30, 38)을 포함하는 보호막(50)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제3 컨택홀들(17, 30, 38)이 형성된다. 제1 컨택홀(17)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트 패드 하부전극(28)이 노출되게 형성된다. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터 패드 하부전극(36)이 노출되게 형성된다.
보호막(50)의 재료로는 게이트 절연막(44)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 1e를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다.
보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트 패드 상부전극(32), 데이터 패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(17)을 통해 드레인 전극(12)과 전기적으로 접속된다. 게이트 패드 상부전극(32)은 제2 컨택홀(30)을 통해 게이트 패드 하부전극(28)과 전기적으로 접속된다. 데이터 패드 상부 전극(40)은 제3 컨택홀(38)을 통해 데이터 패드 하부전극(36)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)가 이용된다.
한편, 이러한 종래의 박막 트랜지스터 어레이 기판은 게이트 패턴, 소스 드레인 패턴 및 투명전극 패턴 물질이 각각 다르기 때문에 다양한 금속물질을 마련해야 함에 따른 비용이 증가되는 문제가 있다. 뿐만 아니라, 특히, 화소전극 물질과 게이트 및 소스 드레인 금속들은 서로 전혀 다른 물질로 형성됨으로써 전혀 별개의 습식 식각액에 의해 패터닝된다. 이에 따라, 제조공정이 복잡해지고 비용이 증가되는 문제가 있다.
따라서, 본 발명의 목적은 공정을 단순화하고 제조비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 위에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 상기 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴과; 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극 및 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 패턴과; 상기 드레인 전극과 접속된 화소전극, 상기 게이트 패드 하부전극과 접촉된 게이트 패드 상부전극 및 상기 데이터 패드 하부전극과 접촉된 데이터 패드 상부전극을 포함하는 도전성 금속패턴을 포함하고, 상기 게이트 패턴 및 상기 데이터 패턴은 상기 도전성 금속패턴과 동일물질인 제1 금속패턴과, 상기 제1 금속패턴 위에 중첩된 제2 금속패턴을 포함한다.
상기 게이트 패턴은 상기 화소전극과 수평전계를 이루는 공통전극과; 상기 공통전극과 접속되며 상기 게이트 라인과 나란한 공통라인을 더 포함한다.
상기 제1 금속패턴은 몰리브덴티타늄(Mo-Ti)합금을 포함하고 상기 제2 금속패턴은 구리(Cu)를 포함한다.
상기 소스 전극 및 드레인 전극 아래에 위치하는 반도체 패턴을 더 구비한다.
상기 소스 드레인 패턴 아래에 위치하며 소스 드레인 패턴과 중첩되는 반도체 패턴을 더 구비한다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 위에 게이트 전극, 상기 게이트 전극과 접속된 게이트 라인 및 상기 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극 및 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 패턴을 형성하는 단계와; 상기 소스 드레인 패턴을 덮도록 형성되며 상기 드레인 전극을 노출시키는 제1 접촉홀, 상기 게이트 패드 하부 전극을 노출시키는 제2 접촉홀 및 상기 데이터 패드 하부전극을 노출시키는 제3 접촉홀을 가지는 보호막을 형성하는 단계와; 상기 제1 접촉홀을 통해 상기 드레인 전 극과 접촉되는 화소전극, 상기 제2 접촉홀을 통해 상기 게이트 패드 하부전극과 접촉되는 게이트 패드 상부전극 및 상기 제3 접촉홀을 통해 상기 데이터 패드 하부 전극과 접촉되는 데이터 패드 상부전극을 포함하는 도성전 금속 패턴을 형성하는 단계를 포함하고, 상기 게이트 패턴을 형성하는 단계 및 상기 데이터 패턴을 형성하는 단계는 상기 도전성 금속패턴과 동일물질인 제1 금속층 및 상기 제1 금속층 위에 제2 금속층을 형성하는 단계와; 상기 제1 및 제2 금속층을 습식식각 공정에 의해 패터닝하는 단계를 포함한다.
상기 제1 금속층은 몰리브덴티타늄(Mo-Ti)합금을 포함하고 상기 제2 금속층은 구리(Cu)를 포함한다.
상기 습식 식각공정에서 이용되는 식각액은 과산화수소산인 것을 특징으로 한다.
상기 게이트 절연막과 소스 전극 및 드레인 전극 사이에 위치하는 반도체 패턴을 형성하는 단계를 더 포함한다.
상기 소스 드레인 패턴을 형성하는 단계는 상기 소스 드레인 패턴 아래에 위치하며 상기 소스 드레인 패턴과 중첩되는 반도체 패턴을 형성하는 단계를 더 포함한다.
상기 게이트 패턴을 형성하는 단계는 상기 화소전극과 수평전계를 이루는 공통전극 및 상기 공통전극과 접속되며 상기 게이트 라인과 나란한 공통라인을 형성하는 단계를 더 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발 명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 5를 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 수평 전계 인가형 액정표시장치의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 3은 도 2에 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선을 절취하여 도시한 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(142) 상에 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역(105)에 수평 전계를 이루도록 형성된 화소 전극(118) 및 공통 전극(116)과, 공통 전극(116)들이 공통으로 접속된 공통 라인(115)을 구비한다.
게이트 라인(102)은 박막 트랜지스터(106)의 게이트 전극(108)에 게이트신호를 공급한다. 데이터 라인(104)은 박막 트랜지스터(106)의 드레인전극(112)을 통해 화소전극(118)에 화소신호를 공급한다. 게이트 라인(102)과 데이터 라인(104)은 교차구조로 형성되어 화소영역(105)을 정의한다.
게이트 라인(102)은 게이트 패드부(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(126)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부전극(128)과, 게이트 절연막(146) 및 보호막(152)을 관통하는 제1 컨택홀(130)을 통해 게이트 패드하부전극(128)에 접속된 게이트 패드 상부전극(132)으로 구성된다.
데이터 라인(104)은 데이터 패드부(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(134)는 데이터 라인(104)으로부터 연장되는 데이터 패드하부전극(136)과, 보호막(152)을 관통하는 제2 컨택홀(138)을 통해 데이터 패드하부전극(136)과 접속된 데이터 패드 상부전극(140)으로 구성된다.
공통라인(116)은 화소영역(105)을 사이에 두고 게이트라인(102)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(118)에 공급한다.
박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(114)에 접속된 드레인 전극(112)을 구비한다. 또한, 박막 트랜지스터(106)는 게이트 전극(108)과 게이트 절연막(144)을 사이에 두고 중첩되면서 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 포함하는 반도체 패턴(149)이 더 구비된다. 반도체 패턴(149)에는 활성층(114)위에 위치하여 데이터 라인(104), 소스 전극(110), 드레인 전극(112)과 오믹 접촉을 위한 오믹 접촉층(148)이 더 포함된다.
화소 전극(118)은 박막 트랜지스터(106)의 드레인 전극(112)과 제1 접촉홀(117)을 통해 접속되며 화소 영역(105)에 형성된다. 특히, 화소 전극(118)은 드레인 전극(112)과 접속되고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(118a)와, 수평부(118a)에서 신장되며 공통전극(116)과 나란하게 형성된 핑거부(118b)를 구비한다.
공통 전극(116)은 공통 라인(115)과 접속되어 화소 영역(105)에 게이트 라인(102) 및 게이트 전극(108)과 동일금속으로 형성된다. 특히, 공통 전극(116)은 화소 영역(105)에서 화소 전극(118)의 핑거부(118b)와 나란하게 형성된다.
본원발명에서는 게이트 전극(108), 게이트 라인(102), 게이트 패드 하부전극(128), 공통라인(115) 및 공통전극(116)을 포함하는 게이트 패턴은 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속패턴(162)과, 구리(Cu)로 이루어지며 제1 금속패턴(162)과 중첩되는 제2 금속패턴(164)으로 구성된다.
뿐만 아니라 데이터 라인(104), 소스 전극(110), 드레인 전극(112) 및 데이터 패드 하부전극(136)을 포함하는 소스/드레인 패턴 또한 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속패턴(162)과, 구리(Cu)로 이루어지며 제1 금속패턴(162)과 중첩되는 제2 금속패턴(164)으로 구성된다.
그리고, 화소전극(118), 게이트 패드 상부전극(132) 및 데이터 패드 상부전극(140)을 포함하는 투명전극 패턴은 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속패턴(162)으로 구성된다.
위에 열거한 몰리브덴티타늄(Mo-Ti)합금, 구리(Cu)는 모두 동일한 습식 식각액에 의해 패터닝될 수 있다. 예를 들어, 몰리브덴티타늄(Mo-Ti)합금, 구리(Cu)는 과산화수소산에 의해 모두 식각될 수 있는 금속이다.
이에 따라, 몰리브덴티타늄(Mo-Ti)합금 및 구리(Cu) 만으로 게이트 패턴, 소스 드레인 패턴 및 투명전극 패턴을 모두 형성할 수 있게 됨과 동시에 동일한 식각 액을 이용하여 패터닝 할 수 있게 됨으로써 재료가 단순해지게 됨과 아울러 비용이 절감될 수 있게 된다.
이하, 도 3 및 도 4a 내지 도 4e를 참조하여 본 발명에 따른 수평전계인가형 박막 트랜지스터 어레이 기판의 제조방법을 설명한다.
도 4a를 참조하면, 하부기판(142) 상에 게이트 패턴들이 형성된다.
하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 통해 제1 및 제2 금속층이 순차적으로 증착된다.
제1 금속층은 몰리브덴티타늄(Mo-Ti)합금으로 이루어지고, 제2 금속층은 구리(Cu)로 이루어진다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정에 의해 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 마스로 이용한 습식 식각 공정이 실시됨에 따라 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(108), 공통라인(115), 공통전극(116) 및 게이트 패드 하부전극(128)을 포함하는 게이트 패턴들이 형성된다.
게이트 패턴들은 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속패턴(162)과, 구리(Cu)로 이루어지며 제1 금속패턴(162)과 중첩되는 제2 금속패턴(164)으로 구성된다.
도 4b를 참조하면, 게이트 패턴들이 형성된 하부기판(142) 상에 게이트 절연막(144), 활성층(114)과 오믹접촉층(148)으로 이루어지는 반도체 패턴(149)이 형성된다.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다.
이어서, 제2 마스크를 이용한 포토리쏘그래피 공정을 이용하여 포토레지스트 패턴을 형성한다. 이후, 포토레지스트 패턴을 마스크로 이용한 건식 식각 공정이 실시됨에 따라 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝된다. 이에 따라, 오믹접촉층(148)과 활성층(114)을 포함하는 반도체 패턴이 형성된다. 게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
도 4c를 참조하면, 반도체 패턴(149)이 형성된 하부 기판(142) 상에 데이터 라인(104), 소스 전극(110), 드레인 전극(112) 및 데이터 패드 하부전극(136)을 포함하는 소스 드레인 패턴이 형성됨과 동시에 게이트 전극(108), 반도체 패턴(149), 소스 전극(110) 및 드레인 전극(112)으로 구성되는 박막 트랜지스터(106)가 형성된다.
반도체 패턴(149)이 형성된 하부 기판(142) 상에 게이트 금속층들과 동일한 금속층들이 형성된다. 즉, 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속층과 구리(Cu)로 이루어지는 제2 금속층이 형성된다.
이후, 제3 마스크를 이용한 포토리쏘그래피 공정이 실시됨으로써 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 마스크로 이용한 습식 식각 공정이 실시됨에 따라 제1 및 제2 금속층이 패터닝됨에 따라 데이터 라인(104), 소스 전극(110), 그 소스 전극(110), 드레인 전극(112) 및 데이터 패드 하부전극(136)을 포함하는 소스/드레인 패턴들이 형성된다. 여기서, 습식 식각 공정은 게이트 패턴 시 이용되는 식각 액이 그대로 이용될 수 있게 된다. 즉, 과산화수소산이 이용된다.
이후, 건식 식각이 실시됨에 따라 채널부의 오믹접촉층(148)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출됨으로써 박막 트랜지스터(106)가 형성된다.
소스/드레인 패턴은 게이트 패턴과 동일하게 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속패턴(162)과, 구리(Cu)로 이루어지며 제1 금속패턴(162)과 중첩되는 제2 금속패턴(164)으로 구성된다.
도 4d를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 제1 내지 제3 콘택홀들(117, 130, 138)을 포함하는 보호막(150)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 보호막(150)은 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제3 컨택홀들(117, 130, 138)이 형성된다. 제1 컨택홀(117)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성되고, 제2 컨택홀(130)은 보호막(150) 및 게이트 절연막(144)을 관통하여 게이트 패드 하부전극(128)이 노출되게 형성된다. 제4 컨택홀(138)은 보호막(150)을 관통하여 데이터 패드 하부전극(136)이 노출되게 형성된다.
보호막(150)의 재료로는 게이트 절연막(144)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 4e를 참조하면, 보호막(150) 상에 화소전극을 포함하는 도전성금속패턴들이 형성된다.
보호막(150) 상에 스퍼터링 등의 증착방법으로 게이트 패턴 및 소스 드레인 패턴시 이용된 몰리브덴티타늄(Mo-Ti)합금층이 형성된다. 이어서 제5 마스크를 이용한 포토리쏘그래피 공정과 습식 식각공정을 통해 몰리브덴티타늄(Mo-Ti)합금층이 패터닝된다. 여기서, 습식 식각 공정은 게이트 패턴 및 소스 드레인 패턴시 이용되는 식각 액이 그대로 이용될 수 있게 된다. 즉, 과산화수소산이 이용된다. 이에 따라, 게이트 패턴 및 소스 드레인 패턴의 제1 금속패턴(162)과 동일물질의 화소전극(118), 게이트 패드 상부전극(132), 데이터 패드 상부전극(140)을 포함하는 도성성금속패턴들이 형성된다. 화소 전극(118)은 게이트 라인(102) 및 공통라인(115)와 나란하여 제1 컨택홀(117)을 통해 드레인 전극(112)과 전기적으로 접속되는 수평부(118a)와, 수평부(118a)에서 신장되어 공통라인(116)과 나란한 핑거부(118b)로 구성된다. 게이트 패드 상부전극(132)은 제2 컨택홀(130)을 통해 게이트 패드 하부전극(128)과 전기적으로 접속된다. 데이터 패드 상부 전극(140)은 제3 컨택홀(138)을 통해 데이터 패드 하부전극(136)과 전기적으로 접속된다.
이와 같이, 본 발명에 따른 수평전계인가형 박막 트랜지스터 어레이 기판의 제조방법은 게이트 패턴 및 소스 드레인 패턴이 동일물질로 이루어지며 동일식각액에 의해 패터닝된다. 그리고, 화소전극 등의 도전성 금속패턴 또한 게이트 패턴 및 소스 드레인 패턴의 제1 금속패턴(162)와 동일한 금속으로 형성되며 동일한 식각액에 의해 패터닝된다. 그 결과, 재료가 단순해지게 됨과 아울러 비용이 절감될 수 있게 된다.
한편, 상술한 바와 같이 게이트 패턴, 소스 드레인 패턴 및 화소전극 등을 동일물질로 형성하며 동일 식각액을 이용하여 패터닝하는 방법은 5마스크 공정에 의한 제조방법 뿐만 아니라 4마스크 공정 및 3마스크 공정 등 마스크 수에 관계 없이 이용될 수 있다.
예를 들어, 4마스크에 의해 형성되는 수평전계인가형 박막 트랜지스터 어레이 기판을 도 5에 나타내었다.
도 5에 도시된 바와 트랜지스터 어레이 기판은 도 2 및 3에 도시된 박막 트랜지스터 어레이 기판과 비교하여 반도체 패턴 및 소스 드레인 패턴이 제2 마스크 공정에 의해 형성되는 것을 제외하고 동일한 방식에 의해 형성된다.
그 결과, 도 5에 도시된 바와 같이 반도체 패턴(149)이 데이터 라인(104), 소스전극(110), 드레인 전극(112) 및 데이터 패드 하부전극(136)을 포함하는 소스 드레인 패턴 하부에 모두 위치하게 된다.
반도체 패턴과 소스 드레인 패턴이 동시에 형성되는 공정을 이하 간단히 설명하면 다음과 같다.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채 널부에 회절 노광부를 갖는 회절 노광 마스크 또는 하프톤 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 데이터 패드 하부전극(136)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)으로 구성되는 반도체 패턴(149)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 게이트 패턴 및 소스 드레인 패턴이 동일물질로 이루어지며 동일식각액에 의해 패터닝된다. 그리고, 화소전극 등의 도전성 금속패턴 또한 게이트 패턴 및 소스 드레인 패턴의 제1 금속패턴와 동일한 금속으로 형성되며 동일한 식각액에 의해 패터닝된다. 그 결과, 재료가 단순해지게 됨과 아울러 비용이 절감될 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (11)
- 기판 위에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 상기 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴과;상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극 및 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 패턴과;상기 드레인 전극과 접속된 화소전극, 상기 게이트 패드 하부전극과 접촉된 게이트 패드 상부전극 및 상기 데이터 패드 하부전극과 접촉된 데이터 패드 상부전극을 포함하는 도전성 금속패턴을 포함하고,상기 게이트 패턴 및 상기 데이터 패턴은 상기 도전성 금속패턴과 동일물질인 제1 금속패턴과, 상기 제1 금속패턴 위에 중첩된 제2 금속패턴을 포함하며,상기 제1 금속패턴과 상기 도전성 금속패턴은 몰리브덴티타늄(Mo-Ti)합금을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 게이트 패턴은상기 화소전극과 수평전계를 이루는 공통전극과;상기 공통전극과 접속되며 상기 게이트 라인과 나란한 공통라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 제2 금속패턴은 구리(Cu)를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 소스 전극 및 드레인 전극 아래에 위치하는 반도체 패턴을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 소스 드레인 패턴 아래에 위치하며 상기 소스 드레인 패턴과 중첩되는 반도체 패턴을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 기판 위에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 상기 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와;상기 게이트 패턴을 덮도록 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위에 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극 및 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 패턴을 형성하는 단계와;상기 소스 드레인 패턴을 덮도록 형성되며 상기 드레인 전극을 노출시키는 제1 접촉홀, 상기 게이트 패드 하부 전극을 노출시키는 제2 접촉홀 및 상기 데이터 패드 하부전극을 노출시키는 제3 접촉홀을 가지는 보호막을 형성하는 단계와;상기 제1 접촉홀을 통해 상기 드레인 전극과 접촉되는 화소전극, 상기 제2 접촉홀을 통해 상기 게이트 패드 하부전극과 접촉되는 게이트 패드 상부전극 및 상기 제3 접촉홀을 통해 상기 데이터 패드 하부 전극과 접촉되는 데이터 패드 상부전극을 포함하는 도성전 금속 패턴을 형성하는 단계를 포함하고,상기 게이트 패턴을 형성하는 단계 및 상기 데이터 패턴을 형성하는 단계는상기 도전성 금속패턴과 동일물질인 제1 금속층 및 상기 제1 금속층 위에 제2 금속층을 형성하는 단계와;상기 제1 및 제2 금속층을 습식식각 공정에 의해 패터닝하는 단계를 포함하며,상기 제1 금속층과 상기 도전성 금속패턴은 몰리브덴티타늄(Mo-Ti)합금을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 제2 금속층은 구리(Cu)를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 습식 식각공정에서 이용되는 식각액은 과산화수소산인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 게이트 절연막과 상기 소스 전극 및 드레인 전극 사이에 위치하는 반도체 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 소스 드레인 패턴을 형성하는 단계는상기 소스 드레인 패턴 아래에 위치하며 상기 소스 드레인 패턴과 중첩되는 반도체 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 게이트 패턴을 형성하는 단계는상기 화소전극과 수평전계를 이루는 공통전극 및 상기 공통전극과 접속되며 상기 게이트 라인과 나란한 공통라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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