JP2770763B2 - アクティブマトリクス液晶表示装置 - Google Patents
アクティブマトリクス液晶表示装置Info
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Description
【０００１】
【産業上の利用分野】本発明はアモルファスシリコン薄
膜トランジスタを用いた液晶表示装置に関し、特にトラ
ンジスタ基板側に導電性遮光膜が設置されている高精細
液晶表示装置に関する。
膜トランジスタを用いた液晶表示装置に関し、特にトラ
ンジスタ基板側に導電性遮光膜が設置されている高精細
液晶表示装置に関する。
【０００２】
【従来の技術】この種の従来の液晶表示装置として、例
えば特開平3-50527号公報には、ガラス基板上に設けて
画素電極形成領域に開口部を設けた遮光膜と、遮光膜を
含む表面に設けた層間絶縁膜と、遮光膜上の層間絶縁膜
上に設けた薄膜トランジスタと、薄膜トランジスタと接
続し開口部に整合して層間絶縁膜上に設けた表示電極を
有する薄膜トランジスタアレイ基板が提案され、ガラス
基板上に設けた遮光膜によって、画素電極形成領域以外
のＴＦＴ領域の遮光を行ない、背面光照射によるＴＦＴ
オフ電流の増大を抑制し画素電極外からの漏れ光を遮断
している。
えば特開平3-50527号公報には、ガラス基板上に設けて
画素電極形成領域に開口部を設けた遮光膜と、遮光膜を
含む表面に設けた層間絶縁膜と、遮光膜上の層間絶縁膜
上に設けた薄膜トランジスタと、薄膜トランジスタと接
続し開口部に整合して層間絶縁膜上に設けた表示電極を
有する薄膜トランジスタアレイ基板が提案され、ガラス
基板上に設けた遮光膜によって、画素電極形成領域以外
のＴＦＴ領域の遮光を行ない、背面光照射によるＴＦＴ
オフ電流の増大を抑制し画素電極外からの漏れ光を遮断
している。
【０００３】図９は、この従来の薄膜トランジスタアレ
イ基板の単位画素の平面図、図１０は、図９のＡ−Ａ′
線に沿った断面図、図１１は図９のＢ−Ｂ′線に沿った
断面図である。
イ基板の単位画素の平面図、図１０は、図９のＡ−Ａ′
線に沿った断面図、図１１は図９のＢ−Ｂ′線に沿った
断面図である。
【０００４】図９において、１はゲート電極、２は半導
体層、３はドレイン電極、４はソース電極、５は画素電
極、７はＴＦＴ側導電性遮光膜の端部、６は開口部、11
は走査信号線、12は映像信号線をそれぞれ示している。
走査信号線11と映像信号線12とに囲まれる領域に単位画
素が形成され、ＴＦＴのゲート電極１は走査信号線11
と、ドレイン電極は映像信号線12と、ソース電極３は画
素電極５とそれぞれ電気的に接続され、ガラス基板上に
は画素電極形成領域に開口部６を備えた導線性遮光膜が
設けられている。
体層、３はドレイン電極、４はソース電極、５は画素電
極、７はＴＦＴ側導電性遮光膜の端部、６は開口部、11
は走査信号線、12は映像信号線をそれぞれ示している。
走査信号線11と映像信号線12とに囲まれる領域に単位画
素が形成され、ＴＦＴのゲート電極１は走査信号線11
と、ドレイン電極は映像信号線12と、ソース電極３は画
素電極５とそれぞれ電気的に接続され、ガラス基板上に
は画素電極形成領域に開口部６を備えた導線性遮光膜が
設けられている。
【０００５】図１０及び図１１を参照して、ガラス基板
100の上にスパッタ法によりCr膜を堆積させ、画素電極
形成領域に相当する部分のCr膜を選択的にエッチングし
て開孔し、遮光膜116を形成する。次に、遮光膜116を含
む表面にＣＶＤ法により窒化シリコン膜を堆積して遮光
層絶縁膜114を形成する。
100の上にスパッタ法によりCr膜を堆積させ、画素電極
形成領域に相当する部分のCr膜を選択的にエッチングし
て開孔し、遮光膜116を形成する。次に、遮光膜116を含
む表面にＣＶＤ法により窒化シリコン膜を堆積して遮光
層絶縁膜114を形成する。
【０００６】次に、遮光層絶縁膜114の上にCr膜を堆積
させ、選択的にエッチングし、遮光膜116の上にゲート
電極111を形成する。その後、ゲート電極111を含む表面
に窒化シリコン膜を堆積してゲート絶縁膜115を形成す
る。
させ、選択的にエッチングし、遮光膜116の上にゲート
電極111を形成する。その後、ゲート電極111を含む表面
に窒化シリコン膜を堆積してゲート絶縁膜115を形成す
る。
【０００７】ゲート電極111に対応するゲート絶縁膜115
の上にアモルファスシリコン膜119及びアモルファスシ
リコンの表面に設けたｎ+型アモルファスシリコン層119
aを選択的に形成し、遮光膜116の開口部上のゲート絶縁
膜115の上にITO膜を選択的に設けて画素電極105を形成
する。ここで、画素電極105は遮光膜116の開口部周縁と
重複部分を有するように形成される。
の上にアモルファスシリコン膜119及びアモルファスシ
リコンの表面に設けたｎ+型アモルファスシリコン層119
aを選択的に形成し、遮光膜116の開口部上のゲート絶縁
膜115の上にITO膜を選択的に設けて画素電極105を形成
する。ここで、画素電極105は遮光膜116の開口部周縁と
重複部分を有するように形成される。
【０００８】次に、アモルファスシリコン膜119を含む
表面にCr膜を堆積して選択的にエッチングし、ドレイン
電極113及びソース電極118を形成する。
表面にCr膜を堆積して選択的にエッチングし、ドレイン
電極113及びソース電極118を形成する。
【０００９】ソース・ドレイン電極118、113をマスクと
してゲート電極111に対応する領域のｎ+型アモルファス
シリコン層119aを除去し、薄膜トランジスタアレイ基板
を構成する。ここで図８に示すように、遮光膜116を対
向電極121と等電位（＝Ｖcom）にすることにより、遮光
膜116と画素電極105の間で蓄積容量を形成している。
してゲート電極111に対応する領域のｎ+型アモルファス
シリコン層119aを除去し、薄膜トランジスタアレイ基板
を構成する。ここで図８に示すように、遮光膜116を対
向電極121と等電位（＝Ｖcom）にすることにより、遮光
膜116と画素電極105の間で蓄積容量を形成している。
【００１０】この従来の液晶表示装置の一画素分の等価
回路を図１３に示す。遮光層絶縁膜114、ゲート絶縁膜1
15は画素電極５と遮光膜116と間で容量を形成し、画素
電極５と液晶130を挟む対向電極121は遮光膜116と同電
位Ｖcomが印加されている。
回路を図１３に示す。遮光層絶縁膜114、ゲート絶縁膜1
15は画素電極５と遮光膜116と間で容量を形成し、画素
電極５と液晶130を挟む対向電極121は遮光膜116と同電
位Ｖcomが印加されている。
【００１１】この従来例では、ＴＦＴバックチャネル上
には遮光膜が設置されていないため、耐光性に問題があ
る。
には遮光膜が設置されていないため、耐光性に問題があ
る。
【００１２】バックチャネル上に遮光膜を設けた薄膜ト
ランジスタアレイとして、例えば特開昭60-192370号公
報には、バックチャネル上のメタル遮光膜が前段あるい
後段のゲートラインに接続された構成が開示されてい
る。図１４は特開昭60-192370号公報に開示された薄膜
トランジスタアレイの単位画素の平面図を示し、図１５
は図１４のＢ−Ｂ′線に沿った断面図を、図１６は図１
４のＣ−Ｃ′線に沿った断面図をそれぞれ示している。
ランジスタアレイとして、例えば特開昭60-192370号公
報には、バックチャネル上のメタル遮光膜が前段あるい
後段のゲートラインに接続された構成が開示されてい
る。図１４は特開昭60-192370号公報に開示された薄膜
トランジスタアレイの単位画素の平面図を示し、図１５
は図１４のＢ−Ｂ′線に沿った断面図を、図１６は図１
４のＣ−Ｃ′線に沿った断面図をそれぞれ示している。
【００１３】図１４において、１は走査信号線としての
ゲートライン、119は半導体層、３はドレイン電極、４
はソース電極、５は画素電極をそれぞれ示している。
ゲートライン、119は半導体層、３はドレイン電極、４
はソース電極、５は画素電極をそれぞれ示している。
【００１４】また、図１５、図１６において、100はガ
ラス基板、１はゲート電極、３はドレイン電極、４はソ
ース電極、115はゲート絶縁膜、144は透明導電層からな
る共通電極、145は層間絶縁膜、５は画素電極、117は層
間絶縁膜、14はＴＦＴバックチャネル上導電性遮光膜を
それぞれ示している。
ラス基板、１はゲート電極、３はドレイン電極、４はソ
ース電極、115はゲート絶縁膜、144は透明導電層からな
る共通電極、145は層間絶縁膜、５は画素電極、117は層
間絶縁膜、14はＴＦＴバックチャネル上導電性遮光膜を
それぞれ示している。
【００１５】図１６を参照して、Cr等の金属からなるＴ
ＦＴバックチャネル上導電性遮光膜14は、前段のゲート
電極１と接続されている。
ＦＴバックチャネル上導電性遮光膜14は、前段のゲート
電極１と接続されている。
【００１６】また、例えば実開平3-42124号公報には、
バックチャネル上の遮光膜をソース、ドレイン電極のい
ずれかに接続した薄膜トランジスタが開示されている。
すなわち、図１７を参照して、実開平3-42124号公報に
は、アモルファスシリコン膜119及び／又はｎ+型アモル
ファスシリコン層119aからなる半導体層をはさんでゲー
ト電極111と対向する側にパッシベーション絶縁膜117を
介して金属から成るバックチャネル上導電性遮光膜14が
設けられ、導電性遮光膜14はＴＦＴのドレイン電極３と
電気的に接続されている。
バックチャネル上の遮光膜をソース、ドレイン電極のい
ずれかに接続した薄膜トランジスタが開示されている。
すなわち、図１７を参照して、実開平3-42124号公報に
は、アモルファスシリコン膜119及び／又はｎ+型アモル
ファスシリコン層119aからなる半導体層をはさんでゲー
ト電極111と対向する側にパッシベーション絶縁膜117を
介して金属から成るバックチャネル上導電性遮光膜14が
設けられ、導電性遮光膜14はＴＦＴのドレイン電極３と
電気的に接続されている。
【００１７】前記特開昭60-192370号公報及び前記実開
平3-2124号公報において、バックチャネル上遮光膜はバ
ックゲートとしての役割も同時に果たしているが、その
電位は時間的に変化し、しかも任意に与えることはでき
ない。
平3-2124号公報において、バックチャネル上遮光膜はバ
ックゲートとしての役割も同時に果たしているが、その
電位は時間的に変化し、しかも任意に与えることはでき
ない。
【００１８】
【発明が解決しようとする課題】従来の液晶表示素子で
は、素子を高精細度化すると画素電極周辺において、画
素電極とＴＦＴ、ゲート走査線、映像信号線間の横電界
が増加する傾向があり（図１２参照）、本来液晶に与え
るべき画素電極、対向電極間において垂直方向の電界が
乱れる。このため、画素周辺では液晶のリバースチル
ト、リバースツイストによるディスクリネーションが発
生し易くなる。
は、素子を高精細度化すると画素電極周辺において、画
素電極とＴＦＴ、ゲート走査線、映像信号線間の横電界
が増加する傾向があり（図１２参照）、本来液晶に与え
るべき画素電極、対向電極間において垂直方向の電界が
乱れる。このため、画素周辺では液晶のリバースチル
ト、リバースツイストによるディスクリネーションが発
生し易くなる。
【００１９】そして、ディスクリネーション発生箇所は
光が常時透過し表示品位を低下させる。また、ディスク
リネーションが開口部を移動することでユーザーの目に
は、残像として映る。
光が常時透過し表示品位を低下させる。また、ディスク
リネーションが開口部を移動することでユーザーの目に
は、残像として映る。
【００２０】従って、本発明は、画面のざらつき、残像
の原因となる液晶ディスクリネーションを抑制し、表示
品質の向上を達成するアクティブマトリクス型液晶表示
装置を提供することを目的とする。
の原因となる液晶ディスクリネーションを抑制し、表示
品質の向上を達成するアクティブマトリクス型液晶表示
装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】前記目的を達成するため
本発明は、その概略を述べれば、アクティブマトリクス
型液晶表示装置において、ＴＦＴ側遮光電極に対向基板
電極と異なる電位を与えることを特徴とする。
本発明は、その概略を述べれば、アクティブマトリクス
型液晶表示装置において、ＴＦＴ側遮光電極に対向基板
電極と異なる電位を与えることを特徴とする。
【００２２】本発明においては、好ましくは、前記トラ
ンジスタ基板側導電性遮光膜に前記対向電極オフセット
電圧より数１０Ｖ程度低い負荷電圧を印加することを特
徴とする。
ンジスタ基板側導電性遮光膜に前記対向電極オフセット
電圧より数１０Ｖ程度低い負荷電圧を印加することを特
徴とする。
【００２３】また、本発明においては、前記トランジス
タ部のバックチャネル上パッシベーション絶縁膜の上に
導電性遮光膜を配設し、さらに前記トランジスタ側記導
電性遮光膜上に配設された絶縁膜にコンタクトホールを
開け、バックチャネル上遮光膜と前記トランジスタ基板
側導電性遮光膜とが電気的に接続されるように構成して
もよい。なお、トランジスタ側記導電性遮光膜上にはＴ
ＦＴ遮光層絶縁膜、ゲート絶縁膜、パッシベーション膜
の３層の絶縁膜が配設される。
タ部のバックチャネル上パッシベーション絶縁膜の上に
導電性遮光膜を配設し、さらに前記トランジスタ側記導
電性遮光膜上に配設された絶縁膜にコンタクトホールを
開け、バックチャネル上遮光膜と前記トランジスタ基板
側導電性遮光膜とが電気的に接続されるように構成して
もよい。なお、トランジスタ側記導電性遮光膜上にはＴ
ＦＴ遮光層絶縁膜、ゲート絶縁膜、パッシベーション膜
の３層の絶縁膜が配設される。
【００２４】
【作用】本発明によれば、従来同電位であった対向電極
とトランジスタ側導電性遮光膜とに適切な電位差を与え
ることにより、表示するために必要な本来印加されるべ
き画素電極−対向電極間の縦電界成分に対して、液晶の
リバースチルトの原因となる画素周辺部の横電界成分を
相対的に減少させ、ディスクリネーションを低減するこ
とができ、残像のない良好な表示特性が得られる。
とトランジスタ側導電性遮光膜とに適切な電位差を与え
ることにより、表示するために必要な本来印加されるべ
き画素電極−対向電極間の縦電界成分に対して、液晶の
リバースチルトの原因となる画素周辺部の横電界成分を
相対的に減少させ、ディスクリネーションを低減するこ
とができ、残像のない良好な表示特性が得られる。
【００２５】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２６】
【実施例１】図１を参照して、本発明の第１の実施例を
説明する。図１において、前記従来例の説明に用いた図
１３と同一の要素には同一の参照符号が付されている。
以下では、前記従来例との相違点のみを説明する。
説明する。図１において、前記従来例の説明に用いた図
１３と同一の要素には同一の参照符号が付されている。
以下では、前記従来例との相違点のみを説明する。
【００２７】図１に示すように、本実施例においては、
ＴＦＴ側導電性遮光膜116に対しては電位ＶSCの負荷電
圧を印加し、対向電極121に対しては電位Ｖcomのオフセ
ット電圧を印加しており、ゲート電極111−画素電極105
間、ドレイン電極113−画素電極105間の電位差により画
素周辺部液晶層に発生する横方向電界（図１の符号
(a)）に対し、相対的に画素電極105−対向電極102間の
縦電界成分（図１の符号(b)）を増し液晶のリバースチ
ルトを低減している。
ＴＦＴ側導電性遮光膜116に対しては電位ＶSCの負荷電
圧を印加し、対向電極121に対しては電位Ｖcomのオフセ
ット電圧を印加しており、ゲート電極111−画素電極105
間、ドレイン電極113−画素電極105間の電位差により画
素周辺部液晶層に発生する横方向電界（図１の符号
(a)）に対し、相対的に画素電極105−対向電極102間の
縦電界成分（図１の符号(b)）を増し液晶のリバースチ
ルトを低減している。
【００２８】図２に本実施例における一画素分の等価回
路を示す。図２に示すように、画素電極５と共にゲート
絶縁膜115、ＴＦＴ遮光層絶縁膜114をはさんで容量を形
成するＴＦＴ側導電性遮光膜116は対向電極121とは別に
電位電位ＶSCが印加されている。
路を示す。図２に示すように、画素電極５と共にゲート
絶縁膜115、ＴＦＴ遮光層絶縁膜114をはさんで容量を形
成するＴＦＴ側導電性遮光膜116は対向電極121とは別に
電位電位ＶSCが印加されている。
【００２９】なお、ＴＦＴ側導電性遮光膜116は図３に
示すようなベタ基板であり、電圧を供給する端子は基板
の四隅に設置され、給電線の布線による開口率の低下は
ない。
示すようなベタ基板であり、電圧を供給する端子は基板
の四隅に設置され、給電線の布線による開口率の低下は
ない。
【００３０】実験結果の一例として、ＴＦＴ側導電性遮
光膜116の電圧（ＶSC）、対向電極121の電圧（Ｖcom）
と、ディスクリネーションの相関関係の一例を図４〜図
６に示す。なお、図中Ｖcomoptとは中間調表示の際にフ
リッカが最小となる、すなわちセル内DC成分が最小とな
る対向電極電圧値である。通常対向電極電圧はＶcomopt
に設定されている。
光膜116の電圧（ＶSC）、対向電極121の電圧（Ｖcom）
と、ディスクリネーションの相関関係の一例を図４〜図
６に示す。なお、図中Ｖcomoptとは中間調表示の際にフ
リッカが最小となる、すなわちセル内DC成分が最小とな
る対向電極電圧値である。通常対向電極電圧はＶcomopt
に設定されている。
【００３１】ところが、Ｖcomoptの値はセル厚、ゲート
電圧、ドレイン電圧の設定値に依存して変化し、パネル
により異なる。そのため、Ｖcomoptの値はパネルごとに
若干異なる。本実施例では、Ｖcomoptの値のバラツキを
考慮している（±0.2Ｖ）。
電圧、ドレイン電圧の設定値に依存して変化し、パネル
により異なる。そのため、Ｖcomoptの値はパネルごとに
若干異なる。本実施例では、Ｖcomoptの値のバラツキを
考慮している（±0.2Ｖ）。
【００３２】図４は、画素を白表示から黒表示に切り替
えたときディスクリネーションが画素開口部内から消滅
するまでの時間を計測したものである。
えたときディスクリネーションが画素開口部内から消滅
するまでの時間を計測したものである。
【００３３】従来構造では、ＶscとＶcomは双方ともＶc
omoptに設定され、実験結果からディスクリネーション
の画素内存在時間が長いことがわかる。またＶcomがＶc
omoptから若干低下した時に、ディスクリネーションの
画素内存在時間が長くなる。
omoptに設定され、実験結果からディスクリネーション
の画素内存在時間が長いことがわかる。またＶcomがＶc
omoptから若干低下した時に、ディスクリネーションの
画素内存在時間が長くなる。
【００３４】本実施例では、ＶscをＶcomopt（約８Ｖ）
より15〜25Ｖ程度低い電圧に設定することにより、ディ
スクリネーションの画素内への侵入を抑制できることが
分かる。
より15〜25Ｖ程度低い電圧に設定することにより、ディ
スクリネーションの画素内への侵入を抑制できることが
分かる。
【００３５】図５は、画素内開口部に定在するディスク
リネーション頻度（画素数）を示したものであり、画素
内開口部に侵入したディスクリネーションが、開口部か
ら消えずに定在している画素数を官能的な判断で捉えた
ものである。
リネーション頻度（画素数）を示したものであり、画素
内開口部に侵入したディスクリネーションが、開口部か
ら消えずに定在している画素数を官能的な判断で捉えた
ものである。
【００３６】図５を参照して、Ｖcom＝Ｖcomoptでは定
在型ディスクリネーションはほとんど存在しないが、Ｖ
comがＶcomoptから若干変化したとき、定在するディス
クリネーションが発生する。Ｖscをこの例では、（Ｖco
mopt−15）Ｖ以下にするとこの現象は生じない。
在型ディスクリネーションはほとんど存在しないが、Ｖ
comがＶcomoptから若干変化したとき、定在するディス
クリネーションが発生する。Ｖscをこの例では、（Ｖco
mopt−15）Ｖ以下にするとこの現象は生じない。
【００３７】図６は、画素内で移動しないが画素開口部
周辺に現れる明線面積を官能的判断で捉えたものであ
る。この明線は全画素に一様に発生する。
周辺に現れる明線面積を官能的判断で捉えたものであ
る。この明線は全画素に一様に発生する。
【００３８】図６から、ＶcomがＶcomopt付近であると
き、Ｖscを変化させると｜Ｖsc｜が大きくなるにつれ明
線面積が増すことが分かる。この例では、Ｖsc＞（Ｖco
mopt＋10）Ｖ、Ｖsc＜（Ｖcomopt−30）Ｖで顕著であ
る。
き、Ｖscを変化させると｜Ｖsc｜が大きくなるにつれ明
線面積が増すことが分かる。この例では、Ｖsc＞（Ｖco
mopt＋10）Ｖ、Ｖsc＜（Ｖcomopt−30）Ｖで顕著であ
る。
【００３９】以上、図４〜図６に示す実験結果から総合
的に判断すると、本実施例では、ＶscをＶcomoptより15
Ｖから20Ｖ程度低く設定した場合、ディスクリネーショ
ンが抑制され表示が良好になる。また、ＶcomがＶcomop
tから微妙に外れた場合もディスクリネーションが発生
し難くなり、表示品質が安定する。
的に判断すると、本実施例では、ＶscをＶcomoptより15
Ｖから20Ｖ程度低く設定した場合、ディスクリネーショ
ンが抑制され表示が良好になる。また、ＶcomがＶcomop
tから微妙に外れた場合もディスクリネーションが発生
し難くなり、表示品質が安定する。
【００４０】
【実施例２】本発明の液晶表示装置の第２の実施例の単
位画素の平面図を図７に示し、図８に図７のＢ−Ｂ′線
に沿った断面図を示す。
位画素の平面図を図７に示し、図８に図７のＢ−Ｂ′線
に沿った断面図を示す。
【００４１】図７において、１はゲート電極、２は半導
体膜、３はドレイン電極、４はソース電極、５は画素電
極、７はＴＦＴ側導電性遮光膜の端部、８はＴＦＴバッ
クチャネル遮光膜コンタクト部、11は走査信号線、12は
映像信号線、14はバックチャネル保護遮光膜をそれぞれ
示している。
体膜、３はドレイン電極、４はソース電極、５は画素電
極、７はＴＦＴ側導電性遮光膜の端部、８はＴＦＴバッ
クチャネル遮光膜コンタクト部、11は走査信号線、12は
映像信号線、14はバックチャネル保護遮光膜をそれぞれ
示している。
【００４２】図８を参照して、本実施例は、ガラス基板
100の上にスパッタ法によりCr膜を堆積し、表示電極形
成領域に相当する部分のCr膜を選択的にエッチングして
開孔し、ＴＦＴ側導電性遮光膜116を形成する。次にＴ
ＦＴ側導電性遮光膜116を含む表面にＣＶＤ法により窒
化シリコン膜を堆積してＴＦＴ遮光層絶縁膜114を形成
する。
100の上にスパッタ法によりCr膜を堆積し、表示電極形
成領域に相当する部分のCr膜を選択的にエッチングして
開孔し、ＴＦＴ側導電性遮光膜116を形成する。次にＴ
ＦＴ側導電性遮光膜116を含む表面にＣＶＤ法により窒
化シリコン膜を堆積してＴＦＴ遮光層絶縁膜114を形成
する。
【００４３】窒化シリコン膜のコンタクトホールに相当
する部分を選択的にエッチングして開孔した後、ＴＦＴ
遮光層絶縁膜114の上にCrを堆積しゲート電極111、及び
ゲートコンタクト141を形成する。
する部分を選択的にエッチングして開孔した後、ＴＦＴ
遮光層絶縁膜114の上にCrを堆積しゲート電極111、及び
ゲートコンタクト141を形成する。
【００４４】ＣＶＤ法により窒化シリコン膜を堆積させ
ゲート絶縁膜115を形成する。その後、ゲート電極111に
対応するゲート絶縁膜115の上にアモルファスシリコン
膜119及びアモルファスシリコンの表面に設けたｎ+型ア
モルファスシリコン層を選択的に形成し、遮光膜116の
開口部上のゲート絶縁膜115の上にITO膜を選択的に設け
て表示電極105を形成する。ここで、表示電極105はＴＦ
Ｔ側導電性遮光膜116の開口部周縁と重複部分を有する
ように形成される。
ゲート絶縁膜115を形成する。その後、ゲート電極111に
対応するゲート絶縁膜115の上にアモルファスシリコン
膜119及びアモルファスシリコンの表面に設けたｎ+型ア
モルファスシリコン層を選択的に形成し、遮光膜116の
開口部上のゲート絶縁膜115の上にITO膜を選択的に設け
て表示電極105を形成する。ここで、表示電極105はＴＦ
Ｔ側導電性遮光膜116の開口部周縁と重複部分を有する
ように形成される。
【００４５】次に、ゲート絶縁膜115のコンタクトホー
ルに相当する部分を選択的にエッチングする。
ルに相当する部分を選択的にエッチングする。
【００４６】アモルファスシリコン膜119を含む表面にC
r膜を堆積して選択的にエッチングし、ドレイン電極11
3、ソース電極118（例えば図１０の断面図参照）、及び
ドレインコンタクト142を形成する。
r膜を堆積して選択的にエッチングし、ドレイン電極11
3、ソース電極118（例えば図１０の断面図参照）、及び
ドレインコンタクト142を形成する。
【００４７】ソース・ドレイン電極113、118をマスクと
してゲート電極111に対応する領域のｎ+型アモルファス
シリコン層19a（例えば図１０の断面図参照）を除去す
る。
してゲート電極111に対応する領域のｎ+型アモルファス
シリコン層19a（例えば図１０の断面図参照）を除去す
る。
【００４８】次に、ＣＶＤ法で窒化シリコン膜を堆積さ
せ、パッシベーション膜117を形成する。
せ、パッシベーション膜117を形成する。
【００４９】さらに、コンタクトホールに相当する部分
を選択的にエッチングする。その後、パッシベーション
膜117の上にCrを堆積して選択的にエッチングすること
により、ＴＦＴバックチャネル上導電性遮光膜140を形
成し、本実施例の薄膜トランジスタアレイ基板が完成す
る。
を選択的にエッチングする。その後、パッシベーション
膜117の上にCrを堆積して選択的にエッチングすること
により、ＴＦＴバックチャネル上導電性遮光膜140を形
成し、本実施例の薄膜トランジスタアレイ基板が完成す
る。
【００５０】ここで、ＴＦＴバックチャネル上導電性遮
光膜140はＴＦＴ側導電性遮光膜116と同電位になり任意
に与えることができる。すなわち、ＴＦＴバックチャネ
ル上導電性遮光膜140は、安定したバックゲート電極と
しての機能を有するようになる。なお、このバックゲー
ト（図７の14）は、従来例と異なり、電気的にゲート
線、ドレイン線とは独立しており、任意の安定した電位
を与えることができる。
光膜140はＴＦＴ側導電性遮光膜116と同電位になり任意
に与えることができる。すなわち、ＴＦＴバックチャネ
ル上導電性遮光膜140は、安定したバックゲート電極と
しての機能を有するようになる。なお、このバックゲー
ト（図７の14）は、従来例と異なり、電気的にゲート
線、ドレイン線とは独立しており、任意の安定した電位
を与えることができる。
【００５１】バックゲートにマイナス電圧を印加する
と、前記第１の実施例におけるディスクリネーション抑
制効果に加えＴＦＴオフ時のリーク電流が抑制できる。
と、前記第１の実施例におけるディスクリネーション抑
制効果に加えＴＦＴオフ時のリーク電流が抑制できる。
【００５２】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
したが、本発明は上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
ＴＦＴ側導電性遮光膜に対向電極と異なる適切な電位を
与えることによって画素周辺部に発生するディスクリネ
ーションを低減することができ、液晶表示装置として表
示品位の向上、安定化を実現することができた。
ＴＦＴ側導電性遮光膜に対向電極と異なる適切な電位を
与えることによって画素周辺部に発生するディスクリネ
ーションを低減することができ、液晶表示装置として表
示品位の向上、安定化を実現することができた。
【００５４】また、本発明によれば、バックチャネル上
導電性遮光膜をコンタクトホールを介してＴＦＴ側導電
性遮光膜とを電気的に接続したことにより、ディスクリ
ネーションを抑制すると共に、ＴＦＴオフ時のリーク電
流を抑制することができるという効果を有する。
導電性遮光膜をコンタクトホールを介してＴＦＴ側導電
性遮光膜とを電気的に接続したことにより、ディスクリ
ネーションを抑制すると共に、ＴＦＴオフ時のリーク電
流を抑制することができるという効果を有する。
【図１】本発明の一実施例を説明する断面図である。
【図２】本発明の一実施例の等価回路を示す図である。
【図３】本発明の一実施例におけるＴＦＴ側導電性遮光
膜層と電圧供給用引き出し端子位置を示す図である。
膜層と電圧供給用引き出し端子位置を示す図である。
【図４】本発明の一実施例の実施結果を説明する図であ
り、ディスクリネーションの画素内開口部存在時間を示
す図である。
り、ディスクリネーションの画素内開口部存在時間を示
す図である。
【図５】本発明の一実施例の実施結果を説明する図であ
り、画素内開口部に定在するディスクリネーション頻度
を示す図である。
り、画素内開口部に定在するディスクリネーション頻度
を示す図である。
【図６】本発明の一実施例の実施結果を説明する図であ
り、画素内周辺部に見える明線面積を示す概念図であ
る。
り、画素内周辺部に見える明線面積を示す概念図であ
る。
【図７】本発明の別の実施例の単位画素の平面図であ
る。
る。
【図８】本発明の別の実施例、即ち図７のＣ−Ｃ′線に
沿った断面図である。
沿った断面図である。
【図９】従来例（特開平3-050527号公報）の単位画素の
平面図である。
平面図である。
【図１０】図９のＡ−Ａ′線に沿った断面図である。
【図１１】図９のＢ−Ｂ′線に沿った断面図である。
【図１２】従来の液晶表示素子構造を説明する断面図で
ある。
ある。
【図１３】図９の従来例の等価回路である。
【図１４】従来例（特開昭60-192370号公報）の単位画
素の平面図である。
素の平面図である。
【図１５】図１４のＢ−Ｂ′線に沿った断面図である。
【図１６】図１４のＣ−Ｃ′線に沿った断面図である。
【図１７】従来例（実開平3-42124号公報）の液晶表示
素子構造の断面図である。
素子構造の断面図である。
１、111 ゲート電極 ２ 半導体膜 ３、113 ドレイン電極 ４ ソース電極 ５、105 画素電極 11 走査信号線 12 映像信号線 13、113 隣接する映像信号線 14、140 ＴＦＴバックチャネル上導電性遮光膜 100、120 ガラス基板 114 ＴＦＴ遮光層絶縁膜 115 ゲート絶縁膜 116 ＴＦＴ基板側導電性遮光膜 117 パッシベーション 119 アモルファスシリコン膜 119a ｎ+型アモルファスシリコン層 121 対向電極 130 液晶 141 ゲートコンタクト 142 ドレインコンタクト 143 バックチャネル保護絶縁膜 144 補助容量電極 145 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 G02F 1/1335 G02F 1/133 G09G 3/36
Claims (3)
- 【請求項１】 基板上に形成されたトランジスタ部と、
前記トランジスタ部と基板との間に形成された導電性遮
光膜と、前記トランジスタに電気的に接続された画素電
極と、液晶層を介して前記画素電極と対向配置された対
向電極とを有するアクティブマトリクス型液晶表示装置
において、前記導電性遮光膜に前記対向電極オフセット
電圧よりも数１０Ｖ程度低い負荷電圧を印加し、前記対
向電極に対してはオフセット電圧を印加して、ゲート電
極と画素電極との間、ドレイン電極と画素電極との間の
電位差により画素周辺部液晶層に発生する横方向電界に
対し、相対的に前記画素電極と前記対向電極との間の縦
電界成分を増し液晶のリバースチルトを低減しているこ
とを特徴とするアクティブマトリクス型液晶表示装置。 - 【請求項２】 基板上にゲート電極、ゲート絶縁膜、半
導体膜、ソース電極、ドレイン電極、パッシベーション
絶縁膜を順次形成したトランジスタ部と、 前記トランジスタ部下層に絶縁膜を介して設けられたト
ランジスタ基板側導電性遮光膜と、前記トランジスタに
電気的に接続された画素電極とを備えたトランジスタ基
板と、対向電極を備えた対向基板で液晶層を挟持するア
クティブマトリクス型液晶表示装置において、前記対向
電極とトランジスタ側導電性遮光膜とに電位差を与える
ことにより、表示するために必要な本来印加されるべき
画素電極と対向電極との間の縦電界成分に対して、液晶
のリバースチルトの原因となる画素周辺部の横電界成分
を相対的に減少させ、ディスクリネーションを低減する
ことを特徴とするアクティブマトリクス型液晶表示装
置。 - 【請求項３】 ゲート電極、ゲート絶縁膜、半導体膜、
ソース電極、ドレイン電極、パッシベーション絶縁膜か
らなるトランジスタ部と、トランジスタ側導電性遮光膜
と、画素電極と、液晶層と、対向電極とを含む液晶素子
を備えたアクティブマトリクス型液晶表示装置の前記ト
ランジスタ基板側導電性遮光膜に前記対向電極とは独立
した電位を印加するアクティブマトリクス型液晶表示装
置において、前記トランジスタ部のバックチャネル上の
パッシベーション絶縁膜の上にバックチャネル上導電性
遮光膜を配設し、前記トランジスタ基板側導電性遮光膜
上に配設された絶縁膜にコンタクトホールを設け、前記
バックチャネル上導電性遮光膜と前記トランジスタ基板
側導電性遮光膜とが電気的に接続されることを特徴とす
るアクティブマトリクス型液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3623595A JP2770763B2 (ja) | 1995-01-31 | 1995-01-31 | アクティブマトリクス液晶表示装置 |
| KR1019960002033A KR100221759B1 (ko) | 1995-01-31 | 1996-01-30 | 박막 트랜지스터를 사용한 능동 매트릭스 액정 표시 장치 |
| DE69627066T DE69627066T2 (de) | 1995-01-31 | 1996-01-31 | Flüssigkristallanzeigeeinrichtung mit aktiver Matrix mit an einem unabhängigen Potential angeschlossener Lichtschutzelektrode |
| US08/594,169 US5859677A (en) | 1995-01-31 | 1996-01-31 | Active matrix liquid crystal display device with independent potentials applied to the opposing electrode and the transistor side conductive light shielding film |
| EP96101363A EP0725301B1 (en) | 1995-01-31 | 1996-01-31 | Active matrix liquid crystal display device with light shielding electrode connected to an independent potential |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3623595A JP2770763B2 (ja) | 1995-01-31 | 1995-01-31 | アクティブマトリクス液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08201773A JPH08201773A (ja) | 1996-08-09 |
| JP2770763B2 true JP2770763B2 (ja) | 1998-07-02 |
Family
ID=12464121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3623595A Expired - Lifetime JP2770763B2 (ja) | 1995-01-31 | 1995-01-31 | アクティブマトリクス液晶表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5859677A (ja) |
| EP (1) | EP0725301B1 (ja) |
| JP (1) | JP2770763B2 (ja) |
| KR (1) | KR100221759B1 (ja) |
| DE (1) | DE69627066T2 (ja) |
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|---|---|---|---|---|
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| TWI236556B (en) * | 1996-10-16 | 2005-07-21 | Seiko Epson Corp | Substrate for a liquid crystal equipment, liquid crystal equipment and projection type display equipment |
| US6940566B1 (en) | 1996-11-26 | 2005-09-06 | Samsung Electronics Co., Ltd. | Liquid crystal displays including organic passivation layer contacting a portion of the semiconductor layer between source and drain regions |
| CN1148600C (zh) | 1996-11-26 | 2004-05-05 | 三星电子株式会社 | 薄膜晶体管基片及其制造方法 |
| US6088070A (en) | 1997-01-17 | 2000-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode |
| JP3716580B2 (ja) | 1997-02-27 | 2005-11-16 | セイコーエプソン株式会社 | 液晶装置及びその製造方法、並びに投写型表示装置 |
| JP3784491B2 (ja) | 1997-03-28 | 2006-06-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型の表示装置 |
| JPH1152429A (ja) * | 1997-06-05 | 1999-02-26 | Seiko Epson Corp | 液晶パネル用基板、液晶パネル及びそれを用いた電子機器 |
| KR19990003712A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 초고개구율 액정 표시 소자 및 그의 제조방법 |
| JP3919900B2 (ja) * | 1997-09-19 | 2007-05-30 | 株式会社半導体エネルギー研究所 | 液晶表示装置およびその作製方法 |
| US6433841B1 (en) | 1997-12-19 | 2002-08-13 | Seiko Epson Corporation | Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same |
| KR100325072B1 (ko) | 1998-10-28 | 2002-08-24 | 주식회사 현대 디스플레이 테크놀로지 | 고개구율및고투과율액정표시장치의제조방법 |
| KR20000027768A (ko) | 1998-10-29 | 2000-05-15 | 김영환 | 고개구율 및 고투과율 액정 표시 장치 |
| JP3788259B2 (ja) * | 2001-03-29 | 2006-06-21 | 株式会社日立製作所 | 液晶表示装置 |
| JP2004118039A (ja) | 2002-09-27 | 2004-04-15 | Seiko Epson Corp | 電気光学装置、及び電子機器 |
| TW583464B (en) * | 2002-11-12 | 2004-04-11 | Hannstar Display Corp | Liquid crystal display |
| KR101080356B1 (ko) * | 2003-10-13 | 2011-11-04 | 삼성전자주식회사 | 박막 트랜지스터, 박막 트랜지스터 표시판 및 표시 장치 |
| JP4882662B2 (ja) * | 2006-01-12 | 2012-02-22 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| TWI511288B (zh) * | 2009-03-27 | 2015-12-01 | Semiconductor Energy Lab | 半導體裝置 |
| CN102969361B (zh) * | 2011-09-01 | 2015-09-23 | 中国科学院微电子研究所 | 光照稳定性非晶态金属氧化物tft器件以及显示器件 |
| KR102002858B1 (ko) | 2012-08-10 | 2019-10-02 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| JP6098017B2 (ja) * | 2014-02-17 | 2017-03-22 | エバーディスプレイ オプトロニクス（シャンハイ） リミテッド | 薄膜トランジスタアレイ基板及びその製造方法 |
| KR20180070334A (ko) * | 2016-12-16 | 2018-06-26 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 포함하는 표시 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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