JP6098017B2 - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents
薄膜トランジスタアレイ基板及びその製造方法 Download PDFInfo
- Publication number
- JP6098017B2 JP6098017B2 JP2014123641A JP2014123641A JP6098017B2 JP 6098017 B2 JP6098017 B2 JP 6098017B2 JP 2014123641 A JP2014123641 A JP 2014123641A JP 2014123641 A JP2014123641 A JP 2014123641A JP 6098017 B2 JP6098017 B2 JP 6098017B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- layer
- source
- connection hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010409 thin film Substances 0.000 title claims description 167
- 239000000758 substrate Substances 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000002184 metal Substances 0.000 claims description 81
- 239000004065 semiconductor Substances 0.000 claims description 33
- 239000010408 film Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 238000007715 excimer laser crystallization Methods 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 140
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 9
- 238000003860 storage Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 7
- 239000011521 glass Substances 0.000 description 3
- 238000012805 post-processing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000004304 visual acuity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K50/00—Organic light-emitting devices
- H10K50/80—Constructional details
- H10K50/805—Electrodes
- H10K50/81—Anodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/124—Insulating layers formed between TFT elements and OLED elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Optics & Photonics (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
本発明は、表示設備の技術分野に関し、特に、発光ダイオードディスプレイの技術分野に関し、具体的には、薄膜トランジスタアレイ基板及びその製造方法を開示する。
従来の薄膜トランジスタ（ＴＦＴ）アレイ基板の構造には、図１に示すように、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ，チップオンガラス）に近い側の回路において、フリット（ガラスフリット）ペースト１２の下方及び周囲には、有機膜が存在してはいけないので、ＶＤＤ線１１とＶＳＳ線１３（ＶＳＳ ｏｕｔ）、１４（ＶＳＳ ｉｎ）はいずれもデータ線のある金属層により配線され、したがって、ＶＤＤ線１１とＶＳＳ線１３、１４は、フリットペースト１２と直接に接触し、又は空気中に直接に露出するため、後加工の影響を受けやすく、製品の信頼性に影響してしまう。
同時に、ＶＤＤ線がＯＬＥＤデバイスの電源であり、解像力の向上につれて、画素のサイズが小さくなり、プロセス要求として、望ましくはＶＤＤ電源線が広ければ広いほどよいが、従来のＴＦＴ基板ではＶＤＤ線を配線するための十分なスペースがない。
本発明は、上記の従来技術における欠点を克服し、一回のフォトリソグラフィプロセスを増加することにより、ＶＤＤ線とＶＳＳ線がいずれも第一回のフォトリソグラフィで完成され、全ての絶縁層の下に埋め込まれ、これにより、ＶＤＤ線とＶＳＳ線が空気中に直接に露出し、又はフリットペーストと直接に接触することを防止し、製品の歩留まりと性能の信頼性を向上させながら、より広い電源線を配線するためのスペースを提供でき、解像力のより高い表示設備に非常に好適であり、かつ構造が簡単で、製造方法が比較的に簡便な薄膜トランジスタアレイ基板及びその製造方法を提供することを目的とする。
上記の目的を実現するために、本発明に係る薄膜トランジスタ基板は以下の構成を有する。
当該薄膜トランジスタ基板は、ベース板と、金属膜と、第１の絶縁層と、半導体層と、第２の絶縁層と、第１の金属層と、第３の絶縁層と、第２の金属層とを備える。
そのうち、金属膜は下電極として前記ベース板上に形成され、パターニングによりＶＤＤ線及びＶＳＳ線が形成された。第１の絶縁層はベース板上に形成され、前記金属膜を覆っている。半導体層は、前記第１の絶縁層上に形成され、パターニングにより形成された第１の薄膜トランジスタのソースと第２の薄膜トランジスタのソースを有している。第２の絶縁層は、前記第１の絶縁層と前記半導体層の上に形成されている。第１の金属層は、ゲート金属及び上電極とされ、パターニングにより第１の薄膜トランジスタのゲート及び第２の薄膜トランジスタのゲートとドレインが形成された。第３の絶縁層は、前記第１の金属層上に形成され、当該第３の絶縁層には、前記半導体層上の第1の薄膜トランジスタのソースを露出させる第１の接続孔と、前記第１の薄膜トランジスタのソースと第２の薄膜トランジスタのゲートを露出させる第２の接続孔と、前記ＶＤＤ線及び第２の薄膜トランジスタのドレインを露出させる第３の接続孔と、前記半導体層上の第２の薄膜トランジスタのソースを露出させる第４の接続孔と、が開設されている。第２の金属層は、前記第３の絶縁層の上に形成されており、パターニングにより形成されたデータ線であって、前記第１の接続孔を介して前記第１の薄膜トランジスタのソースに接続され、前記第２の接続孔を介して前記第１の薄膜トランジスタのソースと第２の薄膜トランジスタのゲートに電気的に接続され、前記第３の接続孔を介して前記ＶＤＤ線及び第２の薄膜トランジスタのドレインに電気的に接続され、前記第４の接続孔を介して前記第２の薄膜トランジスタのソースに接続されたデータ線を有している。
当該薄膜トランジスタ基板は、前記第２の金属層上に形成され、前記第４の接続孔に対応する位置に第２の薄膜トランジスタのソースに接続されたデータ線を露出させる開孔が設置されている平坦化層を更に備える。
当該薄膜トランジスタ基板は、ＯＬＥＤ陽極として前記平坦化層上に形成され、前記データ線を介して前記第２の薄膜トランジスタのソースに接続された第３の金属層を更に備える。
当該薄膜トランジスタ基板では、前記第1の薄膜トランジスタがスイッチ薄膜トランジスタであり、前記第２の薄膜トランジスタが駆動薄膜トランジスタである。
当該薄膜トランジスタ基板では、前記半導体層が多結晶シリコン層である。
本発明は、薄膜トランジスタアレイ基板の製造方法を更に提供し、当該方法は、
（１）ベース板上に一層の金属膜を成長させ、下電極、パターニングされたＶＤＤ線及びＶＳＳ線を形成するステップと、
（２）前記ベース板と前記金属膜上に第１の絶縁層を成長させるステップと、
（３）前記第１の絶縁層上に半導体層を成長させ、当該半導体層をパターニングして第１の薄膜トランジスタのソースと第２の薄膜トランジスタのソースを形成するステップと、
（４）前記第１の絶縁層と前記半導体層上に第２の絶縁層を成長させるステップと、
（５）前記第２の絶縁層上に、ゲート金属及び上電極として第１の金属層を成長させ、当該第１の金属層をパターニングして第１の薄膜トランジスタのゲート及び第２の薄膜トランジスタのゲートとドレインを形成するステップと、
（６）前記第１の金属層上に第３の絶縁層を成長させ、当該第３の絶縁層上に、前記半導体層上の第１の薄膜トランジスタのソースを露出させる第１の接続孔と、前記第１の薄膜トランジスタのソースと第２の薄膜トランジスタのゲートを露出させる第２の接続孔と、前記ＶＤＤ線及び第２の薄膜トランジスタのドレインを露出させる第３の接続孔と、前記半導体層上の第２の薄膜トランジスタのソースを露出させる第４の接続孔とを開設するステップと、
（７）前記第３の絶縁層上に第２の金属層を成長させ、当該第２の金属層をパターニングして、前記第１の接続孔を介して前記第１の薄膜トランジスタのソースに接続され、前記第２の接続孔を介して前記第１の薄膜トランジスタのソースと第２の薄膜トランジスタのゲートに電気的に接続され、前記第３の接続孔を介して前記ＶＤＤ線及び第２の薄膜トランジスタのドレインに電気的に接続され、前記第４の接続孔を介して前記第２の薄膜トランジスタのソースに接続されたデータ線を形成し、当該データ線により前記蓄積キャパシタにデータ電圧を書き込むステップと、を備える。
（１）ベース板上に一層の金属膜を成長させ、下電極、パターニングされたＶＤＤ線及びＶＳＳ線を形成するステップと、
（２）前記ベース板と前記金属膜上に第１の絶縁層を成長させるステップと、
（３）前記第１の絶縁層上に半導体層を成長させ、当該半導体層をパターニングして第１の薄膜トランジスタのソースと第２の薄膜トランジスタのソースを形成するステップと、
（４）前記第１の絶縁層と前記半導体層上に第２の絶縁層を成長させるステップと、
（５）前記第２の絶縁層上に、ゲート金属及び上電極として第１の金属層を成長させ、当該第１の金属層をパターニングして第１の薄膜トランジスタのゲート及び第２の薄膜トランジスタのゲートとドレインを形成するステップと、
（６）前記第１の金属層上に第３の絶縁層を成長させ、当該第３の絶縁層上に、前記半導体層上の第１の薄膜トランジスタのソースを露出させる第１の接続孔と、前記第１の薄膜トランジスタのソースと第２の薄膜トランジスタのゲートを露出させる第２の接続孔と、前記ＶＤＤ線及び第２の薄膜トランジスタのドレインを露出させる第３の接続孔と、前記半導体層上の第２の薄膜トランジスタのソースを露出させる第４の接続孔とを開設するステップと、
（７）前記第３の絶縁層上に第２の金属層を成長させ、当該第２の金属層をパターニングして、前記第１の接続孔を介して前記第１の薄膜トランジスタのソースに接続され、前記第２の接続孔を介して前記第１の薄膜トランジスタのソースと第２の薄膜トランジスタのゲートに電気的に接続され、前記第３の接続孔を介して前記ＶＤＤ線及び第２の薄膜トランジスタのドレインに電気的に接続され、前記第４の接続孔を介して前記第２の薄膜トランジスタのソースに接続されたデータ線を形成し、当該データ線により前記蓄積キャパシタにデータ電圧を書き込むステップと、を備える。
当該薄膜トランジスタアレイ基板の製造方法では、
（８）前記第２の金属層上に、平坦化層として有機膜を成長させ、当該平坦化層における前記第４の接続孔に対応する位置に、第２の薄膜トランジスタのソースに接続されたデータ線を露出させるための開孔を開設するステップを更に備える。
（８）前記第２の金属層上に、平坦化層として有機膜を成長させ、当該平坦化層における前記第４の接続孔に対応する位置に、第２の薄膜トランジスタのソースに接続されたデータ線を露出させるための開孔を開設するステップを更に備える。
当該薄膜トランジスタアレイ基板の製造方法では、前記ステップ（８）は、具体的に、
（８１）前記第２の金属層上に平坦化層として有機膜を成長させるステップと、
（８２）現像方法により、前記第４の接続孔に対応する位置にある一部の平坦化層を除去し、第２の薄膜トランジスタのソースに接続されたデータ線を露出させる開孔を形成するステップと、を備える。
（８１）前記第２の金属層上に平坦化層として有機膜を成長させるステップと、
（８２）現像方法により、前記第４の接続孔に対応する位置にある一部の平坦化層を除去し、第２の薄膜トランジスタのソースに接続されたデータ線を露出させる開孔を形成するステップと、を備える。
当該薄膜トランジスタアレイ基板の製造方法では、
（９）前記平坦化層に、ＯＬＥＤ陽極として、データ線を介して前記第２の薄膜トランジスタのソースに接続される第３の金属層を成長させるステップを更に備える。
（９）前記平坦化層に、ＯＬＥＤ陽極として、データ線を介して前記第２の薄膜トランジスタのソースに接続される第３の金属層を成長させるステップを更に備える。
当該薄膜トランジスタアレイ基板の製造方法では、前記ステップ（３）は、具体的に、
（３１）前記第１の絶縁層上に非結晶シリコン層を成長させるステップと、
（３２）エキシマレーザ結晶化又は熱アニール方法により、前記非結晶シリコン層を多結晶シリコン層に形成させるステップと、
（３３）前記多結晶シリコン層をパターニングして第１の薄膜トランジスタのソースと第２の薄膜トランジスタのソースを形成するステップと、を備える。
（３１）前記第１の絶縁層上に非結晶シリコン層を成長させるステップと、
（３２）エキシマレーザ結晶化又は熱アニール方法により、前記非結晶シリコン層を多結晶シリコン層に形成させるステップと、
（３３）前記多結晶シリコン層をパターニングして第１の薄膜トランジスタのソースと第２の薄膜トランジスタのソースを形成するステップと、を備える。
本発明に係る薄膜トランジスタアレイ基板及びその製造方法を採用すると、フォトリソグラフィにより金属膜をパターニングしてＶＤＤ線及びＶＳＳ線を形成するとともに、金属膜上に第１の絶縁層を成長させることで、ＶＤＤ線とＶＳＳ線がいずれも第一回のフォトリソグラフィで完成され、全ての絶縁層の下に埋め込まれ、これにより、ＶＤＤ線とＶＳＳ線が空気中に直接に露出し、又はフリットペーストと直接に接触することを有効的に防止し、製品の歩留まりと性能の信頼性を大幅に向上させながら、より広い電源線を配線するためのスペースを提供でき、解像力のより高い表示設備に好適であり、かつ本発明の薄膜トランジスタアレイ基板は構造が簡単で、その製造方法も比較的に簡便であり、応用範囲が広い。
本発明の技術内容をより明らかに理解するために、以下の実施例を挙げて詳細的に説明する。
一つの実施形態において、図２、３ａ〜３ｅ、４〜６に示されるように、本発明に係る薄膜トランジスタ基板は、ベース板と、金属膜３１と、第１の絶縁層３２と、半導体層３３と、第２の絶縁層３４と、第１の金属層３５と、第３の絶縁層３６と、第２の金属層３７とを備える。
金属膜３１は、前記ベース板上に形成されており、本実施形態において、金属膜３１は、蓄積キャパシタＣｓとしての下電極、パターニングにより形成されたＶＤＤ線及びＶＳＳ線を備える。
第１の絶縁層３２は、前記ベース板上に形成されているとともに前記金属膜３１を覆っている。
半導体層３３は、前記第１の絶縁層３２上に形成されており、パターニングにより形成された第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のソースを有し、そのうち、前記第１の薄膜トランジスタＴ１がスイッチ薄膜トランジスタであり、前記第２の薄膜トランジスタＴ２が駆動薄膜トランジスタである。
第２の絶縁層３４は、前記第１の絶縁層３２と前記半導体層３３上に形成されている。
第１の金属層３５は、ゲート金属３５及び蓄積キャパシタＣｓの上電極とされ、パターニングにより形成された第１の薄膜トランジスタＴ１のゲート及び第２の薄膜トランジスタＴ２のゲートとドレインを有している。
第３の絶縁層３６は、前記第１の金属層３５上に形成されており、当該第３の絶縁層３６上には、前記半導体層３３上の第１の薄膜トランジスタＴ１のソースを露出させる第１の接続孔Ｖ１と、前記第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のゲートを露出させる第２の接続孔Ｖ２と、前記ＶＤＤ線３１及び第２の薄膜トランジスタＴ２のドレインを露出させる第３の接続孔Ｖ３と、前記半導体層３３上の第２の薄膜トランジスタＴ２のソースを露出させる第４の接続孔Ｖ４と、が開設されている。第２の金属層３７は、前記第３の絶縁層３６上に形成されており、パターニングにより形成されたデータ線３７であって、前記第１の接続孔Ｖ１を介して前記第１の薄膜トランジスタＴ１のソースに接続され、前記第２の接続孔Ｖ２を介して前記第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のゲートに電気的に接続され、前記第３の接続孔Ｖ３を介して前記ＶＤＤ線３１及び第２の薄膜トランジスタＴ２のドレインに電気的に接続され、前記第４の接続孔Ｖ４を介して前記第２の薄膜トランジスタＴ２のソースに接続されたデータ線３７を有している。
当該実施形態に記載の薄膜トランジスタアレイ基板の製造方法は、
（１）ベース板上に一層の金属膜３１を成長させて蓄積キャパシタＣｓの下電極、パターニングされたＶＤＤ線及びＶＳＳ線を形成するステップと、
（２）前記ベース板と前記金属膜３１上に第１の絶縁層３２を成長させるステップと、
（３）前記第１の絶縁層３２上に半導体層３３を成長させ、当該半導体層３３をパターニングして第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のソースを形成するステップと、
（４）前記第１の絶縁層３２と前記半導体層３３上に第２の絶縁層３４を成長させるステップと、
（５）前記第２の絶縁層３４上に、ゲート金属３５及び蓄積キャパシタＣｓの上電極として、第１の金属層３５を成長させ、当該第１の金属層３５をパターニングして第１の薄膜トランジスタＴ１のゲート及び第２の薄膜トランジスタＴ２のゲートとドレインを形成するステップと、
（６）前記第１の金属層３５上に、第３の絶縁層３６を成長させ、当該第３の絶縁層３６上に、前記半導体層３３上の第１の薄膜トランジスタＴ１のソースを露出させる第１の接続孔Ｖ１と、前記第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のゲートを露出させる第２の接続孔Ｖ２と、前記ＶＤＤ線３１及び第２の薄膜トランジスタＴ２のドレインを露出させる第３の接続孔Ｖ３と、前記半導体層３３上の第２の薄膜トランジスタＴ２のソースを露出させる第４の接続孔Ｖ４と、を開設するステップと、
（７）前記第３の絶縁層３６上に、第２の金属層３７を成長させ、当該第２の金属層３７をパターニングして、前記第１の接続孔Ｖ１を介して前記第１の薄膜トランジスタＴ１のソースに接続され、前記第２の接続孔Ｖ２を介して前記第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のゲートに電気的に接続され、前記第３の接続孔Ｖ３を介して前記ＶＤＤ線３１及び第２の薄膜トランジスタＴ２のドレインに電気的に接続され、前記第４の接続孔Ｖ４を介して前記第２の薄膜トランジスタＴ２のソースに接続されたデータ線３７を形成し、当該データ線３７により、前記蓄積キャパシタＣｓにデータ電圧を書き込むステップと、を備える。
（１）ベース板上に一層の金属膜３１を成長させて蓄積キャパシタＣｓの下電極、パターニングされたＶＤＤ線及びＶＳＳ線を形成するステップと、
（２）前記ベース板と前記金属膜３１上に第１の絶縁層３２を成長させるステップと、
（３）前記第１の絶縁層３２上に半導体層３３を成長させ、当該半導体層３３をパターニングして第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のソースを形成するステップと、
（４）前記第１の絶縁層３２と前記半導体層３３上に第２の絶縁層３４を成長させるステップと、
（５）前記第２の絶縁層３４上に、ゲート金属３５及び蓄積キャパシタＣｓの上電極として、第１の金属層３５を成長させ、当該第１の金属層３５をパターニングして第１の薄膜トランジスタＴ１のゲート及び第２の薄膜トランジスタＴ２のゲートとドレインを形成するステップと、
（６）前記第１の金属層３５上に、第３の絶縁層３６を成長させ、当該第３の絶縁層３６上に、前記半導体層３３上の第１の薄膜トランジスタＴ１のソースを露出させる第１の接続孔Ｖ１と、前記第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のゲートを露出させる第２の接続孔Ｖ２と、前記ＶＤＤ線３１及び第２の薄膜トランジスタＴ２のドレインを露出させる第３の接続孔Ｖ３と、前記半導体層３３上の第２の薄膜トランジスタＴ２のソースを露出させる第４の接続孔Ｖ４と、を開設するステップと、
（７）前記第３の絶縁層３６上に、第２の金属層３７を成長させ、当該第２の金属層３７をパターニングして、前記第１の接続孔Ｖ１を介して前記第１の薄膜トランジスタＴ１のソースに接続され、前記第２の接続孔Ｖ２を介して前記第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のゲートに電気的に接続され、前記第３の接続孔Ｖ３を介して前記ＶＤＤ線３１及び第２の薄膜トランジスタＴ２のドレインに電気的に接続され、前記第４の接続孔Ｖ４を介して前記第２の薄膜トランジスタＴ２のソースに接続されたデータ線３７を形成し、当該データ線３７により、前記蓄積キャパシタＣｓにデータ電圧を書き込むステップと、を備える。
好ましい実施形態においては、図３ｆ及び３ｇに示されるように、当該薄膜トランジスタ基板は、前記第２の金属層３７上に形成された平坦化層３８と、平坦化層３８上の第３の金属層３９とを更に備え、当該平坦化層３８上における前記第４の接続孔Ｖ４に対応する位置に、第２の薄膜トランジスタＴ２のソースに接続されたデータ線３７を露出させる開孔が設置されている。第３の金属層３９は、ＯＬＥＤ陽極として、前記データ線３７を介して前記第２の薄膜トランジスタＴ２のソースに接続されている。
当該好ましい実施形態に記載の薄膜トランジスタ基板の製造方法は、
（８）前記第２の金属層３７上に、平坦化層３８として有機膜３８を成長させ、当該平坦化層３８における前記第４の接続孔Ｖ４に対応する位置に、第２の薄膜トランジスタＴ２のソースに接続されたデータ線３７を露出させるための開孔を開設するステップと、
（９）前記平坦化層３８上に、ＯＬＥＤ陽極として、前記データ線３７を介して前記第２の薄膜トランジスタＴ２のソースに接続される第３の金属層３９を成長させるステップと、を更に備える。
（８）前記第２の金属層３７上に、平坦化層３８として有機膜３８を成長させ、当該平坦化層３８における前記第４の接続孔Ｖ４に対応する位置に、第２の薄膜トランジスタＴ２のソースに接続されたデータ線３７を露出させるための開孔を開設するステップと、
（９）前記平坦化層３８上に、ＯＬＥＤ陽極として、前記データ線３７を介して前記第２の薄膜トランジスタＴ２のソースに接続される第３の金属層３９を成長させるステップと、を更に備える。
そのうち、前記ステップ（８）は、具体的に、
（８１）前記第２の金属層３７上に、平坦化層３８として有機膜３８を成長させるステップと、
（８２）現像方法により、前記第４の接続孔Ｖ４に対応する位置にある一部の平坦化層３８を除去して、第２の薄膜トランジスタＴ２のソースに接続されたデータ線３７を露出させる開孔を形成するステップと、を備える。
（８１）前記第２の金属層３７上に、平坦化層３８として有機膜３８を成長させるステップと、
（８２）現像方法により、前記第４の接続孔Ｖ４に対応する位置にある一部の平坦化層３８を除去して、第２の薄膜トランジスタＴ２のソースに接続されたデータ線３７を露出させる開孔を形成するステップと、を備える。
より好ましい実施形態においては、前記半導体層３３がｐ−Ｓｉ多結晶シリコン層である。
当該より好ましい実施形態に記載の薄膜トランジスタ基板の製造方法においては、前記ステップ（３）は、具体的に、
（３１）前記第１の絶縁層３２に、非結晶シリコン層を成長させるステップと、
（３２）エキシマレーザ結晶化又は熱アニール方法により、前記非結晶シリコン層を多結晶シリコン層３３に形成させるステップと、
（３３）前記多結晶シリコン層３３をパターニングして第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のソースを形成するステップと、を備える。
（３１）前記第１の絶縁層３２に、非結晶シリコン層を成長させるステップと、
（３２）エキシマレーザ結晶化又は熱アニール方法により、前記非結晶シリコン層を多結晶シリコン層３３に形成させるステップと、
（３３）前記多結晶シリコン層３３をパターニングして第１の薄膜トランジスタＴ１のソースと第２の薄膜トランジスタＴ２のソースを形成するステップと、を備える。
本発明に係る薄膜トランジスタアレイ基板の実際の製造過程においては、まず、一層の金属膜を成長させ、ＶＤＤ線３１と蓄積キャパシタの下電極を形成する。パターニングされたＶＤＤ線３１上に、絶縁層３２と非結晶シリコン３３を順次に成長させ、ＥＬＡ（エキシマレーザ結晶化）又は熱アニールの方法により、ｐ−Ｓｉを形成し、最後に、半導体パターン３３を形成する。パターニングされたｐ−Ｓｉ３３上に、絶縁層３４（図示せず）とゲート金属３５を順次に成長させ、ゲート金属層３５をエッチングして、駆動Ｔ１のゲートとゲート線、Ｔ２のゲート、蓄積キャパシタＣｓの上電極を形成し、そのうち、Ｔ１がスイッチＴＦＴであり、Ｔ２が駆動ＴＦＴであり、ＣｓがトランジスタＴ２のゲートとドレインの前の蓄積キャパシタであり。その後、パターニングされたゲート金属３５に、絶縁層３６を成長させ、全ての絶縁層３２、３４および３６をエッチングして、機能が異なる接触孔Ｖ１、Ｖ２、Ｖ３、Ｖ４を形成する。そのうち、接触孔Ｖ１がＰ−Ｓｉを露出させ、そしてデータ線に接続し、駆動電圧を書き込むためのものであり、接触孔Ｖ２がＴ１のソースとＴ２のゲートを露出させ、そしてデータ線金属により、それらを電気的に接続するためのものであり、接触孔Ｖ３がＶＤＤ線とトランジスタＴ２のドレインを露出させ、そして後加工においてデータ線により、ＶＤＤ線とトランジスタＴ２のドレインを電気的に接続するためのものであり、接触孔Ｖ４がＰ−Ｓｉを露出させ、トランジスタＴ２のソースとＯＬＥＤデバイスの陽極を接続し、ＯＬＥＤを駆動して発光させるためのものである。接触孔のエッチングが完成された後、金属層３７を成長させ、そしてデータ線パターンを形成し、データ線３７は、接触孔Ｖ１を介して、Ｔ１のソースに接続され、データ電圧をＣｓに書き込み、保存するためのものであり、Ｖ２、Ｖ３、Ｖ４のいずれかの上方に金属層３７を覆う。金属層３７の上方に、一層の有機膜を平坦化層３８としてスピンコートし、そして、金属層３７を露出させるために、Ｖ４上方のＯＣ層を現像の方式により除去し、Ｔ２のソースとＯＬＥＤの陽極を接続する。最後に、平坦層３８の上方に、ＯＬＥＤ表示デバイスの陽極として一層の金属３９を成長させる。
本発明に係る薄膜トランジスタアレイ基板のＶＤＤ線と駆動ＴＦＴのドレインとの接続方式、ＦＰＣフレキシブルプリント回路板との接続方式、及びＶＳＳ線と陰極との接続方式は、それぞれ図４、５、６に示されるとおりである。符号３９が画素電極であり、符号４０が画素境界層であり、符号４１が陰極である。
本発明の方法を採用して薄膜トランジスタアレイ基板を生産すると、一層のフォトリソグラフィの回数を増加し、ＶＤＤ線とＶＳＳ線の上に一層の保護層を形成するだけで、後加工において影響を受けることを防止する。同時に、ＶＤＤ線をＰ−Ｓｉ膜層以下に配線し、ＶＤＤ線がフリットペーストと直接に接触することを有効的に防止できる。
当該発明に係る薄膜トランジスタアレイ基板及びその製造方法を採用すると、フォトリソグラフィにより金属膜をパターニングしてＶＤＤ線及びＶＳＳ線を形成するとともに、金属膜上に、第１の絶縁層を成長させることで、ＶＤＤ線とＶＳＳ線がいずれも第一回のフォトリソグラフィで完成され、全ての絶縁層の下に埋め込まれ、これにより、ＶＤＤ線とＶＳＳ線が空気中に直接に露出し、又はフリットペーストと直接に接触することを有効的に防止し、製品の歩留まりと性能の信頼性を大幅に向上させながら、より広い電源線を配線するためのスペースを提供でき、解像力のより高い表示設備に好適であり、且つ本発明に係る薄膜トランジスタアレイ基板は構造が簡単で、その製造方法も比較的に簡便であり、応用範囲が広い。
本明細書において、本発明は、その特定の実施例を参照して説明された。しかし、本発明の精神と範囲を逸脱しない限り、様々な補正と変更が可能であることが自明である。したがって、明細書と図面は制限的なものではなく説明的なものであると考えられるべきである。
Claims (10)
- ベース板と、
前記ベース板上に形成され、下電極、パターニングにより形成されたＶＤＤ線、及びＶＳＳ線を有する金属膜と、
前記ベース板上に形成され、前記金属膜を覆う第１の絶縁層と、
前記第１の絶縁層上に形成され、パターニングにより形成された第１の薄膜トランジスタのソース、及び第２の薄膜トランジスタのソースを有する半導体層と、
前記第１の絶縁層及び前記半導体層の上に形成された第２の絶縁層と、
上電極、パターニングにより形成された第１の薄膜トランジスタのゲート、及び第２の薄膜トランジスタのゲートとドレインを有する第１の金属層と、
前記第１の金属層上に形成されており、前記半導体層上の第１の薄膜トランジスタのソースを露出させる第１の接続孔と、前記第１の薄膜トランジスタのソースと第２の薄膜トランジスタのゲートを露出させる第２の接続孔と、前記ＶＤＤ線及び第２の薄膜トランジスタのドレインを露出させる第３の接続孔と、前記半導体層上の第２の薄膜トランジスタのソースを露出させる第４の接続孔とが開設されている第３の絶縁層と、
前記第３の絶縁層上に形成されており、パターニングにより形成されたデータ線であって、前記第１の接続孔を介して前記第１の薄膜トランジスタのソースに接続され、前記第２の接続孔を介して前記第１の薄膜トランジスタのソースと第２の薄膜トランジスタのゲートに電気的に接続され、前記第３の接続孔を介して前記ＶＤＤ線及び第２の薄膜トランジスタのドレインに電気的に接続され、前記第４の接続孔を介して前記第２の薄膜トランジスタのソースに接続されたデータ線を有する第２の金属層と、
を備えることを特徴とする薄膜トランジスタ基板。 - 前記第２の金属層上に形成され、前記第４の接続孔に対応する位置に第２の薄膜トランジスタのソースに接続されたデータ線を露出させるための開孔が設置されている平坦化層
を更に備えることを特徴とする、請求項１に記載の薄膜トランジスタ基板。 - ＯＬＥＤ陽極として前記平坦化層上に形成され、前記データ線を介して前記第２の薄膜トランジスタのソースに接続された第３の金属層
を更に備えることを特徴とする、請求項２に記載の薄膜トランジスタ基板。 - 前記第１の薄膜トランジスタがスイッチ薄膜トランジスタであり、前記第２の薄膜トランジスタが駆動薄膜トランジスタであることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
- 前記半導体層が多結晶シリコン層であることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
- （１）ベース板上に一層の金属膜を成長させ、下電極、パターニングされたＶＤＤ線及びＶＳＳ線を形成するステップと、
（２）前記ベース板と前記金属膜上に第１の絶縁層を成長させるステップと、
（３）前記第１の絶縁層上に半導体層を成長させ、当該半導体層をパターニングして第１の薄膜トランジスタのソースと第２の薄膜トランジスタのソースを形成するステップと、
（４）前記第１の絶縁層と前記半導体層上に第２の絶縁層を成長させるステップと、
（５）前記第２の絶縁層上に、ゲート金属及び上電極として第１の金属層を成長させ、前記第１の金属層をパターニングして第１の薄膜トランジスタのゲート及び第２の薄膜トランジスタのゲートとドレインを形成するステップと、
（６）前記第１の金属層上に第３の絶縁層を成長させ、当該第３の絶縁層上に、前記半導体層上の第１の薄膜トランジスタのソースを露出させる第１の接続孔と、前記第１の薄膜トランジスタのソースと第２の薄膜トランジスタのゲートを露出させる第２の接続孔と、前記ＶＤＤ線及び第２の薄膜トランジスタのドレインを露出させる第３の接続孔と、前記半導体層上の第２の薄膜トランジスタのソースを露出させる第４の接続孔とを開設するステップと、
（７）前記第３の絶縁層上に第２の金属層を成長させ、当該第２の金属層をパターニングして、前記第１の接続孔を介して前記第１の薄膜トランジスタのソースに接続され、前記第２の接続孔を介して前記第１の薄膜トランジスタのソースと第２の薄膜トランジスタのゲートに電気的に接続され、前記第３の接続孔を介して前記ＶＤＤ線及び第２の薄膜トランジスタのドレインに電気的に接続され、前記第４の接続孔を介して前記第２の薄膜トランジスタのソースに接続されたデータ線を形成するステップと、
を備えることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - （８）前記第２の金属層上に平坦化層として有機膜を成長させ、前記平坦化層における前記第４の接続孔に対応する位置に、第２の薄膜トランジスタのソースに接続されたデータ線を露出させるための開孔を開設するステップ
を更に備えることを特徴とする、請求項６に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ステップ（８）は、具体的に、
（８１）前記第２の金属層上に、平坦化層として有機膜を成長させるステップと、
（８２）現像方法により、前記第４の接続孔に対応する位置にある一部の平坦化層を除去し、第２の薄膜トランジスタのソースに接続されたデータ線を露出させる開孔を形成するステップと、
を備えることを特徴とする、請求項7に記載の薄膜トランジスタアレイ基板の製造方法。 - （９）前記平坦化層上に、ＯＬＥＤ陽極として、前記データ線を介して前記第２の薄膜トランジスタのソースに接続される第３の金属層を成長させるステップ
を更に備えることを特徴とする、請求項７又は８に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ステップ（３）は、具体的に、
（３１）前記第１の絶縁層上に非結晶シリコン層を成長させるステップと、
（３２）エキシマレーザ結晶化又は熱アニール方法により、前記非結晶シリコン層を多結晶シリコン層に形成させるステップと、
（３３）前記多結晶シリコン層をパターニングして第１の薄膜トランジスタのソースと第２の薄膜トランジスタのソースを形成するステップと、
を備えることを特徴とする、請求項６に記載の薄膜トランジスタアレイ基板の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410053576.4 | 2014-02-17 | ||
| CN201410053576.4A CN103839915B (zh) | 2014-02-17 | 一种薄膜晶体管阵列基板及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015154072A JP2015154072A (ja) | 2015-08-24 |
| JP6098017B2 true JP6098017B2 (ja) | 2017-03-22 |
Family
ID=50803269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014123641A Active JP6098017B2 (ja) | 2014-02-17 | 2014-06-16 | 薄膜トランジスタアレイ基板及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6098017B2 (ja) |
| KR (1) | KR101671896B1 (ja) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2770763B2 (ja) * | 1995-01-31 | 1998-07-02 | 日本電気株式会社 | アクティブマトリクス液晶表示装置 |
| JP4896314B2 (ja) * | 2000-08-04 | 2012-03-14 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP4339000B2 (ja) * | 2002-03-26 | 2009-10-07 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| TWI255432B (en) * | 2002-06-03 | 2006-05-21 | Lg Philips Lcd Co Ltd | Active matrix organic electroluminescent display device and fabricating method thereof |
| KR20060019099A (ko) * | 2004-08-26 | 2006-03-03 | 삼성전자주식회사 | 유기 발광 표시 장치 및 이의 제조 방법 |
| US7652291B2 (en) * | 2005-05-28 | 2010-01-26 | Samsung Mobile Display Co., Ltd. | Flat panel display |
| KR101316791B1 (ko) * | 2007-01-05 | 2013-10-11 | 삼성디스플레이 주식회사 | 게이트 구동회로 및 이를 포함하는 액정 표시 장치, 박막트랜지스터 기판의 제조 방법 |
| JP2010055070A (ja) * | 2008-07-30 | 2010-03-11 | Sumitomo Chemical Co Ltd | 表示装置および表示装置の製造方法 |
| JP5169688B2 (ja) * | 2008-09-26 | 2013-03-27 | カシオ計算機株式会社 | 発光装置及び発光装置の製造方法 |
| JP2009105068A (ja) * | 2009-02-09 | 2009-05-14 | Seiko Epson Corp | 電気光学装置、電気光学装置の製造方法及び電子機器 |
| US8686422B2 (en) * | 2009-07-16 | 2014-04-01 | Sharp Kabushiki Kaisha | Active matrix substrate and active matrix display device |
| KR101733196B1 (ko) * | 2010-09-03 | 2017-05-25 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이의 제조 방법, 및 이를 구비한 표시 장치 |
| KR101852632B1 (ko) * | 2010-12-28 | 2018-06-05 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 제조방법 |
| KR101521676B1 (ko) * | 2011-09-20 | 2015-05-19 | 엘지디스플레이 주식회사 | 유기발광 다이오드 표시장치 및 그의 제조방법 |
-
2014
- 2014-06-16 JP JP2014123641A patent/JP6098017B2/ja active Active
- 2014-07-14 KR KR1020140088418A patent/KR101671896B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015154072A (ja) | 2015-08-24 |
| KR20150097363A (ko) | 2015-08-26 |
| KR101671896B1 (ko) | 2016-11-03 |
| CN103839915A (zh) | 2014-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102526110B1 (ko) | 표시 장치 및 표시 장치의 제조 방법 | |
| US10446636B2 (en) | Organic light emitting diode display device and method for manufacturing the same | |
| KR20240049788A (ko) | 유기 발광 표시 장치 및 그 제조 방법 | |
| KR101837322B1 (ko) | 능동형 유기 전계 발광 소자 백플레이트 및 그 제작방법 | |
| US11437439B2 (en) | Display device | |
| TWI694609B (zh) | 有機發光顯示裝置及其製造方法 | |
| US11133370B2 (en) | Organic light emitting diode display device and manufacturing method thereof | |
| US20150123136A1 (en) | Array Substrate For Display Panel And Method For Manufacturing Thereof | |
| WO2014190712A1 (zh) | 阵列基板及其制作方法，显示装置 | |
| KR101924078B1 (ko) | 유기 발광 표시 장치 및 유기 발광 표시 장치의 리페어 방법 | |
| JP2010183051A (ja) | 有機発光表示装置及びその製造方法 | |
| TW201440281A (zh) | 可撓式顯示裝置及製造可撓式顯示裝置之方法 | |
| WO2021082092A1 (zh) | 显示面板、制造方法以及拼接显示面板 | |
| EP3301731B1 (en) | Organic light emitting display device | |
| WO2017219827A1 (zh) | 一种amoled显示基板及其制作方法、显示装置 | |
| US7459351B2 (en) | Method of manufacturing an AMOLED | |
| WO2017202188A1 (zh) | 显示基板的制作方法、显示基板和显示装置 | |
| KR20130110990A (ko) | 유기 발광 표시 장치 및 유기 발광 표시 장치의 리페어 방법 | |
| US20110193089A1 (en) | Pixel structure, method of fabricating the same, and method of fabricating electronic device | |
| TWI621258B (zh) | 用於顯示設備的基板、包含該基板的顯示設備及製造該顯示設備的方法 | |
| WO2013139158A1 (zh) | 薄膜晶体管阵列基板及其制备方法和显示装置 | |
| JP6098017B2 (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| CN112635493B (zh) | 显示面板的制备方法、显示面板和显示装置 | |
| CN103839915B (zh) | 一种薄膜晶体管阵列基板及其制造方法 | |
| JP2008268713A (ja) | 表示装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150702 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160229 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160405 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160620 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161213 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170203 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6098017 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |