KR101733196B1 - 박막 트랜지스터, 이의 제조 방법, 및 이를 구비한 표시 장치 - Google Patents

박막 트랜지스터, 이의 제조 방법, 및 이를 구비한 표시 장치 Download PDF

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Abstract

박막 트랜지스터, 이의 제조 방법, 및 이를 구바한 표시 장치에서, 본 발명의 실시예에 따른 박막 트랜지스터는 기판과, 상기 기판 상에 위치하며 금속 촉매를 이용해 결정화된 반도체층과, 상기 반도체층 위에 절연 배치된 게이트 전극, 그리고 상기 반도체층과 상기 게이트 전극 사이에 배치되며 상기 반도체층 내에서 상기 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성된 게터 레이어를 포함한다.

Description

박막 트랜지스터, 이의 제조 방법, 및 이를 구비한 표시 장치{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME AND DISPLAY DIVCE USING THE SAME}
본 발명의 실시예는 박막 트랜지스터, 이의 제조 방법, 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 금속 촉매를 이용하여 결정화된 다결정 규소막을 포함하는 박막 트랜지스터, 이의 제조 방법, 및 이를 구비한 표시 장치에 관한 것이다.
유기 발광 표시 장치(organic light emitting diode display) 및 액정 표시 장치(liquid crystal display) 등과 같은 대부분의 평판형 표시 장치들은 박막 트랜지스터(thin film transistor)를 포함한다. 특히, 저온 다결정 규소 박막 트랜지스터(LTPS TFT)는 전자 이동도(carrier mobility)가 우수하여 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성도 가능하다는 장점이 있어 널리 사용되고 있다.
저온 다결정 규소 박막 트랜지스터는 비정질 규소막을 결정화시켜 형성된 다결정 규소막을 포함한다. 비정질 규소막을 결정화하는 방법은 고상 결정화법(solid phase crystallization), 엑시머 레이저 결정화법(excimer laser crystallization), 및 금속 촉매를 이용한 결정화 방법 등이 있다. 또한, 금속을 이용한 결정화 방법은 금속 유도 결정화(metal induced crystallization, MIC) 방법과 금속 유도 측면 결정화(metal induced lateral crystallization, MILC) 방법, SGS 결정화(super grain silicon crystallization) 방법 등이 있다. 이 중에서 금속 촉매를 이용한 결정화 방법은 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점이 있다.
하지만, 금속 촉매를 이용하는 결정화 방법은 반도체층 내에 잔류하는 금속 촉매에 의해 박막 트랜지스터의 소자 특성이 저하되는 문제점이 있다. 이에, 금속 촉매를 이용하여 비정질 실리콘층을 결정화한 후에는 금속 촉매를 제거하기 위한 효과적인 게터링(gettering) 공정이 요구된다.
본 발명의 실시예들은 결정화된 반도체층 내에 잔존하는 금속 촉매의 함량을 효과적으로 감소시킨 박막 트랜지스터를 제공한다.
또한, 반도체층 내에 잔존하는 금속 촉매를 효과적으로 게터링(gettering)할 수 있는 박막 트랜지스터의 제조 방법을 제공한다.
또한, 상기한 박막 트랜지스터를 구비한 표시 장치를 제공한다.
본 발명의 실시예에 따르면, 박막 트랜지스터는 기판과, 상기 기판 상에 위치하며, 금속 촉매를 이용해 결정화된 반도체층과, 상기 반도체층 위에 절연 배치된 게이트 전극, 그리고 상기 반도체층과 상기 게이트 전극 사이에 배치되며 상기 반도체층 내에서 상기 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성된 게터 레이어(getter layer)를 포함한다.
상기 게터 레이어의 확산 계수는 0 초과 내지 상기 금속 촉매의 확산 계수의 1/100 이하일 수 있다.
상기 게터 레이어는 수nm 내지 수십nm 범위 내의 두께를 가질 수 있다.
상기 기판과 상기 반도체층 사이에 배치된 버퍼층을 더 포함할 수 있다. 그리고 상기 금속 촉매는 상기 버퍼층과 상기 반도체층 사이에 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려질 수 있다.
또한, 상기 금속 촉매는 상기 반도체층 위에 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려질 수도 있다.
상기 금속 촉매는 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함할 수 있다.
상기 게터 레이어는 스칸듐(Sc), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 몰리브덴(Mo), 텅스텐(W), 망가니즈(Mn), 레늄(Re), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리늄(Ir), 백금(Pt). 이트륨(Y), 란타넘(La), 저마늄(Ge), 프라세오디뮴(Pr), 네오디뮴(Nd), 디스프로슘(Dy), 홀뮴(Ho), 알루미늄(Al), 질화티타늄(TiN), 및 질화탄탈럼(TaN) 중 하나 이상의 금속 또는 합급이나 이들의 실리사이드로 만들어질 수 있다.
상기한 박막 트랜지스터는 상기 게터 레이어와 상기 반도체층 사이에 배치된 게이트 절연막을 더 포함할 수 있다.
상기 게이트 전극을 덮는 층간 절연막과, 상기 층간 절연막 위에 형성된 소스 전극, 그리고 상기 층간 절연막 위에 형성되며 상기 소스 전극과 이격된 드레인 전극을 더 포함할 수 있다.
상기 층간 절연막, 상기 게터 레이어, 및 상기 게이트 절연막은 함께 상기 반도체층의 일부를 각각 드러내는 복수의 접촉 구멍들을 가지며, 상기 소스 전극 및 드레인 전극은 상기 복수의 접촉 구멍들을 통해 각각 상기 반도체층과 접촉될 수 있다.
상기한 박막 트랜지스터에서, 상기 게터 레이어와 상기 반도체층 사이에 상기 반도체층과 함께 패터닝된 게이트 절연막을 더 포함하며, 상기 게터 레이어는 상기 반도체층의 측면과 접촉될 수 있다.
상기한 박막 트랜지스터에서, 상기 게터 레이어와 상기 게이트 전극 사이에 배치된 게이트 절연막을 더 포함하며, 상기 게터 레이어는 상기 반도체층과 동일한 패턴으로 상기 반도체층과 접촉되도록 형성될 수 있다.
또한, 본 발명의 실시예에 따르면, 박막 트랜지스터 제조 방법은 기판을 마련하는 단계와, 상기 기판 상에 비정질 규소막을 형성하는 단계와, 상기 비정질 규소막을 금속 촉매를 이용해 결정화하여 다결정 규소막을 형성하는 단계와, 상기 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계와, 상기 반도체층 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 복수의 게터링홀을 형성하는 단계와, 상기 복수의 게터링홀을 통해 상기 반도체층과 접촉되도록 상기 게이트 절연막 위에 게터링용 금속막을 형성하는 단계, 그리고 열처리 공정을 통해 상기 게터링용 금속막을 산화시켜 게터 레이어를 형성하면서 상기 반도체층에 함유된 상기 금속 촉매의 밀도를 감소시키는 단계를 포함한다.
상기 게터 레이어 위에 상기 반도체층의 일부와 중첩되도록 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 덮는 층간 절연막을 형성하는 단계와, 상기 층간 절연막, 상기 게터 레이어, 및 상기 게이트 절연막을 함께 관통하여 상기 반도체층의 일부를 각각 드러내는 복수의 접촉 구멍을 형성하는 단계, 그리고 상기 복수의 접촉 구멍들을 통해 각각 상기 반도체층과 접촉되도록 상기 층간 절연막 위에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
상기 복수의 접촉 구멍들은 각각 상기 복수의 게터링홀과 중첩될 수 있다.
상기 복수의 접촉 구멍들이 형성되면서 상기 복수의 게터링홀을 통해 상기 반도체층과 접촉된 상기 게터 레이어의 일부가 제거될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 박막 트랜지스터 제조 방법은 기판을 마련하는 단계와, 상기 기판 상에 비정질 규소막을 형성하는 단계와, 상기 비정질 규소막을 금속 촉매를 이용해 결정화하여 다결정 규소막을 형성하는 단계와, 상기 다결정 규소막 위에 절연 물질을 도포하는 단계와, 상기 다결정 규소막 및 상기 절연 물질을 함께 패터닝하여 서로 동일한 패턴으로 형성된 반도체층 및 게이트 절연막을 형성하는 단계와, 상기 반도체층의 측면과 접촉되도록 상기 게이트 절연막 위에 게터링용 금속막을 형성하는 단계, 그리고 열처리 공정을 통해 상기 게터링용 금속막을 산화시켜 게터 레이어를 형성하면서 상기 반도체층에 함유된 상기 금속 촉매의 밀도를 감소시키는 단계를 포함한다.
또한, 본 발명의 또 다른 실시예에 따르면, 박막 트랜지스터 제조 방법은 기판을 마련하는 단계와, 상기 기판 상에 비정질 규소막을 형성하는 단계와, 상기 비정질 규소막을 금속 촉매를 이용해 결정화하여 다결정 규소막을 형성하는 단계와, 상기 다결정 규소막 위에 게터링용 금속막을 형성하는 단계와, 열처리 공정을 통해 상기 게터링용 금속막을 산화시키면서 상기 반도체층에 함유된 상기 금속 촉매의 밀도를 감소시키는 단계와, 상기 다결정 규소막과 산화된 상기 게터링용 금속막을 함께 패터닝하여 서로 동일한 패턴으로 형성된 반도체층 및 게터 레이어를 형성하는 단계, 그리고 상기 게터 레이어 위에 게이트 절연막을 형성하는 단계를 포함한다.
상기한 박막 트랜지스터 제조 방법들에서, 상기 게터 레이어는 상기 반도체층 내에서 상기 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성될 수 있다.
상기 게터 레이어의 확산 계수는 0 초과 내지 상기 금속 촉매의 확산 계수의 1/100 이하일 수 있다.
상기 게터 레이어는 수nm 내지 수십nm 범위 내의 두께를 가질 수 있다.
상기 기판과 상기 비정질 규소막 사이에 버퍼층을 형성하는 단계를 더 포함하며, 상기 금속 촉매는 상기 버퍼층과 상기 비정질 규소막 사이에 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려질 수 있다.
상기 금속 촉매는 상기 비정질 규소막 위에 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려질 수 있다.
상기 금속 촉매는 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함할 수 있다.
게터 레이어는 스칸듐(Sc), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 몰리브덴(Mo), 텅스텐(W), 망가니즈(Mn), 레늄(Re), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리늄(Ir), 백금(Pt). 이트륨(Y), 란타넘(La), 저마늄(Ge), 프라세오디뮴(Pr), 네오디뮴(Nd), 디스프로슘(Dy), 홀뮴(Ho), 알루미늄(Al), 질화티타늄(TiN), 및 질화탄탈럼(TaN) 중 하나 이상의 금속 또는 합금이나 이들의 실리사이드로 만들어질 수 있다.
상기 열처리 공정은 섭씨 400도 내지 섭씨 993도 범위 내의 온도에서 진행될 수 있다.
또한, 본 발명의 실시예에 따르면, 표시 장치는 기판과, 상기 기판 상에 위치하며, 금속 촉매를 이용해 결정화된 반도체층과, 상기 반도체층 위에 절연 배치된 게이트 전극과, 상기 반도체층과 상기 게이트 전극 사이에 배치되며 상기 반도체층 내에서 상기 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성된 게터 레이어(getter layer)와, 상기 반도체층의 일부와 접촉되며, 상기 게이트 전극과 이격된 소스 전극, 그리고 상기 반도체층의 일부와 접촉되며 상기 게이트 전극 및 드레인 전극과 이격된 드레인 전극을 포함한다.
상기 게터 레이어와 상기 반도체층 사이에 배치된 게이트 절연막을 더 포함할 수 있다.
상기 게이트 전극을 덮는 층간 절연막과, 상기 층간 절연막 위에 형성된 소스 전극, 그리고 상기 층간 절연막 위에 형성되며 상기 소스 전극과 이격된 드레인 전극을 더 포함할 수 있다.
상기 층간 절연막, 상기 게터 레이어, 및 상기 게이트 절연막은 함께 상기 반도체층의 일부를 각각 드러내는 복수의 접촉 구멍들을 가지며, 상기 소스 전극 및 드레인 전극은 상기 복수의 접촉 구멍들을 통해 각각 상기 반도체층과 접촉될 수 있다.
상기 게터 레이어와 상기 반도체층 사이에 상기 반도체층과 동일한 패턴으로 형성된 게이트 절연막을 더 포함하며, 상기 게터 레이어는 상기 반도체층의 측면과 접촉될 수 있다.
상기 게터 레이어와 상기 게이트 전극 사이에 배치된 게이트 절연막을 더 포함하며, 상기 게터 레이어는 상기 반도체층과 동일한 패턴으로 상기 반도체층과 접촉되도록 형성될 수 있다.
상기한 표시 장치는 상기 드레인 전극과 연결된 유기 발광 소자를 더 포함할 수 있다.
상기한 표시 장치는 상기 드레인 전극과 연결된 화소 전극과, 상기 화소 전극 위에 형성된 액정층, 그리고 상기 액정층 위에 형성된 공통 전극을 더 포함할 수도 있다.
본 발명의 실시예들에 따르면, 박막 트랜지스터는 잔존하는 금속 촉매의 함량이 효과적으로 감소된 반도체층을 가질 수 있다.
또한, 박막 트랜지스터의 제조 방법은 반도체층 내에 잔존하는 금속 촉매를 효과적으로 게터링할 수 있다.
또한, 표시 장치는 금속 촉매가 효과적으로 감소된 반도체층을 갖는 박막 트랜지스터를 구비할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터를 구비한 표시 장치의 구조를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터를 확대 도시한 단면도이다.
도 4 내지 도 8는 도 3의 박막 트랜지스터의 제조 과정을 순차적으로 나타낸 단면도들이다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터를 확대 도시한 단면도이다.
도 10 내지 도 12는 도 9의 박막 트랜지스터의 제조 과정을 순차적으로 나타낸 단면도들이다.
도 13은 본 발명의 제2 실시예의 변형례에 따른 박막 트랜지스터를 확대 도시한 단면도이다.
도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터를 확대 도시한 단면도이다.
도 15 및 도 16은 도 14의 박막 트랜지스터의 제조 과정을 순차적으로 나타낸 단면도들이다.
도 17은 본 발명의 제4 실시예에 따른 표시 장치가 갖는 화소 회로를 나타낸 등가 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 그리고 여러 실시예들에 있어서, 제1 실시예 이외의 실시예들에서는 제1 실시예와 다른 구성을 중심으로 설명한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터(11)와 이를 구비한 표시 장치(101)를 설명한다.
도 1에 도시한 바와 같이, 표시 장치(101)는 표시 영역(DA)과 비표시 영역(NA)으로 구분된 기판 본체(111)를 포함한다. 기판 본체(111)의 표시 영역(DA)에는 다수의 화소 영역들(PE)이 형성되어 화상을 표시하고, 비표시 영역(NA)에는 하나 이상의 구동 회로(910, 920)가 형성된다. 여기서, 화소 영역(PE)은 화상을 표시하는 최소 단위인 화소가 형성된 영역을 말한다. 하지만, 전술한 바와 같이, 비표시 영역(NA)에 모든 구동 회로(910, 920)가 형성되어야 하는 것은 아니며 구동 회로(910, 920)의 일부 또는 전부 생략될 수도 있다.
도 2에 도시한 바와 같이, 표시 장치(101)는 하나의 화소 영역(PE)마다 유기 발광 소자(organic light emitting diode)(70), 두 개의 박막 트랜지스터(thin film transistor, TFT)들(10, 20), 그리고 하나의 캐패시터(capacitor)(80)이 배치된 2Tr-1Cap 구조를 갖는 유기 발광 표시 장치이다. 하지만, 표시 장치가 전술한 구조에 한정되는 것은 아니다. 따라서, 표시 장치(101)는 하나의 화소 영역(PE)마다 셋 이상의 박막 트랜지스터와 둘 이상의 캐패시터가 배치된 구조를 갖는 유기 발광 표시 장치일 수도 있다. 또한, 표시 장치(101)는 별도의 배선이 더 형성되어 다양한 구조를 갖도록 형성될 수도 있다. 이와 같이, 추가로 형성되는 박막 트랜지스터 및 캐패시터 중 하나 이상은 보상 회로의 구성이 될 수 있다.
보상 회로는 각 화소 영역(PE)마다 형성된 유기 발광 소자(70)의 균일성을 향상시켜 화질(畵質)에 편차가 생기는 것을 억제한다. 일반적으로 보상 회로는 2개 내지 8개의 박막 트랜지스터를 포함할 수 있다.
또한, 기판 본체(111)의 비표시 영역(NA) 상에 형성된 구동 회로(910, 920)(도 1에 도시)도 추가의 박막 트랜지스터들을 포함할 수 있다.
유기 발광 소자(70)는 정공 주입 전극인 애노드(anode) 전극과, 전자 주입 전극인 캐소드(cathode) 전극, 그리고 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함한다.
구체적으로, 표시 장치(101)는 하나의 화소 영역(PE)마다 제1 박막 트랜지스터(10)와 제2 박막 트랜지스터(20)를 포함할 수 있다. 제1 박막 트랜지스터(10) 및 제2 박막 트랜지스터(20)는 각각 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함한다.
도 2에는 게이트 라인(GL), 데이터 라인(DL), 및 공통 전원 라인(VDD)과 함께 캐패시터 라인(CL)이 나타나 있으나, 전술한 구조에 한정되는 것은 아니다. 따라서, 캐패시터 라인(CL)은 경우에 따라 생략될 수도 있다.
데이터 라인(DL)에는 제2 박막 트랜지스터(20)의 소스 전극이 연결되고, 게이트 라인(GL)에는 제2 박막 트랜지스터(20)의 게이트 전극이 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극은 캐패시터(80)을 통하여 캐패시터 라인(CL)에 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극과 캐패시터(80) 사이에 노드가 형성되어 제1 박막 트랜지스터(10)의 게이트 전극이 연결된다. 그리고 제1 박막 트랜지스터(10)의 드레인 전극에는 공통 전원 라인(VDD)이 연결되며, 소스 전극에는 유기 발광 소자(70)의 애노드 전극이 연결된다.
제2 박막 트랜지스터(20)는 발광시키고자 하는 화소 영역(PE)을 선택하는 스위칭 소자로 사용된다. 제2 박막 트랜지스터(20)가 순간적으로 턴온되면 캐패시터(80)는 축전되고, 이때 축전되는 전하량은 데이터 라인(DL)으로부터 인가되는 전압의 전위에 비례한다. 그리고 제2 박막 트랜지스터(20)가 턴오프된 상태에서 캐패시터 라인(CL)에 한 프레임 주기로 전압이 증가하는 신호가 입력되면, 제1 박막 트랜지스터(10)의 게이트 전위는 캐패시터(80)에 축전된 전위를 기준으로 인가되는 전압의 레벨이 캐패시터 라인(CL)을 통하여 인가되는 전압을 따라서 상승한다. 그리고 제1 박막 트랜지스터(10)는 게이트 전위가 문턱 전압을 넘으면 턴온된다. 그러면 공통 전원 라인(VDD)에 인가되던 전압이 제1 박막 트랜지스터(10)를 통하여 유기 발광 소자(70)에 인가되고, 유기발광 소자(70)는 발광된다.
이와 같은 화소 영역(PE)의 구성은 전술한 바에 한정되지 않고 해당 기술 분야의 종사자가 용이하게 변형 실시할 수 있는 범위 내에서 다양하게 변형 가능하다.
이하, 도 3을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터(11)의 구조를 적층 순서에 따라 상세히 설명한다. 여기서, 박막 트랜지스터(11)는 도 2에 도시된 제1 박막 트랜지스터를 말한다. 도 2에 도시된 제2 박막 트랜지스터(21)는 박막 트랜지스터(11)와 동일한 구조를 가질 수 있고, 서로 상이한 구조를 가질 수도 있다.
기판(111)은 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 투명한 절연성 기판으로 형성된다. 그러나 본 발명의 제1 실시예가 이에 한정되는 것은 아니며, 기판(111)이 스테인리스 강 등으로 이루어진 금속성 기판으로 형성될 수도 있다. 또한, 기판(111)이 플라스틱 등으로 만들어질 경우 플렉서블(flexible)한 기판으로 형성될 수도 있다.
기판(111) 상에는 버퍼층(120)이 형성된다. 버퍼층(110)은 화학적 기상 증착(chemical vapor deposition)법 또는 물리적 기상 증착(physical vapor deposition)법을 이용하여 산화규소막 및 질화규소막 등과 같은 절연막들을 하나 이상 포함하는 단층 또는 복층 구조로 형성된다.
버퍼층(120)은 기판(111)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 후술할 비정질 규소막의 결정화가 잘 이루어질 수 있도록 돕는 역할을 한다.
버퍼층(120) 위에는 금속 촉매를 이용해 결정화된 반도체층(131)이 형성된다. 반도체층(131)은 버퍼층(120) 위에 형성된 비정질 규소막을 결정화하여 다결정 규소막을 형성한 후, 이를 패터닝하여 형성된다. 금속 촉매는 비정질 규소막의 결정화에 이용되며, 일부는 결정화된 반도체층(131) 내부에 잔류한다.
본 발명의 제1 실시예에서는, 금속 촉매를 이용한 결정화 방법들 중 SGS 결정화(super grain silicon crystallization) 방법을 사용한다. SGS 결정화 방법은 비정질 규소막으로 확산되는 금속 촉매의 농도를 저농도로 조절하여 결정립의 크기를 수 ㎛ 내지 수백 ㎛까지 조절할 수 있는 결정화 방법이다. 비정질 규소막으로 확산되는 금속 촉매의 농도를 저농도로 조절하기 위해 금속 촉매는 저농도로 뿌려진다.
SGS 결정화 방법은 비정질 규소막을 상대적으로 저온에서 비교적 짧은 시간에 결정화시킬 수 있다. 일예로, 니켈(Ni)을 금속 촉매로 사용하여 비정질 규소막이 결정화되는 과정을 살펴보면, 니켈(Ni)은 비정질 규소막의 규소(Si)와 결합하여 니켈 디실리사이드(NiSi2)가 된다. 이 니켈 디실리사이드(NiSi2)는 시드(seed)가 되어 이를 중심으로 결정이 성장하게 된다.
이와 같이, 금속 촉매를 통해 결정화된 다결정 규소막은 그레인의 크기가 수십 ㎛ 수준으로, 고상 결정화된 다결정 규소막의 그레인보다 크게 형성될 수 있다.
또한, SGS 결정화 방법으로 형성된 다결정 규소막의 경우, 하나의 그레인 바운더리(grain boundary) 내에 다수의 서브 그레인 바운더리가 존재한다. 따라서, 그레인 바운더리로 인해 균일성이 저하되는 것을 최소화할 수 있다.
또한, SGS 결정화 방법으로 형성된 다결정 규소막을 사용한 박막 트랜지스터(11)는 전류 구동 능력, 즉 전자 이동도가 상대적으로 높다. 하지만, 반도체층(131)에 잔류하는 금속 촉매로 인하여, 상대적으로 높은 누설 전류를 갖는다. 하지만, 본 발명의 제1 실시예에 따를 경우, 반도체층(131)에 잔류하는 금속 촉매의 양을 감소시켜 누설 전류를 억제할 수 있다.
구체적으로, 금속 촉매는 버퍼층(120)과 비정질 규소막 사이, 즉 비정질 규소막을 버퍼층(120) 위에 형성하기 전에 버퍼층(120) 위에 먼저 뿌려진다. 이때, 금속 촉매는 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려진다. 즉, 금속 촉매는 가장 작게는 분자 단위로 버퍼층(120) 위에 미량 뿌려진다. 금속 촉매가 1.0e12 atoms/cm2의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 비정질 규소막이 SGS 결정화 방법에 의해 다결정 규소막으로 충분히 결정화되기 어렵다. 반면, 금속 촉매가 1.0e15 atoms/cm2의 면밀도 보다 많게 형성된 경우에는 비정질 규소막으로 확산되는 금속 촉매의 양이 많아져 다결정 규소막의 결정립이 작아지고, 다결정 규소막에 잔류하는 금속 촉매의 양이 많아 지게 된다. 따라서, 다결정 규소막을 패터닝하여 형성되는 반도체층(131)의 특성이 저하된다.
한편, 본 발명의 제1 실시예가 전술한 바에 한정되는 것은 아니다. 따라서, 금속 촉매를 이용한 결정화 방법으로 금속 유도 결정화(metal induced crystallization, MIC) 방법 또는 금속 유도 측면 결정화(metal induced lateral crystallization, MILC) 방법을 사용할 수도 있다.
또한, 금속 촉매는 버퍼층(120)과 비정질 규소막 사이가 아닌 비정질 규소막 위에 뿌려질 수도 있다. 하지만, 금속 촉매를 비정질 규소막 아래에 배치하고 이를 통해 결정을 성장시킬 경우 금속 촉매를 비정실 규소막 위에 배치하고 이를 통해 결정을 성장시키는 경우보다 그레인 바운더리(grain boundary)가 희미해지고 그레인 내 결함(defect)이 더욱 감소되는 이점이 있다.
금속 촉매는 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함한다. 본 발명의 제1 실시예에서는, 일례로 니켈(Ni)을 금속 촉매로 사용한다. 니켈(Ni)이 규소(Si)와 결합된 니켈 디실리사이드(NiSi2)는 결정 성장을 효과적으로 촉진 시킨다.
반도체층(131) 위에는 게이트 절연막(140)이 형성된다. 본 발명의 제1 실시예에서, 게이트 절연막(140)은 버퍼층(120) 위에서 반도체층(131) 덮도록 형성된다. 게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화규소(SiNx), 및 산화규소(SiO2) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 절연 물질 중 하나 이상을 포함하여 형성된다.
게이트 절연막(140) 위에는 게터 레이어(getter layer)(135)가 형성된다. 본 발명의 제1 실시예에서, 게터 레이어(135)는 반도체층(131) 내에서 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성된다. 구체적으로, 게터 레이어(135)의 확산 계수는 0 초과 내지 금속 촉매의 확산 계수의 1/100 이하일 수 있다.
게터 레이어(135)의 확산 계수가 금속 촉매의 1/100 이하일 때, 게터 레이어(135)가 반도체층(131) 내의 금속 촉매를 효과적으로 게터링할 수 있다.
니켈은 반도체층(131) 내에서 약 10-5㎠/s 이하의 확산 계수를 갖는다. 따라서, 본 발명의 일 실시예에서, 금속 촉매로 니켈(Ni)을 사용할 경우, 게터 레이어(135)는 0 초과 내지 10-7㎠/s 이하의 확산 계수를 갖는 것이 효과적이다. 이에, 게터 레이어(135)로 사용될 수 있는 게터링용 금속은 스칸듐(Sc), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 몰리브덴(Mo), 텅스텐(W), 망가니즈(Mn), 레늄(Re), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리늄(Ir), 백금(Pt). 이트륨(Y), 란타넘(La), 저마늄(Ge), 프라세오디뮴(Pr), 네오디뮴(Nd), 디스프로슘(Dy), 홀뮴(Ho), 알루미늄(Al), 질화티타늄(TiN), 및 질화탄탈럼(TaN) 중 하나 이상일 수 있다. 또한, 게티링용 금속으로는 전술한 금속들의 합금이나 이들의 실리사이드가 사용될 수 있다.
게터 레이어(135)는 게터링용 금속으로 게테렁용 금속막을 형성한 후 이를 열처리하여 만들어진다. 게터링용 금속막을 열처리하면 산화되면서 게터 레이어(135)가 된다. 또한, 열처리 과정에서 반도체층(131) 내의 금속 촉매의 적어도 일부는 게터 레이어(135)에 의해 제거된다.
반도체층(131) 내의 금속 촉매가 제거되는 과정을 구체적으로 살펴보면, 열처리 공정에 의해 반도체층(131)에 잔류하는 금속 촉매의 적어도 일부가 게터링용 금속막과 접하는 부분으로 확산된다. 이때, 금속 촉매는 게터링용 금속막에 침전되어 더 이상 확산되지 않는다. 이는 금속 촉매가 반도체층(131) 내부에 있는 것보다 게터링용 금속막과 접하는 부분에 있는 것이 열역학적으로 안정되기 때문이다. 이에, 반도체층(131) 내부에 잔류하던 금속 촉매의 적어도 일부가 제거될 수 있다.
한편, 도 3에는 게터 레이어(135)와 반도체층(131)이 접하는 부분이 나타나 있지 않다. 이는 후술할 접촉 구멍들(166, 167)을 형성하는 과정에서 게터 레이어(135)와 반도체층(131)이 서로 접촉되었던 부분이 제거되기 때문이다. 이와 같이, 반도체층(131)과 접촉했던 게터 레이어(135)의 일부분이 제거됨으로써, 금속 촉매의 잔류로 인해 박막 트랜지스터(11)의 특성이 저하되는 것을 더욱 안정적으로 억제할 수 있다.
또한, 산화 금속으로 형성된 게터 레이어(135)는 수nm 내지 수십nm 범위 내의 두께를 가질 수 있다. 이에, 게터 레이어(135)는 절연체로서, 게이트 절연막(140)을 보조하는 역할을 수행할 수 있다. 게터 레이어(135)가 수nm 미만의 두께를 가지면, 금속 촉매를 효과적으로 제거하기 어렵다. 반면, 게터 레이어(135)가 수십nm 초과의 두께를 가지면, 열처리 공정 과정에서 열응력을 발생시킬 수 있다.
게터 레이어(135) 상에는 게이트 전극(151)이 형성된다. 게이트 전극(151)은 반도체층(131)의 일부와 중첩되도록 배치된다. 게이트 전극(151)은 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 은(Ag), 티타늄(Ti), 탄탈(Ta), 및 텅스텐(W) 중 하나 이상을 포함할 수 있다.
게이트 전극(151) 상에는 층간 절연막(160)이 형성된다. 즉, 층간 절연막(160)은 게터 레이어(135) 위에서 게이트 전극(151)을 덮는다. 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화규소(SiNx), 또는 산화규소(SiOx) 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 층간 절연막(160), 게터 레이어(135), 및 게이트 절연막(140)은 함께 반도체층(131)의 일부를 드러내는 복수의 접촉 구멍들(166, 167)을 갖는다.
층간 절연막(160) 상에는 접촉 구멍들(166, 167)을 통해 각각 반도체층(131)과 접촉된 소스 전극(176) 및 드레인 전극(177)이 형성된다. 소스 전극(176) 및 드레인 전극(177)은 서로 이격된다. 소스 전극(176) 및 드레인 전극(177)은, 게이트 전극(151)과 마찬가지로, 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 은(Ag), 티타늄(Ti), 탄탈(Ta), 및 텅스텐(W) 중 하나 이상을 포함할 수 있다.
이와 같은 구성에 의하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터(11)는 금속 촉매를 이용하여 낮은 온도에서 빠른 시간 내에 결정화되면서도 잔존하는 금속 촉매의 함량이 효과적으로 감소된 반도체층(131)을 가질 수 있다.
또한, 표시 장치(101)는 금속 촉매가 효과적으로 감소된 반도체층(131)을 갖는 박막 트랜지스터(11)를 구비할 수 있다.
이하, 도 4 내지 도 10을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터(11)의 제조 방법을 설명한다.
먼저, 도 4에 도시한 바와 같이, 기판(111) 상에 버퍼층(120)을 형성한다. 버퍼층(120)은 화학적 기상 증착(chemical vapor deposition)법 또는 물리적 기상 증착(physical vapor deposition)법을 이용하여 산화규소막 및 질화규소막 등과 같은 절연막들을 하나 이상 포함하는 단층 또는 복층 구조로 형성된다.
다음, 버퍼층(120) 위에 금속 촉매를 뿌린다. 금속 촉매는 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려진다. 즉, 금속 촉매는 가장 작게는 분자 단위로 버퍼층(120) 위에 미량 뿌려진다. 이때, 금속 촉매로는 니켈이 일례로 사용된다.
다음, 버퍼층(120) 위에 비정질 규소막을 형성한다. 또한, 비정질 규소막을 형성할 때, 또는 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다. 그리고 비정질 규소막을 결정화시켜 다결정 규소막을 형성한다. 구체적으로, 비정질 규소막을 열처리하면, 버퍼층(120) 위에 뿌려진 금속 촉매(MC)가 작용하여 결정이 성장된다. 이때, 금속 촉매는 비정질 규소막을 상대적으로 저온에서 비교적 짧은 시간에 결정화될 수 있게 한다.
하지만, 본 발명의 제1 실시예가 전술한 바에 한정되는 것은 아니다. 따라서, 금속 촉매는 버퍼층(120)이 아닌 비정질 규소막 위에 뿌려질 수도 있다.
다음, 결정화된 다결정 규소막을 패터닝하여 반도체층(131)을 형성한다. 이때, 반도체층(131) 내에는 결정화에 이용된 금속 촉매가 잔존한다.
다음, 도 5에 도시한 바와 같이, 반도체층(131) 위에 게이트 절연막(140)을 형상한다. 그리고 게이트 절연막(140)을 패터닝하여, 반도체층(131)의 일부를 드러내는 복수의 게터링홀들(146, 147)을 형성한다.
다음, 도 6에 도시한 바와 같이, 게이트 절연막(140) 위에 게터링용 금속막을 형성한다. 게터링용 금속막은 복수의 게터링홀들(146, 147)을 통해 반도체층(131)과 접촉된다.
게터링용 금속막은 반도체층(131) 내에서 금속 촉매보다 확산 계수가 낮은 금속으로 형성된다. 구체적으로, 게터링용 금속막의 확산 계수가 금속 촉매의 확산 계수의 1/100 이하일 일 때, 반도체층(131) 내의 금속 촉매는 효과적으로 제거될 수 있다.
다음, 열처리 공정을 통해 게터링용 금속막을 산화시켜 게터 레이어(135)를 형성한다. 즉, 게터 레이어(135)는 반도체층(131) 내에서 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성된다.
또한, 열처리 공정을 통해 게터 레이어(135)가 형성되는 과정에서, 반도체층(131)에 함유된 금속 촉매의 밀도가 감소된다. 즉, 반도체층(131) 내에 잔존했던 금속 촉매의 적어도 일부가 제거된다. 구체적으로, 열처리 공정에 의해 반도체층(131)에 잔존했던 금속 촉매의 적어도 일부는 게터링용 금속막과 접하는 부분으로 확산된다. 그리고 게터링용 금속막으로 확산된 금속 촉매는 게터링용 금속막에 침전되어 더 이상 확산되지 않는다. 이는 금속 촉매가 반도체층(131) 내부에 있는 것보다 게터링용 금속막과 접하는 부분에 있는 것이 열역학적으로 안정되기 때문이다. 이에, 반도체층(131) 내에 함유된 금속 촉매의 양이 감소될 수 있다.
또한, 게터 레이어(135)는 수nm 내지 수십nm 범위 내의 두께로 형성된다.
다음, 도 7에 도시한 바와 같이, 게터 레이어(135) 위에 게이트 전극(151)을 형성한다. 게터 레이어(135)는 산화 금속으로 형성되므로, 절연체로서 기능할 수 있다. 즉, 게터 레이어(135)는 게이트 절연막(140)을 보조하는 역할을 수행할 수 있다.
다음, 도 8에 도시한 바와 같이, 게이트 전극(151)을 덮는 층간 절연막(160)을 형성한다. 그리고 층간 절연막(160), 게터 레이어(135), 및 게이트 절연막(140)을 함께 관통하여 반도체층(131)의 일부를 각각 드러내는 복수의 접촉 구멍들(166, 167)을 형성한다.
이때, 복수의 접촉 구멍들(166, 167)은 게이트 절연막(140)에 형성되었던 게터링홀(146, 147)(도 6에 도시)과 중첩된다. 또한, 게터링홀들(146, 147)을 통해 반도체층(131)과 접촉했던 게터 레이어(135)의 일부분은 접촉 구멍들(166, 167)을 형성하는 과정에서 제거된다.
다음, 앞서 도 3에 도시한 바와 같이, 소스 전극(176) 및 드레인 전극(177)을 형성한다. 이때, 소스 전극(176) 및 드레인 전극(177)은 서로 이격되도록 형성된다.
이상과 같은 제조 방법을 통하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터(11)를 제조할 수 있다. 즉, 반도체층(131) 내에 함유된 금속 촉매를 효과적으로 게터링할 수 있다.
이하, 도 9을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터(12)를 설명한다.
도 9에 도시한 바와 같이, 기판(111) 상에 버퍼층(120)이 형성되고, 버퍼층(120) 위에는 금속 촉매를 이용해 결정화된 반도체층(131)이 형성된다. 금속 촉매는 반도체층(131)의 결정화에 이용되며, 결정화된 반도체층 내부에 일부 잔류한다.
반도체층(131) 위에는 반도체층(131)과 함께 패터닝된 게이트 절연막(240)이 형성된다. 게이트 절연막(240)은 후술할 접촉 구멍들(166, 167)을 제외하면 반도체층(131)과 동일한 패턴으로 형성된다. 즉, 본 발명의 제2 실시예에서 게이트 절연막(240)은 버퍼층(120) 바로 위에는 형성되지 않는다.
게이트 절연막(240) 위에는 게터 레이어(getter layer)(235)가 형성된다. 게터 레이어(235)는 반도체층(131) 내에서 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성된다. 본 발명의 제2 실시예에서, 게터 레이어(235)는 버퍼층(120) 위에서 반도체층(131) 및 게이트 절연막(240)을 덮도록 형성된다. 이때, 게터 레이어(235)는 반도체층(131)의 측면과 접촉되도록 형성된다. 게터 레이어(235)와 반도체층(131)이 접촉된 부분을 통해 반도체층(131) 내에 잔존하는 금속 촉매가 제거된다.
또한, 산화 금속으로 형성된 게터 레이어(235)는 수nm 내지 수십nm 범위 내의 두께를 가지며, 절연체로서 게이트 절연막(240)을 보조하는 역할을 수행할 수도 있다.
게터 레이어(235) 상에는 게이트 전극(151)이 형성된다. 게이트 전극(151)은 반도체층(131)의 일부와 중첩되도록 배치된다.
게이트 전극(151) 상에는 층간 절연막(160)이 형성된다. 즉, 층간 절연막(160)은 게터 레이어(235) 위에서 게이트 전극(151)을 덮는다.
층간 절연막(160), 게터 레이어(235), 및 게이트 절연막(240)은 함께 반도체층(131)의 일부를 각각 드러내는 복수의 접촉 구멍들(166, 167)을 갖는다.
층간 절연막(160) 상에는 접촉 구멍들(166, 167)을 통해 각각 반도체층(131)과 접촉된 소스 전극(176) 및 드레인 전극(177)이 형성된다. 소스 전극(176) 및 드레인 전극(177)은 서로 이격된다.
이상과 같은 구성을 통하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터(12)는 금속 촉매를 이용하여 낮은 온도에서 빠른 시간 내에 결정화되면서도 잔존하는 금속 촉매의 함량이 효과적으로 감소된 반도체층(131)을 가질 수 있다.
이하, 도 10 내지 도 12을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터(12)의 제조 방법을 설명한다.
먼저, 기판(111) 상에 버퍼층(120)을 형성하고, 버퍼층(120) 위에 금속 촉매를 뿌린다. 이때, 금속 촉매는 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려진다. 이때, 금속 촉매로는 니켈이 일례로 사용된다.
다음, 버퍼층(120) 위에 비정질 규소막을 형성하고, 비정질 규소막을 금속 촉매를 이용해 결정화하여 다결정 규소막을 형성한다. 그리고 다결정 규소막 위에 절연 물질을 증착한 후, 도 10에 도시한 바와 같이, 다결정 규소막과 절연 물질을 함께 패터닝하여 반도체층(131)과 게이트 절연막(240)을 형성한다. 즉, 반도체층(131)과 게이트 절연막(240)은 동일한 패턴으로 형성된다. 또한, 반도체층(131) 내에는 결정화에 이용된 금속 촉매가 잔존한다.
하지만, 본 발명의 제2 실시예에 따른 박막 트랜지스터(12)의 제조 방법이 전술한 바에 한정되는 것은 아니다. 비정질 규소막 위에 절연 물질을 연속해서 증착한 후, 절연 물질이 증착된 상태에서 비정질 규소막을 결정화할 수도 있다. 이 경우, 금속 촉매가 절연 물질로도 확산되어, 반도체층(131) 내에 잔존하는 금속 촉매의 양이 감소될 수도 있다.
다음, 도 11에 도시한 바와 같이, 버퍼층(120) 위부터 게이트 절연막(240) 위에 걸쳐 게터링용 금속막을 형성한다. 이때, 게터링용 금속막은 반도체층(131)의 측면과 접촉된다. 게터링용 금속막은 반도체층(131) 내에서 금속 촉매보다 확산 계수가 낮은 금속으로 형성된다.
다음, 열처리 공정을 통해 게터링용 금속막을 산화시켜 게터 레이어(235)를 형성한다. 즉, 게터 레이어(235)는 반도체층(131) 내에서 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성된다.
또한, 열처리 공정을 통해 게터 레이어(235)가 형성되는 과정에서, 반도체층(131)에 함유된 금속 촉매의 밀도가 감소된다. 즉, 반도체층(131) 내의 금속 촉매의 적어도 일부가 제거된다. 열처리 공정에 의해 반도체층(1312)에 잔류하는 금속 촉매의 적어도 일부는 게터링용 금속막과 접하는 부분으로 확산된다. 그리고 게터링용 금속막으로 확산된 금속 촉매는 게터링용 금속막에 침전되어 더 이상 확산되지 않는다. 이에, 반도체층(131) 내부에 잔류하는 금속 촉매가 적어도 일부 제거될 수 있다.
또한, 게터 레이어(235)는 수nm 내지 수십nm 범위 내의 두께로 형성된다.
다음, 도 12에 도시한 바와 같이, 게터 레이어(235) 위에 게이트 전극(151)을 형성한다. 게터 레이어(235)는 산화 금속으로 형성되므로, 절연체의 역할을 수행할 수 있다. 즉, 게터 레이어(235)는 게이트 절연막(240)을 보조하는 역할을 할 수 있다.
다음, 앞서 도 9에 도시한 바와 같이, 게이트 전극(151)을 덮는 층간 절연막(160)을 형성한다. 그리고 층간 절연막(160) 위에 소스 전극(176) 및 드레인 전극(177)을 형성한다. 소스 전극(176) 및 드레인 전극(177)은 서로 이격되며, 접촉 구멍들(166, 167)을 통해 각각 반도체층(131)과 접촉된다.
이상과 같은 제조 방법을 통하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터(12)를 제조할 수 있다. 즉, 반도체층(131) 내에 함유된 금속 촉매를 효과적으로 게터링할 수 있다.
도 13은 본 발명의 제2 실시예의 변형례에 따른 박막 트랜지스터(12)를 나타낸다.
도 13에 도시한 바와 같이, 변형례는 게터 레이어(235)와 게이트 전극(151) 사이에 형성된 추가의 게이트 절연막(245)을 더 포함한다. 이에, 게터 레이어(235)는 산화된 금속으로 형성되므로, 금속이 충분히 산화되지 않아 게터 레이어(235)가 도전성을 가질 때 발생될 수 있는 불량을 추가의 게이트 절연막(245)을 통해 예방할 수 있다.
이하, 도 14를 참조하여 본 발명의 제3 실시예에 따른 박막 트랜지스터(13)를 설명한다.
도 14에 도시한 바와 같이, 기판(111) 상에 버퍼층(120)이 형성되고, 버퍼층(120) 위에는 금속 촉매를 이용해 결정화된 반도체층(131)이 형성된다. 금속 촉매는 반도체층(131)의 결정화에 이용되며, 결정화된 반도체층(131) 내부에 일부 잔류한다.
반도체층(131) 위에는 반도체층(131)과 함께 패터닝된 게터 레이어(335)가 형성된다. 게터 레이어(335)는 후술할 접촉 구멍들(166, 167)을 제외하면 반도체층(131)과 동일한 패턴으로 형성된다. 즉, 게터 레이어(335)는 버퍼층(120) 바로 위에는 형성되지 않는다. 또한, 게터 레이어(335)는 전면에 걸쳐 반도체층(131)과 접촉된다.
게터 레이어(335)는 반도체층(131) 내에서 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성된다. 게터 레이어(335)는 반도체층(131) 내에 잔존하는 금속 촉매를 적어도 일부 제거한다. 또한, 산화 금속으로 형성된 게터 레이어(335)는 수nm 내지 수십nm 범위 내의 두께를 가지며, 절연체로서 후술할 게이트 절연막(340)을 보조하는 역할을 수행할 수 있다.
게터 레이어(335) 위에는 게이트 절연막(340)이 형성된다. 본 발명의 제3 실시예에서, 게이트 절연막(340)은 버퍼층(120) 위에서 반도체층(131) 및 게터 레이어(335)를 덮도록 형성된다.
게이트 절연막(240) 상에는 게이트 전극(151)이 형성된다. 게이트 전극(151)은 반도체층(131)의 일부와 중첩되도록 배치된다.
게이트 전극(151) 상에는 층간 절연막(160)이 형성된다. 즉, 층간 절연막(160)은 게터 레이어(335) 위에서 게이트 전극(151)을 덮는다.
층간 절연막(160), 게터 레이어(335), 및 게이트 절연막(340)은 함께 반도체층(131)의 일부를 각각 드러내는 복수의 접촉 구멍들(166, 167)을 갖는다.
층간 절연막(160) 상에는 접촉 구멍들(166, 167)을 통해 각각 반도체층(131)과 접촉된 소스 전극(176) 및 드레인 전극(177)이 형성된다. 소스 전극(176) 및 드레인 전극(177)은 서로 이격된다.
이상과 같은 구성에 의하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터(13)는 금속 촉매를 이용하여 낮은 온도에서 빠른 시간 내에 결정화되면서도 잔존하는 금속 촉매의 함량이 더욱 효과적으로 감소된 반도체층(131)을 가질 수 있다.
이하, 도 15 및 도 16을 참조하여 본 발명의 제3 실시예에 따른 박막 트랜지스터(13)의 제조 방법을 설명한다.
먼저, 기판(111) 상에 버퍼층(120)을 형성하고, 버퍼층(120) 위에 금속 촉매를 뿌린다. 이때, 금속 촉매는 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려진다. 이때, 금속 촉매로는 니켈이 일례로 사용된다.
다음, 버퍼층(120) 위에 비정질 규소막을 형성하고, 비정질 규소막을 금속 촉매를 이용해 결정화하여 다결정 규소막을 형성한다. 결정화된 다졀정 규소막 내에는 결정화에 이용된 금속 촉매가 잔존한다.
다음, 다결정 규소막 위에 게터링용 금속막을 형성한다. 즉, 게터링용 금속막은 다결정 규소막의 전면에 걸쳐 접촉된다. 게터링용 금속막은 다결정 규소막 내에서 금속 촉매보다 확산 계수가 낮은 금속으로 형성된다.
다음, 열처리 공정을 통해 게터링용 금속막을 산화시킨다. 또한, 열처리 공정을 통해 게터링 금속막이 산화되면서, 다결정 규소막에 함유된 금속 촉매의 밀도가 감소된다. 즉, 다결정 규소막 내의 금속 촉매의 적어도 일부가 제거된다. 열처리 공정에 의해 다결정 규소막에 잔류하는 금속 촉매의 적어도 일부는 게터링용 금속막과 접하는 부분으로 확산된다. 그리고 게터링용 금속막으로 확산된 금속 촉매는 게터링용 금속막에 침전되어 더 이상 확산되지 않는다. 이에, 다결정 규소막 내에 잔류하던 금속 촉매를 게터링할 수 있다.
또한, 게터링용 금속막은 수nm 내지 수십nm 범위 내의 두께로 형성된다. 게터링용 금속막이 수nm 미만의 두께를 가지면, 금속 촉매를 효과적으로 제거하기 어렵다. 반면, 게터링용 금속막이 수십nm 초과의 두께를 가지면, 열처리 공정 과정에서 열응력을 발생시킬 수 있다.
다음, 도 15에 도시한 바와 같이, 다결정 규소막과 산화된 게터링용 금속막을 함께 패터닝하여 반도체층(131)과 게터 레이어(235)를 형성한다. 이때, 반도체층과 게터 레이어는 동일한 패턴으로 형성된다.
다음, 도 16에 도시한 바와 같이, 게터 레이어(335) 위에 게이트 절연막(340)을 형성한다. 즉, 게이트 절연막(340)은 버퍼층(120) 위에서 반도체층(131) 및 게터 레이어(335)를 덮도록 형성된다. 그리고 게이트 절연막(340) 위에 게이트 전극(151)을 형성한다.
다음, 앞서 도 14에 도시한 바와 같이, 게이트 전극(151)을 덮는 층간 절연막(160)을 형성한다. 그리고 층간 절연막(160) 위에 소스 전극(176) 및 드레인 전극(177)을 형성한다. 소스 전극(176) 및 드레인 전극(177)은 서로 이격되며, 접촉 구멍들(166, 167)을 통해 각각 반도체층(131)과 접촉된다.
이상과 같은 제조 방법을 통하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터(13)를 제조할 수 있다. 즉, 반도체층(131) 내에 함유된 금속 촉매를 더욱 효과적으로 게터링할 수 있다.
이하, 도 17을 참조하여 본 발명의 제4 실시예를 설명한다.
도 17에 도시한 바와 같이, 본 발명의 제4 실시예에서 표시 장치(102)는 유기 발광 소자(70)(도 2에 도시) 대신 액정층(300)을 포함한다. 구체적으로, 표시 장치(102)는 박막 트랜지스터(11)의 드레인 전극과 연결된 화소 전극(310)과, 화소 전극(310) 위에 형성된 액정층(300), 그리고 액정층(300) 위에 형성된 공통 전극(320)을 포함한다.
박막 트랜지스터는 전술한 제1 실시예 내지 제3 실시예에 따른 박막 트랜지스터(11, 12, 13) 중 하나 이상과 동일한 구조를 가질 수 있다.
액정층(300)은 해당 기술 분야의 종사자에게 공지된 다양한 액정을 포함할 수 있다.
또한, 표시 장치(102)는 액정층(300)을 사이에 두고 기판(111)와 대향 배치된 대향 기판(211)을 더 포함한다. 공통 전극(320)은 대향 기판(211)에 형성된다.
또한, 표시 장치(102)는 기판 본체(111) 및 대향 기판(211)에 각각 부착된 편광판들(미도시)을 더 포함할 수 있다.
또한, 액정층(300) 및 대향 기판(211)이 도 17에 도시한 구조에 한정되는 것은 아니다. 액정층(300) 및 대향 기판(211)은 해당 기술 분야의 종사자가 용이하게 변경 가능한 범위 내에서 다양한 구조를 가질 수 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
11, 12, 13: 박막 트랜지스터 70: 유기 발광 소자
80: 캐패시터 101, 102: 표시 장치
111: 기판 본체 120: 버퍼층
131: 반도체층 135, 235, 335: 게터 레이어
140, 240, 340: 게이트 절연막 146, 147: 게터링홀
151: 게이트 전극 160: 층간 절연막
166, 167: 접촉 구멍 176: 소스 전극
177: 드레인 전극 910, 920: 구동 회로
CL 캐패시터 라인 DA: 표시 영역
DL: 데이터 라인 GL: 게이트 라인
NA: 비표시 영역 PE: 화소 영역
VDD: 공통 전원 라인

Claims (34)

  1. 기판;
    상기 기판 상에 위치하며, 금속 촉매를 이용해 결정화된 반도체층;
    상기 반도체층 위에 절연 배치된 게이트 전극;
    상기 반도체층과 상기 게이트 전극 사이에 배치되며 상기 반도체층 내에서 상기 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성된 게터 레이어(getter layer); 및
    상기 게터 레이어와 상기 반도체층 사이에 배치된 게이트 절연막
    을 포함하는 박막 트랜지스터.
  2. 제1항에서,
    상기 게터 레이어의 확산 계수는 0 초과 내지 상기 금속 촉매의 확산 계수의 1/100 이하인 박막 트랜지스터.
  3. 제1항에서,
    상기 게터 레이어는 1nm 내지 99nm 범위 내의 두께를 갖는 박막 트랜지스터.
  4. 제1항에서,
    상기 기판과 상기 반도체층 사이에 배치된 버퍼층을 더 포함하며,
    상기 금속 촉매는 상기 버퍼층과 상기 반도체층 사이에 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려진 박막 트랜지스터.
  5. 제1항에서,
    상기 금속 촉매는 상기 반도체층 위에 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려진 박막 트랜지스터.
  6. 제1항에서,
    상기 금속 촉매는 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함하는 박막 트랜지스터.
  7. 제1항에서,
    게터 레이어는 스칸듐(Sc), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 몰리브덴(Mo), 텅스텐(W), 망가니즈(Mn), 레늄(Re), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리늄(Ir), 백금(Pt). 이트륨(Y), 란타넘(La), 저마늄(Ge), 프라세오디뮴(Pr), 네오디뮴(Nd), 디스프로슘(Dy), 홀뮴(Ho), 알루미늄(Al), 질화티타늄(TiN), 및 질화탄탈럼(TaN) 중 하나 이상의 금속 또는 합금이나 이들의 실리사이드로 만들어진 박막 트랜지스터.
  8. 삭제
  9. 제1항에서,
    상기 게이트 전극을 덮는 층간 절연막과, 상기 층간 절연막 위에 형성된 소스 전극, 그리고 상기 층간 절연막 위에 형성되며 상기 소스 전극과 이격된 드레인 전극을 더 포함하는 박막 트랜지스터.
  10. 제9항에서,
    상기 층간 절연막, 상기 게터 레이어, 및 상기 게이트 절연막은 함께 상기 반도체층의 일부를 각각 드러내는 복수의 접촉 구멍들을 가지며,
    상기 소스 전극 및 드레인 전극은 상기 복수의 접촉 구멍들을 통해 각각 상기 반도체층과 접촉된 박막 트랜지스터.
  11. 제1항 내지 제7항 중 어느 한 항에서,
    상기 게이트 절연막은 상기 반도체층과 함께 패터닝된 구성이고,
    상기 게터 레이어는 상기 반도체층의 측면과 접촉된 박막 트랜지스터.
  12. 삭제
  13. 기판을 마련하는 단계;
    상기 기판 상에 비정질 규소막을 형성하는 단계;
    상기 비정질 규소막을 금속 촉매를 이용해 결정화하여 다결정 규소막을 형성하는 단계;
    상기 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계;
    상기 반도체층 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 복수의 게터링홀을 형성하는 단계;
    상기 복수의 게터링홀을 통해 상기 반도체층과 접촉되도록 상기 게이트 절연막 위에 게터링용 금속막을 형성하는 단계;
    열처리 공정을 통해 상기 게터링용 금속막을 산화시켜 게터 레이어를 형성하면서 상기 반도체층에 함유된 상기 금속 촉매의 밀도를 감소시키는 단계;
    상기 게터 레이어 위에 상기 반도체층의 일부와 중첩되도록 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막, 상기 게터 레이어, 및 상기 게이트 절연막을 함께 관통하여 상기 반도체층의 일부를 각각 드러내는 복수의 접촉 구멍을 형성하는 단계; 및
    상기 복수의 접촉 구멍들을 통해 각각 상기 반도체층과 접촉되도록 상기 층간 절연막 위에 소스 전극 및 드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 제조 방법.
  14. 삭제
  15. 제13항에서,
    상기 복수의 접촉 구멍들은 각각 상기 복수의 게터링홀과 중첩되는 박막 트랜지스터 제조 방법.
  16. 제15항에서,
    상기 복수의 접촉 구멍들이 형성되면서 상기 복수의 게터링홀을 통해 상기 반도체층과 접촉된 상기 게터 레이어의 일부가 제거되는 박막 트랜지스터 제조 방법.
  17. 기판을 마련하는 단계;
    상기 기판 상에 비정질 규소막을 형성하는 단계;
    상기 비정질 규소막을 금속 촉매를 이용해 결정화하여 다결정 규소막을 형성하는 단계;
    상기 다결정 규소막 위에 절연 물질을 도포하는 단계;
    상기 다결정 규소막 및 상기 절연 물질을 함께 패터닝하여 서로 동일한 패턴으로 형성된 반도체층 및 게이트 절연막을 형성하는 단계;
    상기 반도체층의 측면과 접촉되도록 상기 게이트 절연막 위에 게터링용 금속막을 형성하는 단계; 및
    열처리 공정을 통해 상기 게터링용 금속막을 산화시켜 게터 레이어를 형성하면서 상기 반도체층에 함유된 상기 금속 촉매의 밀도를 감소시키는 단계
    를 포함하는 박막 트랜지스터 제조 방법.
  18. 기판을 마련하는 단계;
    상기 기판 상에 비정질 규소막을 형성하는 단계;
    상기 비정질 규소막을 금속 촉매를 이용해 결정화하여 다결정 규소막을 형성하는 단계;
    상기 다결정 규소막 위에 게터링용 금속막을 형성하는 단계;
    열처리 공정을 통해 상기 게터링용 금속막을 산화시키면서 상기 다결정 규소막에 함유된 상기 금속 촉매의 밀도를 감소시키는 단계;
    상기 다결정 규소막과 산화된 상기 게터링용 금속막을 함께 패터닝하여 서로 동일한 패턴으로 형성된 반도체층 및 게터 레이어를 형성하는 단계; 및
    상기 게터 레이어 위에 게이트 절연막을 형성하는 단계
    를 포함하는 박막 트랜지스터 제조 방법.
  19. 제13항, 제15항 내지 제18항 중 어느 한 항에서,
    상기 게터 레이어는 상기 반도체층 내에서 상기 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성되는 박막 트랜지스터 제조 방법.
  20. 제19항에서,
    상기 게터 레이어의 확산 계수는 0 초과 내지 상기 금속 촉매의 확산 계수의 1/100 이하인 박막 트랜지스터 제조 방법.
  21. 제19항에서,
    상기 게터 레이어는 1nm 내지 99nm 범위 내의 두께를 갖는 박막 트랜지스터 제조 방법.
  22. 제19항에서,
    상기 기판과 상기 비정질 규소막 사이에 버퍼층을 형성하는 단계를 더 포함하며,
    상기 금속 촉매는 상기 버퍼층과 상기 비정질 규소막 사이에 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려지는 박막 트랜지스터 제조 방법.
  23. 제19항에서,
    상기 금속 촉매는 상기 비정질 규소막 위에 1.0e12 atoms/cm2 내지 1.0e15 atoms/cm2 범위 내의 면밀도로 뿌려지는 박막 트랜지스터 제조 방법.
  24. 제19항에서,
    상기 금속 촉매는 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함하는 박막 트랜지스터 제조 방법.
  25. 제19항에서,
    게터 레이어는 스칸듐(Sc), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 몰리브덴(Mo), 텅스텐(W), 망가니즈(Mn), 레늄(Re), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리늄(Ir), 백금(Pt). 이트륨(Y), 란타넘(La), 저마늄(Ge), 프라세오디뮴(Pr), 네오디뮴(Nd), 디스프로슘(Dy), 홀뮴(Ho), 알루미늄(Al), 질화티타늄(TiN), 및 질화탄탈럼(TaN) 중 하나 이상의 금속 또는 합금이나 이들의 실리사이드로 만들어진 박막 트랜지스터 제조 방법.
  26. 제19항에서,
    상기 열처리 공정은 섭씨 400도 내지 섭씨 993도 범위 내의 온도에서 진행되는 박막 트랜지스터 제조 방법.
  27. 기판;
    상기 기판 상에 위치하며, 금속 촉매를 이용해 결정화된 반도체층;
    상기 반도체층 위에 절연 배치된 게이트 전극;
    상기 반도체층과 상기 게이트 전극 사이에 배치되며 상기 반도체층 내에서 상기 금속 촉매보다 확산 계수가 낮은 산화 금속으로 형성된 게터 레이어(getter layer);
    상기 게터 레이어와 상기 반도체층 사이에 배치된 게이트 절연막;
    상기 반도체층의 일부와 접촉되며, 상기 게이트 전극과 이격된 소스 전극; 및
    상기 반도체층의 일부와 접촉되며, 상기 게이트 전극 및 소스 전극과 이격된 드레인 전극
    을 포함하는 표시 장치.
  28. 삭제
  29. 제27항에서,
    상기 게이트 전극을 덮는 층간 절연막과, 상기 층간 절연막 위에 형성된 소스 전극, 그리고 상기 층간 절연막 위에 형성되며 상기 소스 전극과 이격된 드레인 전극을 더 포함하는 표시 장치.
  30. 제29항에서,
    상기 층간 절연막, 상기 게터 레이어, 및 상기 게이트 절연막은 함께 상기 반도체층의 일부를 각각 드러내는 복수의 접촉 구멍들을 가지며,
    상기 소스 전극 및 드레인 전극은 상기 복수의 접촉 구멍들을 통해 각각 상기 반도체층과 접촉된 표시 장치.
  31. 제27항에서,
    상기 게이트 절연막은 상기 반도체층과 동일한 패턴으로 형성된 구성이고,
    상기 게터 레이어는 상기 반도체층의 측면과 접촉된 표시 장치.
  32. 삭제
  33. 제27항, 제29항 내지 제31항 중 어느 한 항에서,
    상기 드레인 전극과 연결된 유기 발광 소자를 더 포함하는 표시 장치.
  34. 제27항, 제29항 내지 제31항 중 어느 한 항에서,
    상기 드레인 전극과 연결된 화소 전극과, 상기 화소 전극 위에 형성된 액정층, 그리고 상기 액정층 위에 형성된 공통 전극을 더 포함하는 표시 장치.
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