KR20070024017A - 박막트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 비정질 실리콘층을 SGS 결정화법으로 다결정 실리콘층으로 결정화할 때, 비정질 실리콘층의 상부 및 하부에 각각 상부 캡핑층 및 하부 캡핑층을 형성하고, 상기 상부 캡핑층의 상부 또는 하부 캡핑층의 하부에 금속 촉매층을 형성한 후, 결정화함으로서 결정화에 기여한 금속 촉매가 하부 캡핑층 또는 상부 캡핑층으로 확산함으로서 다결정 실리콘층에 잔류하는 금속 촉매의 농도를 최소화시키는 박막트랜지스터 및 그의 제조 방법에 관한 것이다.
SGS 결정화법, 금속 촉매
Description
도 1a 내지 도 1e는 본 발명의 일실시 예에 따른 결정화법으로 결정화된 다결정 실리콘층을 포함하는 박막트랜지스터의 제조 방법을 도시한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 다른 일실시 예에 따른 결정화법으로 결정화된 다결정 실리콘층을 포함하는 박막트랜지스터의 제조 방법을 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
120 : 하부 캡핑층 130 : 비정질 실리콘층
135 : 다결정 실리콘층 140 : 상부 캡핑층
150 : 금속 촉매층
본 발명은 박막트랜지스터 및 그의 제조 방법에 관한 것으로, 보다 자세하게는 SGS 결정화법으로 비정질 실리콘층을 다결정 실리콘층으로 결정화할 때, 상기 다결정 실리콘층에 금속 촉매의 잔류량이 최소인 박막트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
이때, 박막트랜지스터에 사용하는 다결정 실리콘층의 제작은 직접 증착법, 고온 열처리를 이용한 기술 또는 레이저 열처리 방법 등을 이용한다. 레이저 열처리 방법은 저온 공정이 가능하고 높은 전계효과 이동도를 구현할 수 있지만, 고가의 레이저 장비가 필요하므로 대체 기술이 많이 연구되고 있다.
현재, 금속을 이용하여 비정질 실리콘을 결정화 하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법으로 구분된다. 그러나, 금속 촉매를 이용한 상기 방법의 경우는 금속 촉매에 의한 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
상기와 같은 금속 촉매의 오염 문제를 해결하기 위하여 덮개층을 이용한 결정화 방법으로 다결정 실리콘층을 제조하는 방법(공개 특허 2003-0060403)이 개발되었다. 상기 방법은, 기판 상에 비정질 실리콘층 및 덮개층을 증착하고 그 위에 금속 촉매층을 형성시킨 다음, 상기 기판을 열처리 혹은 레이저를 이용한 열처리 공정으로 상기 금속 촉매를 덮개층을 통해서 비정질 실리콘층으로 확산시켜 시드를 형성시킨 후, 이를 이용하여 다결정 실리콘층을 얻어내는 방법이다. 상기 방법은 금속 촉매가 덮개층을 통하여 확산되기 때문에 필요이상의 금속 오염을 막을 수 있다는 장점이 있으나 여전히 다결정 실리콘층 내부에 금속 촉매층이 다량 존재하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 비정질 실리콘층의 상부 및 하부에 각각 상부 캡핑층 및 하부 캡핑층을 형성하고, 상기 상부 캡핑층의 상부 또는 하부 캡핑층의 하부에 금속 촉매층을 형성한 후, 결정화함으로서 결정화에 기여한 금속 촉매가 하부 캡핑층 또는 상부 캡핑층으로 확산함으로서 다결정 실리콘층에 잔류하는 금속 촉매의 농도를 최소화시키는 박막트랜지스터 및 그의 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판상에 위치한 1 이상의 캡핑층; 상기 1 이상의 캡핑층상에 형성된 반도체층; 및 상기 반도체층상에 형성된 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극로 이루어진 박막트랜지스터에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 하부 캡핑층을 형성하는 단계; 상기 하부 캡핑층상에 비정질 실리콘층상을 형성하는 단계; 상기 비정질 실리콘층상에 상부 캡핑층을 형성하는 단계; 상기 상부 캡핑층상에 금속 촉매층을 형성하는 단계; 상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층을 결정화하는 단계; 상기 금속 촉매층 및 상부 캡핑층을 제거하는 단계; 및 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 금속 촉매층을 형성하는 단계; 상기 금속 촉매층상에 하부 캡핑층을 형성하는 단계; 상기 하부 캡핑층상에 비정질 실리콘층상을 형성하는 단계; 상기 비정질 실리콘층상에 상부 캡핑층을 형성하는 단계; 상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층을 결정화하는 단계; 상기 상부 캡핑층을 제거하는 단계; 및 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길 이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시 예 1>
도 1a 내지 도 1e는 본 발명의 일실시 예에 따른 결정화법으로 결정화된 다결정 실리콘층을 포함하는 박막트랜지스터의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(100)상에 물리적 기상 증착법(Physical Vapor Deposition) 또는 화학적 기상 증착법(Chemical Vapor Deposition)으로 실리콘 산화막 또는 실리콘 질화막으로 버퍼층(110)을 형성한다.
이때, 상기 버퍼층(110)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 기판상에 물리적 기상 증착법 또는 화학적 기상 증착법으로 하부 캡핑층(Lower Capping Layer)(120)을 형성한다.
이때, 상기 하부 캡핑층(120)은 실리콘 질화막으로 형성하는 것이 바람직하며, 상기 실리콘 질화막은 굴절율(Reflective Index)이 1.9 이하인 것이 바람직한데, 이는 상기 하부 캡핑층(120)이 굴절율이 1.9 이하인 실리콘 질화막일 때, 금속 촉매의 확산이 용이하기 때문이다. 또한, 상기 하부 캡핑층(120)은 100 내지 5000Å의 두께로 형성된다.
이어서, 상기 하부 캡핑층(120)상에 비정질 실리콘층(130)을 형성한다.
이어서, 상기 비정질 실리콘층(130)상에 물리적 기상 증착법 또는 화학적 기상 증착법을 이용하여 상부 캡핑층(Upper Capping Layer)(140)을 형성한다.
이때, 상기 상부 캡핑층(140)은 상기 하부 캡핑층(120)과 마찬가지로 굴절율이 1.9 이하인 실리콘 질화막으로 형성한다. 또한, 상기 상부 캡핑층(140)은 100 내지 5000Å의 두께로 형성된다.
이때, 상기 하부 캡핑층(120) 및 상부 캡핑층(140)은 각각 단일층으로 형성되어 있는 것으로 도시하고 있으나, 필요하다면, 각각 2 이상의 복수 층으로 형성하여도 무방하다.
이어서, 상기 상부 캡핑층(140)상에 금속 촉매층(150)을 형성한다.
이때, 상기 금속 촉매층(150)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Cr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상을 포함하도록 형성하는데, 바람직하게는 Ni을 포함하는 금속 촉매층(150)을 형성하는 것이 바람직하다. 이는 상기 상부 캡핑층(140), 비정질 실리콘층(130) 및 하부 캡핑층(120)에서 확산 속도가 빠르고, 상기 비정질 실리콘층(130)을 결정화할 때, 결정화 특성이 우수하기 때문이다.
또한, 상기 금속 촉매층(150)은 약 1×1013 atoms/cm2 이하의 농도로 아주 적은 양으로 형성하는 것이 바람직한데, 이는 증착하는 금속 촉매의 양을 최소화하여 금속 촉매의 잔류량을 최소화하기 위해서이다.
도 1b를 참조하여 설명하면, 상기 기판을 로(furnace), RTA(Rapid Thermal Annealling) 또는 레이져(Laser) 등과 같은 가열 장치로 열처리한다.
상기 열처리 공정에 의해 상기 금속 촉매층(150)의 금속 촉매는 확산하게 된다. 이때, 상기 열처리 공정은 750℃ 이하의 온도에서 수초 또는 수시간동안 진행된다.
이때, 상기 금속 촉매층(150)의 소정 금속 촉매는 확산 거리가 짧아 상부 캡핑층(140)까지 확산하여 제1금속 촉매(151)가 되고, 상기 금속 촉매층(150)의 소정 금속 촉매는 비정질 실리콘층(130)까지 확산하여 제2금속 촉매(152)가 된다. 이때, 상기 제2금속 촉매(152) 중 소정의 금속 촉매들은 상기 비정질 실리콘층(130)을 다결정 실리콘층으로 결정화하는 핵인 시드(153)를 형성한다. 이때, 상기 시드(153)는 비정질 실리콘층(130)까지 확산한 제2금속 촉매(152)가 어떤 임계점을 돌파하면서 형성되는 것으로, 일반적으로 비정질 실리콘층(130)까지 확산한 여러 제2금속 촉매(152)가 특정 갯수 이상이 모인 경우 시드(153)가 된다.
또한, 상기 금속 촉매층(150)의 소정 금속 촉매는 상기 하부 캡핑층(154)까지 확산하여 제3금속 촉매(154)가 될 수 있다. 이때, 바람직하게는 상기 금속 촉매층(150)의 금속 촉매의 확산은 비정질 실리콘층(130)까지만 이루어지도록 하는 것이 바람직하다. 이는 불필요하게 공정 시간(열처리 시간)을 늘려 기판에 손상을 줄 확률을 높일 필요가 없기 때문이다.
이때, 각 층에서 금속 촉매의 농도는 하부 캡핑층(120), 비정질 실리콘층(130) 및 상부 캡핑층(140) 순으로 높다. 이는 어느 한 순간의 농도를 말하는 것으로 상기 비정질 실리콘층(130)에 시드(153)이 형성되고, 상기 비정질 실리콘층(130)이 결정화되기 시작하는 시점에서 결정화가 완료되기 직전의 시점에서의 상태 이다.
도 1c를 참조하여 설명하면, 상기 도 1b를 참조하여 설명한 열처리 공정을 계속하여 진행하면, 도 1c에서 도시한 바와 같이 상기 금속 촉매층(150)에서 금속 촉매가 비정질 실리콘층(130)으로 확산하여 형성된 상기 시드(153)를 핵으로 하여 상기 비정질 실리콘층(130)이 다결정 실리콘층(135)으로 결정화된다.
이때, 도에서는 금속 촉매층(150)과 상부 캡핑층(140)이 제거되지 않은 상태에서 결정화되는 것으로 도시하고 있는데, 필요하다면, 상기 금속 촉매층(150)만을, 또는 금속 촉매층(150)과 상부 캡핑층(140) 모두를 제거한 후, 열처리 공정을 진행하여 결정화 공정을 실시할 수 있다.(이때, 도 1b를 참조하여 설명한 금속 촉매를 확산시키는 열처리가 제1열처리 공정이고, 도 1c를 참조하여 설명한 결정화 열처리는 제2열처리 공정으로 구분될 수 있다.)
이때, 상기 결정화를 위한 열처리 또는 결정화가 완료된 후의 추가적인 열처리에 의해 상기 다결정 실리콘층 내부의 제2금속 촉매(152)들 중 일부는 하부 캡핑층(120)으로 확산하여 하부 갭핑층(120)에 존재하는 제4금속 촉매(155)이 될 수 있다.
이때, 각 층에서 금속 촉매의 농도는 하부 캡핑층(120)과 다결정 실리콘층(135)의 농도는 비슷하고, 상기 상부 캡핑층(140)의 농도는 상기 하부 캡핑층(120)과 다결정 실리콘층(135)의 농도보다는 높다. 이는 상기 다결정 실리콘층(135)으로부터 하부 캡핑층(120)으로 확산해 가는 제4금속 촉매(155)에 의해서이다. 즉, 상기 제4금속 촉매(155)가 계속적으로 상기 하부 캡핑층(120)으로 확산하여 상기 다 결정 실리콘층(135)와 하부 캡핑층(120)의 농도가 유사해지려는 성질때문이다.
만일 상기 하부 캡핑층(120)이 존재하지 않거나, 상기 금속 촉매이 확산되지 않는 다른 층이라고 하면, 상기 다결정 실리콘층(135)에는 상기 상부 캡핑층(140)에서 확산하여 제2금속 촉매(152)이 됨으로서 그 농도는 계속 증가할 것이기 때문이다.
이때, 상기 도 1c에는 도시하지 않았지만, 상기 시드(153)이 형성된 후, 상기 금속 촉매층(150) 및 상부 캡핑층(140)을 제거한 후, 결정화를 위한 열처리를 계속하게 된다면, 상기 다결정 실리콘층(135)의 제2금속 촉매(152)의 농도는 더욱 낮아질 것이다. 이는 상기 제2금속 촉매(152)가 하부 캡핑층(120)으로 확산하여 제4금속 촉매(155)로 변화되기만할 뿐, 상부 캡핑층(140)에서 공급되는 제2금속 촉매(152)는 없기 때문이다.
이때, 상기에서 상술한 바와 같이 비정질 실리콘층/캡핑층/금속 촉매층으로 적층한 후 열처리함으로서 상기 금속 촉매층의 금속 촉매가 상기 캡핑층을 통과하여 상기 비정질 실리콘층으로 확산한 후, 시드를 형성하고, 상기 비정질 실리콘층을 다결정 실리콘층을 결정화하는 것을 SGS(Super Grain Silicon) 결정화법이라 한다.
도 1d를 참조하여 설명하면, 상기 다결정 실리콘층(135)의 결정화가 완료된 후, 상기 금속 촉매층(150) 및 상부 캡핑층(140)을 제거한다.
이때, 도에서 도시된 바와 같이 다결정 실리콘층(135) 내에는 제2금속 촉매(152)와 시드(153)이 잔류하고, 하부 캡핑층(120)에는 제3금속 촉매(154) 및 제4금 속 촉매(155)가 잔류하게 된다.
따라서, 상기 다결정 실리콘층(135) 내에 잔류하는 금속 촉매는 상기 하부 캡핑층(120)이 형성하지 않고 동일한 결정화 공정을 진행한 다결정 실리콘층의 잔류 금속 촉매의 농도에 비해 최소한 상기 하부 캡핑층(120)에 잔류하는 제4금속 촉매(155) 만큼 농도가 줄어들 것이다.
만일, 상기 도 1b에서의 열처리 공정을 적절히 조절하여 상기 금속 촉매가 상기 비정질 실리콘층(130)까지만 확산하여 상기 제3금속 촉매를 형성되지 않도록 하여 상기 제1금속 촉매(151), 제2금속 촉매(152) 및 시드(153)만을 형성하고, 상기 금속 촉매층(150)과 상부 캡핑층(140)을 제거한 후, 상기 비정질 실리콘층(130)을 다결정 실리콘층(135)으로 결정화한다면, 상기 비정질 실리콘층(130) 내의 제2금속 촉매(152) 중 상기 하부 캡핑층(120)으로 확산해 가는 제4금속 촉매(155) 만큼의 농도가 줄어들어 극소량의 금속 촉매가 잔류하는 다결정 실리콘층을 얻을 수 있을 것이다.
도 1e를 참조하여 설명하면, 상기 다결정 실리콘층(135)을 패터닝하여 반도체층(200)을 형성하고, 상기 반도체층(200)상에 실리콘 산화막, 실리콘 질화막 및 이들의 복층 중 어느 하나로 게이트 절연막(210)을 형성한다.
이어서, 상기 게이트 절연막(210)상에 게이트 전극(220)을 형성하고, 상기 게이트 전극(220)상에 층간절연막(230)을 형성하고, 상기 층간절연막(230)의 소정 영역을 식각하여 상기 반도체층(200)의 소정 영역을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 통해 상기 반도체층(200)과 콘택하는 소오스/드레인 전극(240) 을 형성하여 박막트랜지스터를 완성한다.
따라서, 본 일 실시 예에서 종래에 비해 반도체층 내부에 잔류하는 금속 촉매의 농도에 작아 전기적 특성이 우수한 박막트랜지스터를 제공할 수 있다.
<실시 예 2>
도 2a 내지 도 2e는 본 발명의 다른 일실시 예에 따른 결정화법으로 결정화된 다결정 실리콘층을 포함하는 박막트랜지스터의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(100)상에 물리적 기상 증착법 또는 화학적 기상 증착법으로 실리콘 산화막 또는 실리콘 질화막으로 버퍼층(110)을 형성한다.
이때, 상기 버퍼층(110)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 버퍼층(110)상에 금속 촉매층(150)을 형성한다.
이때, 상기 금속 촉매층(150)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Cr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상을 포함하도록 형성하는데, 바람직하게는 Ni을 포함하는 금속 촉매층(150)을 형성하는 것이 바람직하다. 이는 이후 형성되는 상부 캡핑층, 비정질 실리콘층 및 하부 캡핑층에서 확산 속도가 빠르고, 상기 비정질 실리콘층을 결정화할 때, 결정화 특성이 우수하기 때문이다.
또한, 상기 금속 촉매층(150)은 약 1×1013 atoms/cm2 이하의 농도로 아주 적은 양으로 형성하는 것이 바람직한데, 이는 증착하는 금속 촉매의 양을 최소화하여 금속 촉매의 잔류량을 최소화하기 위해서이다.
이어서, 상기 금속 촉매층(150)상에 물리적 기상 증착법 또는 화학적 기상 증착법으로 하부 캡핑층(120)을 형성한다.
이때, 상기 하부 캡핑층(120)은 실리콘 질화막으로 형성하는 것이 바람직하며, 상기 실리콘 질화막은 굴절율가 1.9 이하인 것이 바람직한데, 이는 상기 하부 캡핑층(120)이 굴절율이 1.9 이하인 실리콘 질화막일 때, 금속 촉매의 확산이 용이하기 때문이다. 또한, 상기 하부 캡핑층(120)은 100 내지 5000Å의 두께로 형성된다.
이어서, 상기 하부 캡핑층(120)상에 비정질 실리콘층(130)을 형성한다.
이어서, 상기 비정질 실리콘층(130)상에 물리적 기상 증착법 또는 화학적 기상 증착법을 이용하여 상부 캡핑층(140)을 형성한다.
이때, 상기 상부 캡핑층(140)은 상기 하부 캡핑층(120)과 마찬가지로 굴절율이 1.9 이하인 실리콘 질화막으로 형성한다. 또한, 상기 상부 캡핑층(140)은 100 내지 5000Å의 두께로 형성된다.
이때, 상기 하부 캡핑층(120) 및 상부 캡핑층(140)은 각각 단일층으로 형성되어 있는 것으로 도시하고 있으나, 필요하다면, 각각 2 이상의 복수 층으로 형성하여도 무방하다.
도 2b를 참조하여 설명하면, 상기 기판을 로, RTA 또는 레이져 등과 같은 가열 장치로 열처리한다.
상기 열처리 공정에 의해 상기 금속 촉매층(150)의 금속 촉매는 확산하게 된다. 이때, 상기 열처리 공정은 750℃ 이하의 온도에서 수초 또는 수시간동안 진행된다.
이때, 상기 금속 촉매층(150)의 소정 금속 촉매는 확산 거리가 짧아 하부 캡핑층(120)까지 확산하여 제6금속 촉매(251)가 되고, 상기 금속 촉매층(150)의 소정 금속 촉매는 비정질 실리콘층(130)까지 확산하여 제7금속 촉매(252)가 된다. 이때, 상기 제7금속 촉매(252) 중 소정의 금속 촉매들은 상기 비정질 실리콘층(130)을 다결정 실리콘층으로 결정화하는 핵인 시드(253)를 형성한다. 이때, 상기 시드(253)는 비정질 실리콘층(130)까지 확산한 제7금속 촉매(252)가 어떤 임계점을 돌파하면서 형성되는 것으로, 일반적으로 비정질 실리콘층(130)까지 확산한 여러 제7금속 촉매(252)가 특정 갯수 이상이 모인 경우 시드(253)가 된다.
또한, 상기 금속 촉매층(150)의 소정 금속 촉매는 상기 하부 캡핑층(154)까지 확산하여 제8금속 촉매(254)가 될 수 있다. 이때, 바람직하게는 상기 금속 촉매층(150)의 금속 촉매의 확산은 비정질 실리콘층(130)까지만 이루어지도록 하는 것이 바람직하다. 이는 불필요하게 공정 시간(열처리 시간)을 늘려 기판에 손상을 줄 확률을 높일 필요가 없기 때문이다.
이때, 각 층에서 금속 촉매의 농도는 상부 캡핑층(140), 비정질 실리콘층(130) 및 상부 캡핑층(120) 순으로 높다.(이는 상기 제1실시 예와는 역순의 적층순 서이다) 이는 어느 한 순간의 농도를 말하는 것으로 상기 비정질 실리콘층(130)에 시드(253)이 형성되고, 상기 비정질 실리콘층(130)이 결정화되기 시작하는 시점에서 결정화가 완료되기 직전의 시점에서의 상태이다.
도 2c를 참조하여 설명하면, 상기 도 2b를 참조하여 설명한 열처리 공정을 계속하여 진행하면, 도 2c에서 도시한 바와 같이 상기 금속 촉매층(150)에서 금속 촉매가 비정질 실리콘층(130)으로 확산하여 형성된 상기 시드(253)를 핵으로 하여 상기 비정질 실리콘층(130)이 다결정 실리콘층(135)으로 결정화된다.
이때, 본 실시 예에서는 상기 <실시 예 1>과는 다르게 상부 캡핑층(140) 또는 금속 촉매층(150)을 제거하지 않아야 한다.(이때, 도 2b를 참조하여 설명한 금속 촉매를 확산시키는 열처리가 제1열처리 공정이고, 도 2c를 참조하여 설명한 결정화 열처리는 제2열처리 공정으로 구분될 수 있다.)
이때, 상기 결정화를 위한 열처리 진행 중 또는 결정화가 완료된 후의 추가적인 열처리에 의해 상기 다결정 실리콘층 내부의 제7금속 촉매(252)들 중 일부는 상부 캡핑층(140)으로 확산하여 상부 갭핑층(140)에 존재하는 제8금속 촉매(255)이 될 수 있다.
이때, 각 층에서 금속 촉매의 농도는 상부 캡핑층(140)과 다결정 실리콘층(135)의 농도는 비슷하고, 상기 하부 캡핑층(120)의 농도는 상기 상부 캡핑층(140)과 다결정 실리콘층(135)의 농도보다는 높다. 이는 상기 다결정 실리콘층(135)으로부터 상부 캡핑층(140)으로 확산해 가는 제8금속 촉매(255)에 의해서이다. 즉, 상기 제8금속 촉매(255)가 계속적으로 상기 상부 캡핑층(140)으로 확산하여 상기 다 결정 실리콘층(135)와 상부 캡핑층(140)의 농도가 유사해지려는 성질 때문이다.
만일 상기 상부 캡핑층(140)이 존재하지 않거나, 상기 금속 촉매이 확산되지 않는 다른 층이라고 하면, 상기 다결정 실리콘층(135)에는 상기 하부 캡핑층(120)에서 확산하여 제7금속 촉매(252)이 됨으로서 그 농도는 계속 증가할 것이기 때문이다.
도 2d를 참조하여 설명하면, 상기 다결정 실리콘층(135)의 결정화가 완료된 후, 상기 상부 캡핑층(140)을 제거한다.
이때, 도에서 도시된 바와 같이 다결정 실리콘층(135) 내에는 제7금속 촉매(152)와 시드(153)이 잔류하고, 하부 캡핑층(120)에는 제4금속 촉매(251)가 잔류하게 된다.
따라서, 상기 다결정 실리콘층(135) 내에 잔류하는 금속 촉매는 상기 상부 캡핑층(140)이 형성하지 않고 동일한 결정화 공정을 진행한 다결정 실리콘층의 잔류 금속 촉매의 농도에 비해 최소한 상기 상부 캡핑층(140)으로 확산하여 나간 제9금속 촉매(255) 만큼 농도가 줄어들 것이다.
도 2e를 참조하여 설명하면, 상기 다결정 실리콘층(135)을 패터닝하여 반도체층(200)을 형성하고, 상기 반도체층(200)상에 실리콘 산화막, 실리콘 질화막 및 이들의 복층 중 어느 하나로 게이트 절연막(210)을 형성한다.
이어서, 상기 게이트 절연막(210)상에 게이트 전극(220)을 형성하고, 상기 게이트 전극(220)상에 층간절연막(230)을 형성하고, 상기 층간절연막(230)의 소정 영역을 식각하여 상기 반도체층(200)의 소정 영역을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 통해 상기 반도체층(200)과 콘택하는 소오스/드레인 전극(240)을 형성하여 박막트랜지스터를 완성한다.
따라서, 본 일 실시 예에서 종래에 비해 반도체층 내부에 잔류하는 금속 촉매의 농도에 작아 전기적 특성이 우수한 박막트랜지스터를 제공할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막트랜지스터 및 그의 제조 방법은 반도체층에 잔류하는 금속 촉매의 농도가 소량이므로서 전기적 특성이 우수한 박막트랜지스터를 제공할 수 있는 효과가 있다.
Claims (12)
- 기판;상기 기판상에 위치한 1 이상의 캡핑층;상기 1 이상의 캡핑층상에 형성된 반도체층; 및상기 반도체층상에 형성된 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 캡핑층과 기판 사이에 버퍼층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 캡핑층 내에는 금속 촉매가 존재하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층은 SGS 결정화법으로 결정화된 다결정 실리콘층인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 캡핑층과 기판사이에 금속 촉매층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 캡핑층은 실리콘 질화막을 포함하고 있고, 굴절율이 1.9 이하인 것을 특징으로 하는 박막트랜지스터.
- 기판을 준비하는 단계;상기 기판상에 하부 캡핑층을 형성하는 단계;상기 하부 캡핑층상에 비정질 실리콘층상을 형성하는 단계;상기 비정질 실리콘층상에 상부 캡핑층을 형성하는 단계;상기 상부 캡핑층상에 금속 촉매층을 형성하는 단계;상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층을 결정화하는 단계;상기 금속 촉매층 및 상부 캡핑층을 제거하는 단계; 및상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 기판을 준비하는 단계;상기 기판상에 금속 촉매층을 형성하는 단계;상기 금속 촉매층상에 하부 캡핑층을 형성하는 단계;상기 하부 캡핑층상에 비정질 실리콘층상을 형성하는 단계;상기 비정질 실리콘층상에 상부 캡핑층을 형성하는 단계;상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층을 결정화하는 단계;상기 상부 캡핑층을 제거하는 단계; 및상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 7 항 또는 제 8 항에 있어서,상기 반도체층을 형성하는 단계 이후에,상기 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 게이트 전극을 형성하는 단계;상기 게이트 전극상에 층간절연막을 형성하는 단계; 및상기 반도체층의 소정 영역과 콘택하는 소오스/드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 7 항 또는 제 8 항에 있어서,상기 금속 촉매층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Cr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상을 포함하고 있는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 7 항 또는 제 8 항에 있어서,상기 금속 촉매층은 금속 촉매의 농도가 1013 atoms/cm2 이하인 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 7 항 또는 제 8 항에 있어서,상기 상부 캡핑층 또는 하부 캡핑층은 실리콘 질화막을 포함하고 있고, 굴절율이 1.9 이하인 것을 특징으로 하는 박막트랜지스터 제조 방법.
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