JP3507117B2 - Ｔｆｔ基板及び該基板を有する液晶表示装置 - Google Patents
Ｔｆｔ基板及び該基板を有する液晶表示装置Info
- Publication number
- JP3507117B2 JP3507117B2 JP03327494A JP3327494A JP3507117B2 JP 3507117 B2 JP3507117 B2 JP 3507117B2 JP 03327494 A JP03327494 A JP 03327494A JP 3327494 A JP3327494 A JP 3327494A JP 3507117 B2 JP3507117 B2 JP 3507117B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate electrode
- present
- substrate
- wiring portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
Description
【０００１】本発明はＴＦＴ基板及び該ＴＦＴ基板を用
いた液晶表示装置に関し、更に詳しくは、テレビジョン
画像などの高解像度の画像表示に好適に用いることが可
能な液晶表示装置及び該装置に好適に用いられるＴＦＴ
基板に関する。
いた液晶表示装置に関し、更に詳しくは、テレビジョン
画像などの高解像度の画像表示に好適に用いることが可
能な液晶表示装置及び該装置に好適に用いられるＴＦＴ
基板に関する。
【０００２】
【従来の技術】それぞれがストライプ状電極を有する一
対の基板を、互いに電極が交差するように対向配置して
なる単純マトリクス型の液晶表示装置は、時刻や簡単な
画像表示には十分であるが時分割駆動には限界が有り、
テレビ画像等の高解像度で高品位が要求される映像表示
になると必要な画素数が膨大となり、時分割駆動で制御
することができなくなる。そこで近年、単純マトリクス
方式に変わって、アクティブマトリクス方式が開発され
た。
対の基板を、互いに電極が交差するように対向配置して
なる単純マトリクス型の液晶表示装置は、時刻や簡単な
画像表示には十分であるが時分割駆動には限界が有り、
テレビ画像等の高解像度で高品位が要求される映像表示
になると必要な画素数が膨大となり、時分割駆動で制御
することができなくなる。そこで近年、単純マトリクス
方式に変わって、アクティブマトリクス方式が開発され
た。
【０００３】アクティブマトリクス方式の液晶表示装置
は、一方の基板に共通電極を設け、他方の電極に画素毎
の画素電極を設け、該画素電極毎にスイッチング素子と
して薄膜トランジスタ（以下「ＴＦＴ」と記す）を配
し、制御する駆動方式である。ＴＦＴはソース電極及び
ドレイン電極と呼ばれる２つの主電極と、ゲート電極と
呼ばれる制御電極を有するが、上記アクティブマトリク
ス方式では通常、一方の主電極を信号線に、他方の主電
極を画素電極に、ゲート電極を走査線に接続している。
尚、トランジスタの主電極のどちらがソース電極である
かはトランジスタの種類及び印加電圧の極性によって変
わり得るため、本明細書においては表示信号線に接続し
た側をソース電極、画素電極に接続した側をドレイン電
極とする。
は、一方の基板に共通電極を設け、他方の電極に画素毎
の画素電極を設け、該画素電極毎にスイッチング素子と
して薄膜トランジスタ（以下「ＴＦＴ」と記す）を配
し、制御する駆動方式である。ＴＦＴはソース電極及び
ドレイン電極と呼ばれる２つの主電極と、ゲート電極と
呼ばれる制御電極を有するが、上記アクティブマトリク
ス方式では通常、一方の主電極を信号線に、他方の主電
極を画素電極に、ゲート電極を走査線に接続している。
尚、トランジスタの主電極のどちらがソース電極である
かはトランジスタの種類及び印加電圧の極性によって変
わり得るため、本明細書においては表示信号線に接続し
た側をソース電極、画素電極に接続した側をドレイン電
極とする。
【０００４】図１にアクティブマトリクス方式の液晶表
示装置のＴＦＴ基板の一例を模式的に示す。図中２は走
査線、３は信号線、４は画素電極、１０はＴＦＴであ
る。本図に示した様に、走査線２及び信号線３によりマ
トリクスが組まれ、各画素毎に設けたＴＦＴ１０の動作
を制御することによって画素電極４への電圧印加が制御
され、所望の表示が得られる。
示装置のＴＦＴ基板の一例を模式的に示す。図中２は走
査線、３は信号線、４は画素電極、１０はＴＦＴであ
る。本図に示した様に、走査線２及び信号線３によりマ
トリクスが組まれ、各画素毎に設けたＴＦＴ１０の動作
を制御することによって画素電極４への電圧印加が制御
され、所望の表示が得られる。
【０００５】更に図２にＴＦＴ１０及びその周辺部を示
した。図２中１はゲート電極、６は半導体層、７はソー
ス電極、８はドレイン電極、９−１〜９−３はそれぞれ
層間絶縁層、２〜４はそれぞれ図１の説明と同じであ
る。図２（ｂ）は図２（ａ）の模式的Ｂ−Ｂ’断面図、
図２（ｃ）は図２（ａ）の模式的Ｃ−Ｃ’断面図であ
る。尚、図２（ａ）では簡略化のため、層間絶縁層９を
省略して示してある。
した。図２中１はゲート電極、６は半導体層、７はソー
ス電極、８はドレイン電極、９−１〜９−３はそれぞれ
層間絶縁層、２〜４はそれぞれ図１の説明と同じであ
る。図２（ｂ）は図２（ａ）の模式的Ｂ−Ｂ’断面図、
図２（ｃ）は図２（ａ）の模式的Ｃ−Ｃ’断面図であ
る。尚、図２（ａ）では簡略化のため、層間絶縁層９を
省略して示してある。
【０００６】図２に示した様に、絶縁性の透明基板上に
形成した半導体層６上に層間絶縁層９−１を介してゲー
ト電極１が形成され、更に層間絶縁層９−２を被覆した
後、該層間絶縁層９−２にコンタクトホールを穿ってソ
ース電極７及びドレイン電極８が形成される。通常、半
導体層６の素材としては、多結晶やアモルファスＳｉ、
或いは単結晶Ｓｉが用いられ、ゲート電極１及び走査線
２の素材としては成膜が容易なｐｏｌｙ−Ｓｉ或いはＡ
ｌ，Ｃｒ，Ｔａ等の金属が用いられる。また、ソース電
極７及び信号線３はＡｌ等金属で、画素電極４は透明な
ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）が用いら
れている。
形成した半導体層６上に層間絶縁層９−１を介してゲー
ト電極１が形成され、更に層間絶縁層９−２を被覆した
後、該層間絶縁層９−２にコンタクトホールを穿ってソ
ース電極７及びドレイン電極８が形成される。通常、半
導体層６の素材としては、多結晶やアモルファスＳｉ、
或いは単結晶Ｓｉが用いられ、ゲート電極１及び走査線
２の素材としては成膜が容易なｐｏｌｙ−Ｓｉ或いはＡ
ｌ，Ｃｒ，Ｔａ等の金属が用いられる。また、ソース電
極７及び信号線３はＡｌ等金属で、画素電極４は透明な
ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）が用いら
れている。
【０００７】
【発明が解決しようとする課題】ＴＦＴの周辺部は、必
要な層が重なって配置、或いは交差するために図２
（ｂ）及び図２（ｃ）に示した様に、その断面には段差
が生じ、該段差において、その上に被覆された層が断線
し易いという問題がある。
要な層が重なって配置、或いは交差するために図２
（ｂ）及び図２（ｃ）に示した様に、その断面には段差
が生じ、該段差において、その上に被覆された層が断線
し易いという問題がある。
【０００８】特に、走査線２から引き出されて形成され
るゲート電極１は、半導体層６による段差部分でのパタ
ーニング不良が発生し易く、ＴＦＴ基板の歩留を低下さ
せる一因となっていた。また、画素サイズの増加に伴
い、走査線の長さが長くなり、抵抗が増大して十分なパ
ルスが印加できないという問題点も有していた。
るゲート電極１は、半導体層６による段差部分でのパタ
ーニング不良が発生し易く、ＴＦＴ基板の歩留を低下さ
せる一因となっていた。また、画素サイズの増加に伴
い、走査線の長さが長くなり、抵抗が増大して十分なパ
ルスが印加できないという問題点も有していた。
【０００９】本発明はこの様な問題点に鑑み、ゲート電
極と走査線との接続を確実にして、ＴＦＴ基板の製造効
率を高め且つ走査線の抵抗を低減して高画素表示も可能
にすることを目的とする。
極と走査線との接続を確実にして、ＴＦＴ基板の製造効
率を高め且つ走査線の抵抗を低減して高画素表示も可能
にすることを目的とする。
【００１０】又、本発明は、配向制御膜の配向制御性を
向上させた良好な液晶表示装置の提供を目的とする。
向上させた良好な液晶表示装置の提供を目的とする。
【００１１】
【課題を解決するための手段】本発明は、持体と、該支
持体上に設けられた、半導体層とソース電極とドレイン
電極とゲート電極とを有するトランジスタの複数と、各
トランジスタ毎に設けられ、前記ドレイン電極に接続さ
れた画素電極と、前記ソース電極に接続された信号線の
複数本と、前記ゲート電極に接続された走査線の複数本
と、を有するＴＦＴ基板において、前記ゲート電極と前
記走査線の一部を含み、前記信号線と接続する前記ソー
ス電極と、該ソース電極に隣接する画素電極との間を通
り、該隣接する画素電極を内包することなく、該ソース
電極を周回する環状構造の配線部を有することを特徴と
するＴＦＴ基板である。
持体上に設けられた、半導体層とソース電極とドレイン
電極とゲート電極とを有するトランジスタの複数と、各
トランジスタ毎に設けられ、前記ドレイン電極に接続さ
れた画素電極と、前記ソース電極に接続された信号線の
複数本と、前記ゲート電極に接続された走査線の複数本
と、を有するＴＦＴ基板において、前記ゲート電極と前
記走査線の一部を含み、前記信号線と接続する前記ソー
ス電極と、該ソース電極に隣接する画素電極との間を通
り、該隣接する画素電極を内包することなく、該ソース
電極を周回する環状構造の配線部を有することを特徴と
するＴＦＴ基板である。
【００１２】又、本発明は、上記本発明のＴＦＴ基板
と、支持体上に共通電極を設けた対向基板と、前記ＴＦ
Ｔ基板と対向基板との間に配置された液晶とを有するこ
とを特徴とする液晶表示装置である。
と、支持体上に共通電極を設けた対向基板と、前記ＴＦ
Ｔ基板と対向基板との間に配置された液晶とを有するこ
とを特徴とする液晶表示装置である。
【００１３】
【実施例】（実施例１）
図３に本発明の好適な一実施例を示す。図中の符号は前
記図１及び図２と同じである。図３（ａ）は模式的平面
図を、図３（ｂ）は図３（ａ）における模式的Ａ−Ａ’
断面図を示す。尚、図３（ａ）において、層間絶縁層９
は省略してある。
記図１及び図２と同じである。図３（ａ）は模式的平面
図を、図３（ｂ）は図３（ａ）における模式的Ａ−Ａ’
断面図を示す。尚、図３（ａ）において、層間絶縁層９
は省略してある。
【００１４】本実施例において、走査線２及びゲート電
極１は多結晶Ｓｉ、Ａｌ，Ｍｏ，Ｔａなどの金属などの
導電層が好適に用いられ、ＴＦＴ用半導体層６として
は、６００℃の減圧ＣＶＤで成長或いはａ−Ｓｉから成
長させた多結晶Ｓｉ、ａ−Ｓｉ、及び、単結晶Ｓｉが好
適に用いられる。単結晶Ｓｉとしては、本発明者が先に
提案した、多孔質Ｓｉ上にエピタキシャル成長させて絶
縁層上に貼り合わせた後多孔質層を除去し得られるＳＯ
Ｉ基板上の単結晶Ｓｉがほとんど欠陥もなく、優れた半
導体素子特性が得られるため、本発明に好ましく用いる
ことができる。また、信号線３にはＡｌ，Ａｌ−Ｓｉ或
いはＡｌ−Ｓｉ−Ｃｕの合金等の金属が好適に用いられ
る。
極１は多結晶Ｓｉ、Ａｌ，Ｍｏ，Ｔａなどの金属などの
導電層が好適に用いられ、ＴＦＴ用半導体層６として
は、６００℃の減圧ＣＶＤで成長或いはａ−Ｓｉから成
長させた多結晶Ｓｉ、ａ−Ｓｉ、及び、単結晶Ｓｉが好
適に用いられる。単結晶Ｓｉとしては、本発明者が先に
提案した、多孔質Ｓｉ上にエピタキシャル成長させて絶
縁層上に貼り合わせた後多孔質層を除去し得られるＳＯ
Ｉ基板上の単結晶Ｓｉがほとんど欠陥もなく、優れた半
導体素子特性が得られるため、本発明に好ましく用いる
ことができる。また、信号線３にはＡｌ，Ａｌ−Ｓｉ或
いはＡｌ−Ｓｉ−Ｃｕの合金等の金属が好適に用いられ
る。
【００１５】図３（ａ）に示されるように、本実施例に
おいては、ソース電極７を周回するように走査線２から
延びた配線部２’とゲート電極１が設けられている。つ
まり、配線部２’とゲート電極１とは電気的に接続さ
れ、また、配線部２’とゲート電極１とは走査線２にそ
れぞれ電気的に接続されている。従って、ソース電極７
の周囲には、走査線２，配線部２’及びゲート電極１と
で構成される環状構造の配線領域が形成されている。云
いかえれば、ゲート電極１は一方では配線部２’を介し
ているが走査線２と２箇所で接続された構成とされてい
る。
おいては、ソース電極７を周回するように走査線２から
延びた配線部２’とゲート電極１が設けられている。つ
まり、配線部２’とゲート電極１とは電気的に接続さ
れ、また、配線部２’とゲート電極１とは走査線２にそ
れぞれ電気的に接続されている。従って、ソース電極７
の周囲には、走査線２，配線部２’及びゲート電極１と
で構成される環状構造の配線領域が形成されている。云
いかえれば、ゲート電極１は一方では配線部２’を介し
ているが走査線２と２箇所で接続された構成とされてい
る。
【００１６】つまり、図３に示した様に、本発明におい
ては、ソース電極７の周囲を周回する配線部２’によ
り、ゲート電極１と走査線２との接続が２箇所で行なわ
れるため、例え一方の配線部分でパターニング不良が起
こっても、もう一方の配線によって電気的接続が達成さ
れる。また、環状配線部２’により、ソース電極７周辺
部の段差が緩和されるため、段差による液晶の配向不良
も改善され、表示画像品質が向上する。
ては、ソース電極７の周囲を周回する配線部２’によ
り、ゲート電極１と走査線２との接続が２箇所で行なわ
れるため、例え一方の配線部分でパターニング不良が起
こっても、もう一方の配線によって電気的接続が達成さ
れる。また、環状配線部２’により、ソース電極７周辺
部の段差が緩和されるため、段差による液晶の配向不良
も改善され、表示画像品質が向上する。
【００１７】また配線部２’とゲート電極１によってバ
イパス線とも云えるラインがそれぞれの画素に対して形
成されるため、このようなバイパス線が形成されない走
査線に比べて、走査線の抵抗値も約３／４に減少し、高
密度に画素を有する、例えば０．７インチ３０万画素の
液晶表示装置も実現できた。また本実施例ではメサ型の
ＴＦＴを図示したがこれに限定されず、ＬＯＣＯＳ分離
型ＴＦＴ等でも良い。尚、ＬＯＣＯＳ分離型ＴＦＴでも
よいのは以下に説明する他の実施例においても同様であ
る。
イパス線とも云えるラインがそれぞれの画素に対して形
成されるため、このようなバイパス線が形成されない走
査線に比べて、走査線の抵抗値も約３／４に減少し、高
密度に画素を有する、例えば０．７インチ３０万画素の
液晶表示装置も実現できた。また本実施例ではメサ型の
ＴＦＴを図示したがこれに限定されず、ＬＯＣＯＳ分離
型ＴＦＴ等でも良い。尚、ＬＯＣＯＳ分離型ＴＦＴでも
よいのは以下に説明する他の実施例においても同様であ
る。
【００１８】以下、上記説明したＴＦＴ基板を用いて作
製した液晶表示装置の概略的断面図を図１７に示す。
製した液晶表示装置の概略的断面図を図１７に示す。
【００１９】図１７は支持体１７上に図２（ａ）〜図２
（ｃ）に示される層構造上に更に配向膜１９−１を形成
したＴＦＴ基板を有する液晶表示装置が示されている。
図中、１８は液晶層、１９−２は対向基板の支持体２１
上に形成されたＩＴＯなどのインジウム又はスズを含有
する酸化物に代表される透明導電層で形成された共通電
極２０上に配された配向膜である。
（ｃ）に示される層構造上に更に配向膜１９−１を形成
したＴＦＴ基板を有する液晶表示装置が示されている。
図中、１８は液晶層、１９−２は対向基板の支持体２１
上に形成されたＩＴＯなどのインジウム又はスズを含有
する酸化物に代表される透明導電層で形成された共通電
極２０上に配された配向膜である。
【００２０】配向膜としてはポリイミド，ポリアミド，
ＳｉＯ2などの絶縁性材料が好適に用いることができ
る。また配向膜はＳｉＯ2などの無機絶縁材料を斜方蒸
着することによって好ましい配向特性を与えることがで
きる。或いは、ポリイミドやポリアミドなどの高分子材
料を塗布後、その表面をラビング処理することによって
好ましい配向特性を与えることができる。
ＳｉＯ2などの絶縁性材料が好適に用いることができ
る。また配向膜はＳｉＯ2などの無機絶縁材料を斜方蒸
着することによって好ましい配向特性を与えることがで
きる。或いは、ポリイミドやポリアミドなどの高分子材
料を塗布後、その表面をラビング処理することによって
好ましい配向特性を与えることができる。
【００２１】尚、配向膜（配向制御膜）としてはポリイ
ミドやポリアミドをラビング処理する場合の方が膜形成
が簡便であり、また配向特性を所望に応じて調整し易い
ため好ましい。
ミドやポリアミドをラビング処理する場合の方が膜形成
が簡便であり、また配向特性を所望に応じて調整し易い
ため好ましい。
【００２２】また、層間絶縁層９−３の変わりに配向膜
１９−１を設けても良いものである。
１９−１を設けても良いものである。
【００２３】尚、以下に説明される実施例において作製
されたＴＦＴ基板も本実施例と同様に共通電極を有する
対向基板とＴＦＴ基板との間に液晶層を挟持することで
液晶表示装置とすることができる。
されたＴＦＴ基板も本実施例と同様に共通電極を有する
対向基板とＴＦＴ基板との間に液晶層を挟持することで
液晶表示装置とすることができる。
【００２４】またその場合も所望に応じて適宜配向膜が
形成される。
形成される。
【００２５】（実施例２）
図４に本発明第２の実施例を示す。符号は図１と同じで
あり、図４（ａ）は模式的平面図、図４（ｂ）は図４
（ａ）のＤ−Ｄ’断面図を示す。
あり、図４（ａ）は模式的平面図、図４（ｂ）は図４
（ａ）のＤ−Ｄ’断面図を示す。
【００２６】本実施例は、カラー表示を意図した装置で
ある。カラー表示は、各画素に、赤（Ｒ）、緑（Ｇ）、
青（Ｂ）のカラーフィルターを割り当て、３色を１単位
としてその組合せで各色を表示する。従って、１単位の
３画素が互いに近接していることが望ましい。
ある。カラー表示は、各画素に、赤（Ｒ）、緑（Ｇ）、
青（Ｂ）のカラーフィルターを割り当て、３色を１単位
としてその組合せで各色を表示する。従って、１単位の
３画素が互いに近接していることが望ましい。
【００２７】このような画素の配置の一例を図５に示
す。図５に示されるように、カラー表示の場合、Ｒ（又
はＧ或いはＢ）が列状に配列されると表示性能が充分で
なくなる場合があるため、隣接する上下走査線間で画素
ピッチをずらして配することが望ましい。また、このよ
うな配列とすることで、上記したような１単位の３画素
（Ｒ．Ｇ．Ｂ）を互いに近接して配置することが容易に
なる。
す。図５に示されるように、カラー表示の場合、Ｒ（又
はＧ或いはＢ）が列状に配列されると表示性能が充分で
なくなる場合があるため、隣接する上下走査線間で画素
ピッチをずらして配することが望ましい。また、このよ
うな配列とすることで、上記したような１単位の３画素
（Ｒ．Ｇ．Ｂ）を互いに近接して配置することが容易に
なる。
【００２８】故に、白黒表示では一般的な図１に示され
るような碁盤目状配置をずらしたパターンが用いられ
る。
るような碁盤目状配置をずらしたパターンが用いられ
る。
【００２９】本実施例は、本発明のゲート電極配線の環
状構造と、上記カラー表示における画素配置とを効率良
く組合せた例である。
状構造と、上記カラー表示における画素配置とを効率良
く組合せた例である。
【００３０】本実施例では隣接する走査線２に対応して
設けられた画素電極４のピッチがずらされている点と、
ＴＦＴのソース電極７が図面下方にずらされた関係から
走査線２が屈曲されている点が基本的に実施例１と異な
っている。
設けられた画素電極４のピッチがずらされている点と、
ＴＦＴのソース電極７が図面下方にずらされた関係から
走査線２が屈曲されている点が基本的に実施例１と異な
っている。
【００３１】本実施例の場合も、実施例１と同様にソー
ス電極７の周囲を配線部２’とゲート電極１及び走査線
２によって形成された導電層としているので、図４
（ｂ）に示されるように段差の程度が緩和され配向性の
乱れを大幅に改善することができ、またゲート電極１や
走査線２或いはゲート電極１と走査線２との接続部での
導電層の断切れも防止することができる。
ス電極７の周囲を配線部２’とゲート電極１及び走査線
２によって形成された導電層としているので、図４
（ｂ）に示されるように段差の程度が緩和され配向性の
乱れを大幅に改善することができ、またゲート電極１や
走査線２或いはゲート電極１と走査線２との接続部での
導電層の断切れも防止することができる。
【００３２】また、本実施例においても実施例１と同様
に配線領域を環状構造としているのでパターニング不良
による断線の発生も改善することができる。
に配線領域を環状構造としているのでパターニング不良
による断線の発生も改善することができる。
【００３３】更に、実施例１と同様に走査線２の抵抗値
も減少することができ、より高密度、高精細のカラー表
示を優れた品位で行なうことができる。
も減少することができ、より高密度、高精細のカラー表
示を優れた品位で行なうことができる。
【００３４】（実施例３）
図６に本発明第３の実施例を示す。図中の符号は図１、
２と同じである。
２と同じである。
【００３５】本実施例は、１つのＴＦＴに１ａと１ｂの
２本のゲート電極を設けた例である。
２本のゲート電極を設けた例である。
【００３６】また、本実施例は実施例２と同様に隣接す
る走査線に対応する画素電極をずらして配してある。信
号線３の一部は走査線２の一部と重なって形成されてい
る。
る走査線に対応する画素電極をずらして配してある。信
号線３の一部は走査線２の一部と重なって形成されてい
る。
【００３７】本実施例の配線領域も走査線２と配線部
２’及びゲート電極１ａ，１ｂとで環状構造が形成され
ている。
２’及びゲート電極１ａ，１ｂとで環状構造が形成され
ている。
【００３８】尚、本実施例においてはゲート電極が１ａ
と１ｂの２本とされているので、配線パターニングの際
のゲート電極のパターニング不良による歩留りの低下を
更に防ぐことができる。
と１ｂの２本とされているので、配線パターニングの際
のゲート電極のパターニング不良による歩留りの低下を
更に防ぐことができる。
【００３９】また、ゲート電極を複数有しているため、
表示装置の階調特性に影響を及ぼすＴＦＴのリーク電流
を低減して高階調表示が実現する。
表示装置の階調特性に影響を及ぼすＴＦＴのリーク電流
を低減して高階調表示が実現する。
【００４０】尚、ゲート電極は本実施例に示されるよう
に２本に限ることはなく、３本以上としても良い。
に２本に限ることはなく、３本以上としても良い。
【００４１】また、ゲート電極はいずれも走査線２と配
線部２’に接続された例を示したが、片方、例えばゲー
ト電極１ａが走査線２と配線部２’に接続され、ゲート
電極１ｂが走査線２又は配線部２’のいずれか一方に接
続されていても良いものである（図１８）。
線部２’に接続された例を示したが、片方、例えばゲー
ト電極１ａが走査線２と配線部２’に接続され、ゲート
電極１ｂが走査線２又は配線部２’のいずれか一方に接
続されていても良いものである（図１８）。
【００４２】この場合も同様に高階調表示の実現を図る
ことができる。
ことができる。
【００４３】更に、図１９に示されるように、信号線３
とソース電極７とのコンタクト部がゲート電極１ａ，１
ｂ，走査線２，配線部２”で構成されるような環状ゲー
トの外側に位置するようにしても良い。
とソース電極７とのコンタクト部がゲート電極１ａ，１
ｂ，走査線２，配線部２”で構成されるような環状ゲー
トの外側に位置するようにしても良い。
【００４４】つまり、図６に示される例では環状構造と
された配線領域がソース電極７と信号線３とのコンタク
ト部を取り囲むように形成されているが、図１９では環
状構造とされた配線領域の外側に上記コンタクト部を配
した例である。
された配線領域がソース電極７と信号線３とのコンタク
ト部を取り囲むように形成されているが、図１９では環
状構造とされた配線領域の外側に上記コンタクト部を配
した例である。
【００４５】この場合も上述の如く配線不良による歩留
り低下を防ぐことができる。
り低下を防ぐことができる。
【００４６】又、上述したようにソース・ドレイン間に
２つ（或いは複数）のゲートを設け、これによってＴＦ
ＴをＯＮ・ＯＦＦできる構成とすることで、ＴＦＴの半
導体層中に結晶欠陥などのリーク電流発生要因が存在す
る場合であっても、この複数のゲートを設けることによ
ってより確実なＴＦＴのＯＮ・ＯＦＦを行なうことがで
きる。特に、リーク電流が生ずるような結晶欠陥などが
あっても充分なＯＦＦを少なくとも１つのゲート電極が
達成することができるようになるのでリーク電流は全画
素で極めて低く抑えることができる。
２つ（或いは複数）のゲートを設け、これによってＴＦ
ＴをＯＮ・ＯＦＦできる構成とすることで、ＴＦＴの半
導体層中に結晶欠陥などのリーク電流発生要因が存在す
る場合であっても、この複数のゲートを設けることによ
ってより確実なＴＦＴのＯＮ・ＯＦＦを行なうことがで
きる。特に、リーク電流が生ずるような結晶欠陥などが
あっても充分なＯＦＦを少なくとも１つのゲート電極が
達成することができるようになるのでリーク電流は全画
素で極めて低く抑えることができる。
【００４７】これによって、表示の欠陥（傷、白抜けな
ど）などが減少し、歩留りが高くなる一方で高コントラ
ストの画像表示を実現することが可能になる。
ど）などが減少し、歩留りが高くなる一方で高コントラ
ストの画像表示を実現することが可能になる。
【００４８】（実施例４）
図７に本発明第４の実施例を示す。図７（ａ）は模式的
平面図、図７（ｂ）は図７（ａ）の模式的Ｅ−Ｅ’断面
図である。図７に示すように、本実施例では信号線３を
ＴＦＴの半導体領域上で広げて下部の半導体層６に光が
入射することを防止する構造を持たせている以外は実施
例１と実質的に同じである。これによりＴＦＴの半導体
のリーク電流が低減し、高コントラストの表示が実現す
る。尚、ゲート電極１と信号線３の一部とは図７（ｂ）
に示されるように一部重なって形成されている。
平面図、図７（ｂ）は図７（ａ）の模式的Ｅ−Ｅ’断面
図である。図７に示すように、本実施例では信号線３を
ＴＦＴの半導体領域上で広げて下部の半導体層６に光が
入射することを防止する構造を持たせている以外は実施
例１と実質的に同じである。これによりＴＦＴの半導体
のリーク電流が低減し、高コントラストの表示が実現す
る。尚、ゲート電極１と信号線３の一部とは図７（ｂ）
に示されるように一部重なって形成されている。
【００４９】（実施例５）
図８に本発明第５の実施例を説明するための模式的平面
図を示す。本実施例は、実施例２の変形例であり、各画
素に対して走査線２，配線部２’及びゲート電極１で形
成される配線領域の環状構造を対称型とすることによ
り、各層形成により生じる段差をより一層なめらかにす
ることができ歩留りが向上し、また開口率を増大するこ
とができるので明るい表示が可能となり、表示特性が向
上する。同時に上述の実施例と同様走査線抵抗も低下
し、所望の走査パルスを入力することができる。
図を示す。本実施例は、実施例２の変形例であり、各画
素に対して走査線２，配線部２’及びゲート電極１で形
成される配線領域の環状構造を対称型とすることによ
り、各層形成により生じる段差をより一層なめらかにす
ることができ歩留りが向上し、また開口率を増大するこ
とができるので明るい表示が可能となり、表示特性が向
上する。同時に上述の実施例と同様走査線抵抗も低下
し、所望の走査パルスを入力することができる。
【００５０】（実施例６）
図９に本発明第６の実施例を説明するための模式的平面
図を示す。本実施例では実施例２と同様に各信号線に対
して一列ごとに画素電極を交互に配置している。また、
信号線３の一部とゲート電極１とを重ねて配置してＴＦ
Ｔのリーク電流の発生を防いでいる。この構成により開
口率が高く明るい表示が実現する。更に、Ｒ，Ｇ，Ｂ画
素を三角形の頂点となるように配置し（デルタ配列）、
Ｒ，Ｇ，Ｂを１周期とし、各色が１．５画素ピッチで設
けられるような配置においても、高開口率が実現できる
ことは言うまでもない。
図を示す。本実施例では実施例２と同様に各信号線に対
して一列ごとに画素電極を交互に配置している。また、
信号線３の一部とゲート電極１とを重ねて配置してＴＦ
Ｔのリーク電流の発生を防いでいる。この構成により開
口率が高く明るい表示が実現する。更に、Ｒ，Ｇ，Ｂ画
素を三角形の頂点となるように配置し（デルタ配列）、
Ｒ，Ｇ，Ｂを１周期とし、各色が１．５画素ピッチで設
けられるような配置においても、高開口率が実現できる
ことは言うまでもない。
【００５１】ところでＴＦＴの周辺部は、前記したよう
に必要な層が重なって配置、或いは交差するために図２
（ｂ）に示した様に、その断面には段差が生じるため
に、該段差において配向制御膜の配向処理にむらが生じ
易いという問題がある。
に必要な層が重なって配置、或いは交差するために図２
（ｂ）に示した様に、その断面には段差が生じるため
に、該段差において配向制御膜の配向処理にむらが生じ
易いという問題がある。
【００５２】特に、図２（ａ）に示した画素角部６１で
は直交する信号線に挟まれ且つ段差が有るために配向特
性にむらが生じ易く液晶表示装置としての歩留を低下さ
せる原因となる場合がある。
は直交する信号線に挟まれ且つ段差が有るために配向特
性にむらが生じ易く液晶表示装置としての歩留を低下さ
せる原因となる場合がある。
【００５３】以下、このような配向制御膜の配向特性を
より一層向上させることができる配線構成について説明
する。
より一層向上させることができる配線構成について説明
する。
【００５４】（参考例１）
図１０に本発明の一参考例を示す。図中１はゲート電
極、２は走査線、３は信号線、４は画素電極、５は配線
部、６は半導体層、７はソース電極、８はドレイン電
極、９は層間絶縁層である。図１０（ａ）は模式的平面
図、図１０（ｂ）は図１０（ａ）における模式的Ｆ−
Ｆ’断面図である。尚、図１０（ａ）中の層間絶縁層は
省略して示してある。
極、２は走査線、３は信号線、４は画素電極、５は配線
部、６は半導体層、７はソース電極、８はドレイン電
極、９は層間絶縁層である。図１０（ａ）は模式的平面
図、図１０（ｂ）は図１０（ａ）における模式的Ｆ−
Ｆ’断面図である。尚、図１０（ａ）中の層間絶縁層は
省略して示してある。
【００５５】本参考例においては、支持体上にアモルフ
ァスシリコンや多結晶シリコンなどの半導体層６を形成
し、該半導体層６上に層間絶縁層９−１を形成し、該層
間絶縁層９−１上に導電層を形成した後パターニングし
て走査線２と画素に対応して突出部を形成する。突出部
の１つの群は前記半導体層６上に、前記層間絶縁層９−
１をゲート絶縁層として介して設けられゲート電極１と
される。突出部のもう１つの群は後に形成される信号線
３の位置に対応して設けられ配線部５とされる。但し、
この配線部５は前述の実施例のように一方の側がゲート
電極１とは接続されていない。
ァスシリコンや多結晶シリコンなどの半導体層６を形成
し、該半導体層６上に層間絶縁層９−１を形成し、該層
間絶縁層９−１上に導電層を形成した後パターニングし
て走査線２と画素に対応して突出部を形成する。突出部
の１つの群は前記半導体層６上に、前記層間絶縁層９−
１をゲート絶縁層として介して設けられゲート電極１と
される。突出部のもう１つの群は後に形成される信号線
３の位置に対応して設けられ配線部５とされる。但し、
この配線部５は前述の実施例のように一方の側がゲート
電極１とは接続されていない。
【００５６】その後、走査線２、ゲート電極１及び配線
部５上とそれらが形成されていない層間絶縁層９−１上
に層間絶縁層９−２を形成し、ソース電極７及びドレイ
ン電極８のためのコンタクトホールを形成する。
部５上とそれらが形成されていない層間絶縁層９−１上
に層間絶縁層９−２を形成し、ソース電極７及びドレイ
ン電極８のためのコンタクトホールを形成する。
【００５７】続いて、導電層を形成し、パターニングし
てソース電極７及びドレイン電極８を形成し、その後導
電層を形成、パターニングして信号線３を、ＩＴＯなど
の透明導電層を画素電極４として形成・パターニングす
る。
てソース電極７及びドレイン電極８を形成し、その後導
電層を形成、パターニングして信号線３を、ＩＴＯなど
の透明導電層を画素電極４として形成・パターニングす
る。
【００５８】その後、層間絶縁層９−３を形成して更に
ポリイミド，ポリアミドなどの配向制御膜（不図示）を
形成し、配向処理することで液晶表示装置の一方の基板
が作製される。
ポリイミド，ポリアミドなどの配向制御膜（不図示）を
形成し、配向処理することで液晶表示装置の一方の基板
が作製される。
【００５９】図１０から明らかなように、本参考例にお
いては、走査線２に、ゲート電極１と平行な配線部５を
信号線３の下部に、信号線３に沿って形成している。そ
の結果、信号線３と走査線２との交差部における段差を
緩和し、局所的に窪むことがなくなり、ＴＦＴ基板表面
に形成する配向制御膜（不図示）の配向処理をむらなく
行なうことができる。この時、ゲート電極１及び配線５
に平行な方向に配向処理を行なうことにより信号線３周
辺の配向特性が更に向上する。
いては、走査線２に、ゲート電極１と平行な配線部５を
信号線３の下部に、信号線３に沿って形成している。そ
の結果、信号線３と走査線２との交差部における段差を
緩和し、局所的に窪むことがなくなり、ＴＦＴ基板表面
に形成する配向制御膜（不図示）の配向処理をむらなく
行なうことができる。この時、ゲート電極１及び配線５
に平行な方向に配向処理を行なうことにより信号線３周
辺の配向特性が更に向上する。
【００６０】また、図示されるように画素電極４の角を
落とす（面取りする）ことによって小さな辺を形成し、
画素電極４の角部で生じていた配向特性の乱れをより一
層改善することができる。
落とす（面取りする）ことによって小さな辺を形成し、
画素電極４の角部で生じていた配向特性の乱れをより一
層改善することができる。
【００６１】（参考例２）
図１１に本発明第２の参考例を説明するための模式的平
面図を示す。図中の符号は図１０と同じである。本参考
例では、ゲート電極１及び配線部５を走査線２に対して
斜めに配置して、走査線２に平行な方向に画素をずらせ
た例である。カラー表示を行なう場合には、赤、青、緑
表示を各画素に割り当て、３色で１単位の画素として扱
う。従って、前述したようにこの１単位分の３画素が均
等に近接していることが望ましいが、本参考例はこのよ
うなカラー表示を意図したものである。また、画素をず
らすことにより、白黒二値表示においても、縦すじ等が
目立ちにくく、表示特性が向上する。
面図を示す。図中の符号は図１０と同じである。本参考
例では、ゲート電極１及び配線部５を走査線２に対して
斜めに配置して、走査線２に平行な方向に画素をずらせ
た例である。カラー表示を行なう場合には、赤、青、緑
表示を各画素に割り当て、３色で１単位の画素として扱
う。従って、前述したようにこの１単位分の３画素が均
等に近接していることが望ましいが、本参考例はこのよ
うなカラー表示を意図したものである。また、画素をず
らすことにより、白黒二値表示においても、縦すじ等が
目立ちにくく、表示特性が向上する。
【００６２】本参考例において、配向制御膜の配向処理
を、ゲート電極１及び配線部５に対して交わる方向（こ
こでは垂直）或いは平行に行なうことにより走査線２、
信号線３近傍の配向状態が一層改善される。また、本参
考例では、走査線２が一直線状に設けられているが、必
ずしもその必要はない。
を、ゲート電極１及び配線部５に対して交わる方向（こ
こでは垂直）或いは平行に行なうことにより走査線２、
信号線３近傍の配向状態が一層改善される。また、本参
考例では、走査線２が一直線状に設けられているが、必
ずしもその必要はない。
【００６３】本参考例は参考例１と異なり信号線３と配
線部５とが重なっていないが、形成される段差はソース
電極７上の信号線３部分を頂上にし、走査線２と配線部
５とによって徐々に低くなっているため段差は大幅に改
善されている。
線部５とが重なっていないが、形成される段差はソース
電極７上の信号線３部分を頂上にし、走査線２と配線部
５とによって徐々に低くなっているため段差は大幅に改
善されている。
【００６４】また、ゲート電極１又は配線部５に平行に
画素電極４の角を落とすことによって一層の配向特性の
均一化を図ることができる。
画素電極４の角を落とすことによって一層の配向特性の
均一化を図ることができる。
【００６５】（参考例３）
図１２に本発明第３の参考例を説明するための模式的平
面図を示す。本参考例は、行方向及び列方向にそれぞれ
画素をずらせたもので、縦すじだけでなく、横すじも目
立たなくするようにできる。図１２においては、配線部
５の長さをゲート電極１の長さと同一とし、ゲート電極
１と反対の方向に配線部５を突出させた例が示されてい
る。
面図を示す。本参考例は、行方向及び列方向にそれぞれ
画素をずらせたもので、縦すじだけでなく、横すじも目
立たなくするようにできる。図１２においては、配線部
５の長さをゲート電極１の長さと同一とし、ゲート電極
１と反対の方向に配線部５を突出させた例が示されてい
る。
【００６６】このような形状に走査線２、ゲート電極１
及び配線部５を配した場合も段差が緩和され参考例２と
同様著しい配向特性の均一化を図ることができる。
及び配線部５を配した場合も段差が緩和され参考例２と
同様著しい配向特性の均一化を図ることができる。
【００６７】（参考例４）
図１３に本発明第４の参考例を説明するための模式的平
面図を示す。本参考例は、配線部５を走査線２の一部と
して用いた例である。本参考例のようにＴＦＴを配置す
ることにより開口率が高い、即ち明るい表示を行なうこ
とができ、また照明光源からの発熱量を減少せしめて液
晶の焼きつき等の問題を解消することもできる。
面図を示す。本参考例は、配線部５を走査線２の一部と
して用いた例である。本参考例のようにＴＦＴを配置す
ることにより開口率が高い、即ち明るい表示を行なうこ
とができ、また照明光源からの発熱量を減少せしめて液
晶の焼きつき等の問題を解消することもできる。
【００６８】図１３に示されるようにドレイン電極７を
挟むような位置にゲート電極１と配線部５（ここでは走
査線２）を配することにより段差の緩和を達成すること
ができる。
挟むような位置にゲート電極１と配線部５（ここでは走
査線２）を配することにより段差の緩和を達成すること
ができる。
【００６９】尚、必要に応じて走査線２からあらたな配
線部（不図示）をゲート電極１の一方の端と接続される
ように突出させても良い。この場合配線領域はドレイン
電極７回りに環状構造を形成するので、先に説明したよ
うに配線抵抗の低減や断線による歩留りの低下の問題を
解決することができる。
線部（不図示）をゲート電極１の一方の端と接続される
ように突出させても良い。この場合配線領域はドレイン
電極７回りに環状構造を形成するので、先に説明したよ
うに配線抵抗の低減や断線による歩留りの低下の問題を
解決することができる。
【００７０】（参考例５）
図１４に本発明第５の参考例を説明するための模式的平
面図を示す。本参考例は、配線部５を第２のゲート電極
として用いた例である。また配線部５は走査線２の一部
としても機能している。本実施例において、ゲート電極
１と配線部５に挟まれた半導体領域６’はソース・ドレ
インと同等の不純物がドープされている。本参考例にお
いては、ゲート電極を複数設置したことにより、ソース
・ドレイン間のリーク電流が大幅に改善されて高階調パ
ネルが実現する。尚、配向処理はゲート電極１及び配線
部５に平行或いは垂直に行なうのが望ましい。
面図を示す。本参考例は、配線部５を第２のゲート電極
として用いた例である。また配線部５は走査線２の一部
としても機能している。本実施例において、ゲート電極
１と配線部５に挟まれた半導体領域６’はソース・ドレ
インと同等の不純物がドープされている。本参考例にお
いては、ゲート電極を複数設置したことにより、ソース
・ドレイン間のリーク電流が大幅に改善されて高階調パ
ネルが実現する。尚、配向処理はゲート電極１及び配線
部５に平行或いは垂直に行なうのが望ましい。
【００７１】また、図２０に示されるように、ゲート電
極に相当する部分の他端を接続して環状構造としても良
い。
極に相当する部分の他端を接続して環状構造としても良
い。
【００７２】尚、この場合もゲート電極は更に増やして
も良いものである。
も良いものである。
【００７３】（参考例６）
図１５に本発明第６の参考例を示す。本参考例は、信号
線３をＴＦＴ上部で幅広にし、ＴＦＴ部に入射する光を
低減させた例である。これにより、ＴＦＴのリークが減
少し、高コントラストの表示が実現する。
線３をＴＦＴ上部で幅広にし、ＴＦＴ部に入射する光を
低減させた例である。これにより、ＴＦＴのリークが減
少し、高コントラストの表示が実現する。
【００７４】また、本参考例においても配線部５（走査
線２）の配置によって段差は充分に緩和され、画素電極
４の角による配向処理の乱れも解消される。
線２）の配置によって段差は充分に緩和され、画素電極
４の角による配向処理の乱れも解消される。
【００７５】尚、走査線２から半導体層６を設けた側に
あらたな突出部を設け配線部としてよく、また、そのあ
らたな配線部をゲート電極１の端部と接続し環状構造の
配線領域を形成してもよい。
あらたな突出部を設け配線部としてよく、また、そのあ
らたな配線部をゲート電極１の端部と接続し環状構造の
配線領域を形成してもよい。
【００７６】このようにすることで、配線抵抗の低減を
図ることができ、また、断線による歩留りの低下の問題
を解決することができる。
図ることができ、また、断線による歩留りの低下の問題
を解決することができる。
【００７７】（参考例７）
図１６に本発明の第７の参考例を説明するための模式的
平面図を示す。本参考例では隣接する走査線２に対応す
る画素電極４をずらして配置した場合の配線部とゲート
電極との関係の一例を説明する。
平面図を示す。本参考例では隣接する走査線２に対応す
る画素電極４をずらして配置した場合の配線部とゲート
電極との関係の一例を説明する。
【００７８】本参考例では１つの走査線２に接続したＴ
ＦＴのゲート電極１は走査線２に接続された配線部５と
平行に配置されているが、その走査線２に隣接する次列
の走査線２に接続したゲート電極１は配線部５’と交わ
る方向（ここでは直角方向）としている。このように配
置することにより、同一信号線に接続された画素電極４
は１行おきに左右に配置できる。これにより、Ｒ，Ｇ，
Ｂ画素を１周期として、各色を１．５画素ピッチで１行
おきにずらして配置することが可能となる。その結果解
像度が向上し、表示特性が向上する。
ＦＴのゲート電極１は走査線２に接続された配線部５と
平行に配置されているが、その走査線２に隣接する次列
の走査線２に接続したゲート電極１は配線部５’と交わ
る方向（ここでは直角方向）としている。このように配
置することにより、同一信号線に接続された画素電極４
は１行おきに左右に配置できる。これにより、Ｒ，Ｇ，
Ｂ画素を１周期として、各色を１．５画素ピッチで１行
おきにずらして配置することが可能となる。その結果解
像度が向上し、表示特性が向上する。
【００７９】尚、本参考例においては走査線２の一部が
ゲート電極とされている。
ゲート電極とされている。
【００８０】また、本参考例の配線部５，５’の他端と
走査線２とをそれぞれ接続したものが実施例６に説明さ
れる構成である。
走査線２とをそれぞれ接続したものが実施例６に説明さ
れる構成である。
【００８１】
【発明の効果】以上説明した様に、本発明においては、
ゲート電極や走査線などの配線不良が抑えられ、製造上
の歩留を高めると共に、表示装置としての高い信頼性を
得ることができる。
ゲート電極や走査線などの配線不良が抑えられ、製造上
の歩留を高めると共に、表示装置としての高い信頼性を
得ることができる。
【００８２】また、本発明によればＴＦＴ基板表面の段
差が緩和されるため断線の発生が極めて抑えられるだけ
でなく、配向制御膜の配向特性が改良され、より望まし
い液晶の配向状態が得られ、表示特性の向上した優れた
表示装置を提供することができる。
差が緩和されるため断線の発生が極めて抑えられるだけ
でなく、配向制御膜の配向特性が改良され、より望まし
い液晶の配向状態が得られ、表示特性の向上した優れた
表示装置を提供することができる。
【００８３】尚、上記実施例において形成された配線部
は特に同じ長さや幅にこだわる必要はなく、本発明の効
果が得られる範囲内で適宜選択すれば良い。
は特に同じ長さや幅にこだわる必要はなく、本発明の効
果が得られる範囲内で適宜選択すれば良い。
【００８４】また、本発明は上記した実施例に限定され
るものではなく、本発明の主旨の範囲内で適宜変形、組
合せが可能であることは云うまでもない。
るものではなく、本発明の主旨の範囲内で適宜変形、組
合せが可能であることは云うまでもない。
【図１】液晶表示装置のＴＦＴ基板の一例を示す模式図
である。
である。
【図２】図１に示したＴＦＴ基板のＴＦＴ及び周辺部を
示す図である。
示す図である。
【図３】本発明第１の実施例を示す図である。
【図４】本発明第２の実施例を示す図である。
【図５】カラー表示の画素配置例を示す図である。
【図６】本発明第３の実施例を示す図である。
【図７】本発明第４の実施例を示す図である。
【図８】本発明第５の実施例を示す図である。
【図９】本発明第６の実施例を示す図である。
【図１０】本発明第１の参考例を示す図である。
【図１１】本発明第２の参考例を示す図である。
【図１２】本発明第３の参考例を示す図である。
【図１３】本発明第４の参考例を示す図である。
【図１４】本発明第５の参考例を示す図である。
【図１５】本発明第６の参考例を示す図である。
【図１６】本発明第７の参考例を示す図である。
【図１７】本発明第１の実施例のＴＦＴ基板を用いた液
晶表示装置の断面図である。
晶表示装置の断面図である。
【図１８】本発明第３の実施例を示す図である。
【図１９】本発明第３の実施例を示す図である。
【図２０】本発明第５の参考例を示す図である。
１ ゲート電極
２ 走査線
３ 信号線
４ 画素電極
５ 配線部
６ 半導体層
７ ソース電極
８ ドレイン電極
９ 層間絶縁層
１０ ＴＦＴ
１７ 支持体
１８ 液晶層
１９ 配向膜
２０ 共通電極
２１ 支持体
フロントページの続き
(56)参考文献 特開 平４−318818（ＪＰ，Ａ)
特開 平４−162021（ＪＰ，Ａ)
特開 平４−67127（ＪＰ，Ａ)
特開 平３−10225（ＪＰ，Ａ)
特開 昭62−8560（ＪＰ，Ａ)
特開 昭61−145584（ＪＰ，Ａ)
特開 平４−96021（ＪＰ，Ａ)
特開 平４−285917（ＪＰ，Ａ)
特開 昭59−21064（ＪＰ，Ａ)
特開 平６−230419（ＪＰ，Ａ)
実開 昭62−126848（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1368
G02F 1/1343
Claims (3)
- 【請求項１】 支持体と、 該支持体上に設けられた、半導体層とソース電極とドレ
イン電極とゲート電極とを有するトランジスタの複数
と、 各トランジスタ毎に設けられ、前記ドレイン電極に接続
された画素電極と、前記ソース 電極に接続された信号線の複数本と、 前記ゲート電極に接続された走査線の複数本と、 を有するＴＦＴ基板において、 前記ゲート電極と前記走査線の一部を含み、前記信号線
と接続する前記ソース電極と、該ソース電極に隣接する
画素電極との間を通り、該隣接する画素電極を内包する
ことなく、該ソース電極を周回する環状構造の配線部を
有することを特徴とするＴＦＴ基板。 - 【請求項２】 前記トランジスタの一つに対して、複数
のゲート電極が設けられ、そのうちの一つが前記環状構
造の配線部の一部を構成している請求項１に記載のＴＦ
Ｔ基板。 - 【請求項３】 請求項１または２に記載のＴＦＴ基板
と、支持体上に共通電極を設けた対向基板と、前記ＴＦ
Ｔ基板と対向基板との間に配置された液晶とを有するこ
とを特徴とする液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03327494A JP3507117B2 (ja) | 1993-02-26 | 1994-02-07 | Ｔｆｔ基板及び該基板を有する液晶表示装置 |
| US08/900,292 US5897182A (en) | 1993-02-26 | 1997-07-25 | Substrate for a liquid crystal display device and liquid crystal display device having the same |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-61388 | 1993-02-26 | ||
| JP6138893 | 1993-02-26 | ||
| JP5-61389 | 1993-02-26 | ||
| JP6138993 | 1993-02-26 | ||
| JP03327494A JP3507117B2 (ja) | 1993-02-26 | 1994-02-07 | Ｔｆｔ基板及び該基板を有する液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06308536A JPH06308536A (ja) | 1994-11-04 |
| JP3507117B2 true JP3507117B2 (ja) | 2004-03-15 |
Family
ID=27288019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03327494A Expired - Fee Related JP3507117B2 (ja) | 1993-02-26 | 1994-02-07 | Ｔｆｔ基板及び該基板を有する液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5897182A (ja) |
| JP (1) | JP3507117B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4021045B2 (ja) * | 1998-03-31 | 2007-12-12 | 株式会社アドバンスト・ディスプレイ | アクティブマトリクス型表示装置 |
| KR100283511B1 (ko) * | 1998-05-20 | 2001-03-02 | 윤종용 | 광시야각 액정 표시장치 |
| JP2000227771A (ja) | 1998-12-01 | 2000-08-15 | Sanyo Electric Co Ltd | カラーｅｌ表示装置 |
| JP2000227770A (ja) | 1998-12-01 | 2000-08-15 | Sanyo Electric Co Ltd | カラーｅｌ表示装置 |
| US6111619A (en) * | 1999-05-27 | 2000-08-29 | Sharp Laboratories Of America, Inc. | Method of forming polycrystalline silicon TFTs with TiN/Cu/TiN interconnections for a liquid crystal display pixel array |
| KR100710282B1 (ko) * | 2000-12-29 | 2007-04-23 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그 제조방법 |
| KR100364836B1 (ko) * | 2001-02-09 | 2002-12-16 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
| KR100840313B1 (ko) * | 2001-10-12 | 2008-06-20 | 삼성전자주식회사 | 광시야각 액정 표시 장치 및 그 기판 |
| KR100391157B1 (ko) * | 2001-10-25 | 2003-07-16 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 |
| KR100951348B1 (ko) | 2003-04-04 | 2010-04-08 | 삼성전자주식회사 | 다중 도메인 액정 표시 장치 및 그 박막 트랜지스터 기판 |
| JP4216270B2 (ja) | 2004-06-30 | 2009-01-28 | 三星エスディアイ株式会社 | 電子装置、薄膜トランジスタ構造体及びそれを備える平板ディスプレイ装置 |
| KR100563067B1 (ko) * | 2004-06-30 | 2006-03-24 | 삼성에스디아이 주식회사 | 박막 트랜지스터 구조체 및 이를 구비하는 평판디스플레이 장치 |
| US8026669B2 (en) * | 2006-03-31 | 2011-09-27 | Canon Kabushiki Kaisha | Display device |
| WO2007118332A1 (en) * | 2006-04-19 | 2007-10-25 | Ignis Innovation Inc. | Stable driving scheme for active matrix displays |
| EP2120089B1 (en) * | 2007-02-09 | 2015-05-20 | Sharp Kabushiki Kaisha | Active matrix substrate and liquid crystal panel, liquid crystal display unit, liquid crystal display device and television receiver comprising the same |
| JP5064500B2 (ja) * | 2007-06-28 | 2012-10-31 | シャープ株式会社 | アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機 |
| US8040007B2 (en) * | 2008-07-28 | 2011-10-18 | Direct Drive Systems, Inc. | Rotor for electric machine having a sleeve with segmented layers |
| US20100253902A1 (en) | 2009-04-07 | 2010-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and manufacturing method thereof |
| KR102053410B1 (ko) * | 2013-04-24 | 2019-12-09 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 유기 발광 표시 장치 |
| CN104637958B (zh) * | 2015-03-11 | 2017-10-17 | 京东方科技集团股份有限公司 | 阵列基板及显示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US33882A (en) * | 1861-12-10 | Improvement in steam-plows | ||
| JPH0715536B2 (ja) * | 1983-01-28 | 1995-02-22 | キヤノン株式会社 | 表示パネル |
| US5075674A (en) * | 1987-11-19 | 1991-12-24 | Sharp Kabushiki Kaisha | Active matrix substrate for liquid crystal display |
| JPH0814669B2 (ja) * | 1988-04-20 | 1996-02-14 | シャープ株式会社 | マトリクス型表示装置 |
| US4917467A (en) * | 1988-06-16 | 1990-04-17 | Industrial Technology Research Institute | Active matrix addressing arrangement for liquid crystal display |
| US5062690A (en) * | 1989-06-30 | 1991-11-05 | General Electric Company | Liquid crystal display with redundant FETS and redundant crossovers connected by laser-fusible links |
| US5237436A (en) * | 1990-12-14 | 1993-08-17 | North American Philips Corporation | Active matrix electro-optic display device with light shielding layer and projection and color employing same |
| JP3172841B2 (ja) * | 1992-02-19 | 2001-06-04 | 株式会社日立製作所 | 薄膜トランジスタとその製造方法及び液晶表示装置 |
| US5414283A (en) * | 1993-11-19 | 1995-05-09 | Ois Optical Imaging Systems, Inc. | TFT with reduced parasitic capacitance |
-
1994
- 1994-02-07 JP JP03327494A patent/JP3507117B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-25 US US08/900,292 patent/US5897182A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06308536A (ja) | 1994-11-04 |
| US5897182A (en) | 1999-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3507117B2 (ja) | Ｔｆｔ基板及び該基板を有する液晶表示装置 | |
| JP4202927B2 (ja) | 液晶表示装置 | |
| JP4130490B2 (ja) | 液晶表示装置 | |
| JP3014291B2 (ja) | 液晶表示パネル、液晶表示装置及び液晶表示パネルの製造方法 | |
| US7428034B2 (en) | Liquid crystal display device | |
| JP3036512B2 (ja) | 液晶表示装置 | |
| KR101071711B1 (ko) | 횡전계형 액정표시장치 | |
| US7852450B2 (en) | Liquid crystal display device and method of fabricating the same | |
| US6762819B2 (en) | Liquid crystal display device with electrodes on barrier ribs and fabricating method thereof | |
| US6897930B2 (en) | Display device | |
| GB2329061A (en) | Liquid crystal display and method of manufacturing the same. | |
| TW201346410A (zh) | 顯示面板 | |
| JP3256810B2 (ja) | 液晶表示装置 | |
| JPH10301141A (ja) | 液晶表示素子及びその製造方法 | |
| JP4213356B2 (ja) | 液晶表示装置 | |
| JP3329206B2 (ja) | カラー液晶表示装置および画素配列方法 | |
| JPH08146468A (ja) | 液晶表示装置 | |
| JP4483065B2 (ja) | 液晶表示装置 | |
| JP2828981B2 (ja) | 液晶ディスプレイパネル | |
| JP2004004725A (ja) | 液晶装置及び電子機器 | |
| KR100579190B1 (ko) | 액정표시장치 | |
| KR20080024963A (ko) | 액정 표시 장치 | |
| KR100707006B1 (ko) | 박막트랜지스터 액정표시소자의 박막트랜지스터 어레이 기판 | |
| JP3738329B2 (ja) | 液晶表示装置 | |
| JPH032839A (ja) | 反射型液晶ライトバルブ素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031202 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031218 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091226 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091226 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101226 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |