KR100710532B1 - 액정표시장치와 그 제조방법 - Google Patents

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KR100710532B1
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Abstract

종래의 제조공정수를 삭감한 제조방법에서는 제조 마진이 작아 소스·드레인 배선 간의 거리가 짧게 되면 제품의 수률이 저하된다.
본 발명은 종래기술인 화소전극과 주사선을 동시에 형성하는 합리화 기술에, 게이트 절연층으로의 개구부 형성공정과 반도체층의 도화공정을 하프톤 노광기술의 도입에 의해 합리화하는 신규기술과, 공지기술인 소스·드레인 배선의 양극산화 공정에 하프톤 노광기술을 도입하는 것으로 전극단자의 보호층 형성공정을 합리화하는 신규기술과의 조합에 의해 TN형 액정표시의 4매 마스크·프로세스 방법을 구축한다.
반도체 층, 화소전극, 소스 배선, 드레인 배선, 전극단자

Description

액정표시장치와 그 제조방법 {LIQUID CRYSTAL DISPLAY AND FABRICATING THE SAME}
도 1은 본 발명의 실시예 1에 따른 액티브 기판의 평면도이다.
도 2는 본 발명의 실시예 1에 따른 액티브 기판의 제조공정 단면도이다.
도 3은 본 발명의 실시예 2에 따른 액티브 기판의 평면도이다.
도 4는 본 발명의 실시예 2에 따른 액티브 기판의 제조공정 단면도이다.
도 5는 본 발명의 실시예 3에 따른 액티브 기판의 평면도이다.
도 6은 본 발명의 실시예 3에 따른 액티브 기판의 제조공정 단면도이다.
도 7은 액정 패널의 실장상태를 나타내는 사시도이다.
도 8은 액정 패널의 등가회로도이다.
도 9는 종래 액정 패널의 단면도이다.
도 10은 종래예의 액티브 기판의 평면도이다.
도 11은 종래예의 액티브 기판의 제조공정 단면도이다.
도 12는 합리화된 액티브 기판의 평면도이다.
도 13은 합리화된 액티브 기판의 제조공정 단면도이다.
도면의 주요 부분에 대한 부호의 설명
1: 액정 패널
2: 액티브 기판(유리기판)
3: 반도체 집적회로 칩
4: TCP 필름
5: 금속성 주사선의 일부 또는 전극단자
5A: 투명도전성 주사선의 일부 또는 전극단자
6: 금속성 신호선의 일부 또는 전극단자
6A: 투명도전성 신호선의 일부 또는 전극단자
9: 칼라필터(대향하는 유리기판)
10: 절연 게이트형 트랜지스터
11: 주사선
11A: 게이트 배선, 게이트 전극
12: 신호선(소스 배선, 소스 전극)
16: 축적용량선
17: 액정
19: 편광판
20: 배향막
21: 드레인 전극(드레인 배선, 드레인 전극)
22: 투명도전성의 화소전극
30: 게이트 절연층
31: 불순물을 포함하지 않는 (제1의) 비정질 실리콘층
32D: 보호절연층(에칭스톱층, 채널 보호절연층)
33: 불순물을 포함하는 (제2의) 비정질 실리콘층
34: (양극산화 가능한) 내열금속층
35: (양극산화 가능한) 저저항 금속층(AL)
36: 중간 도전층
37: 패시베이션 절연층
50, 52: 축적용량 형성영역
62: (드레인 전극 상의) 개구부
63, 63A: (주사선의 일부 상 또는 주사선의 전극단자 상의) 개구부
64, 64A: (신호선의 일부 상 또는 신호선의 전극단자 상의) 개구부
65: (대향전극 상의) 개구부
68: 양극산화층 (산화 티탄, TiO2)
69: 양극산화층 (알루미나, Al2O3)
71: 플라즈마 보호층
72: 축적전극
74: (화소전극 상의) 개구부
82A, 82B, 87A, 87B: (하프톤 광로에서 형성된) 감광성 수지패턴
85: 감광성 유기절연층 패턴
86A, 86B: (하프톤 광로에서 형성된) 감광성 유기절연층 패턴
91: 투명도전층
92: 제1의 금속층
본 발명은 칼라화상 표시기능을 갖는 액정표시장치, 특히 액티브형의 액정표시장치에 관한 것이다.
최근, 미세가공기술, 액정재료기술 및 고밀도 실장기술 등의 진보에 의해, 5~50cm 대각의 액정표시장치로 텔레비젼 화상이나 각종의 화상표시기기가 상용 베이스로서 대량 제공되고 있다. 또한, 액정패널을 구성하는 2매의 유리기판의 한쪽에 RGB의 착색층을 형성해 두는 것으로 칼라표시도 용이하게 실현되고 있다. 특히 스위칭 소자를 화소 마다 내장시킨, 이른바 액티브형의 액정패널에서는 크로스토크도 적고, 응답속도도 빠르고 높은 콘트라스트 비를 갖는 화상이 보증된다.
이들의 액정표시장치(액정패널)는 주사선으로서는 200~1200개, 신호선으로서는 300~1600개 정도의 매트릭스 편성이 일반적이지만, 최근에는 표시용량의 증대에 대응하기 위하여 대화면화와 고정밀화가 동시에 진행되고 있다.
도 7은 액정패널로의 실장상태를 나타내는 것이며, 액정패널(1)을 구성하는 한쪽의 투명성 절연기판, 예를 들면, 유리기판(2) 상에 형성된 주사선의 전극단자 (5)로 구동신호를 공급하는 반도체 집적회로 칩(3)을 도전성의 접착제를 이용하여 접속하는 COG(Chip－On－Glass) 방식이나, 예를 들면, 폴리이미드계 수지박막을 베이스로 하고, 금 또는 납땜 도금된 동박의 단자를 갖는 TCP 필름(4)를 신호선의 전 극단자(6)에 도전성 매체를 포함하는 적당한 접착제로 압접하여 고정하는 TCP(Tape－Carrier－Package) 방식 등의 실장수단에 의해 전기신호가 화상표시부에 공급된다. 여기에서는 편의상 2개의 실장방식을 동시에 도시하고 있지만 실제로는 어느 한 방식이 적당하게 선택된다.
액정패널(1)의 거의 중앙부에 위치하는 화상표시부 내의 화소와 주사선 및 신호선의 전극단자(5, 6)와의 사이를 접속하는 배선로(7, 8)는, 반드시 전극단자군(5, 6)과 동일한 도전재로 구성될 필요는 없다. (9)는 모든 액정셀에 공통되는 투명 도전성의 대향전극을 대향면 상에 갖는 다른 1매의 투명성 절연기판인 대향유리기판 또는 칼라필터이다.
도 8은 스위칭 소자로서 절연 게이트형 트랜지스터(10)를 화소 마다 배치한 액티브형 액정표시장치의 등가회로도를 나타내는 것으로, (11)(도 7에서는 (7))은 주사선, (12)(도 7에서는 (8))는 신호선, (13)은 액정셀이며, 액정셀(13)은 전기적으로는 용량소자로서 취급된다. 실선으로 그려진 소자들은 액정패널을 구성하는 한쪽의 유리기판(2) 상에 형성되고, 점선으로 그려진 모든 액정셀(13)에 공통하는 대향전극(14)은 다른 한쪽의 유리기판(9)의 대향하는 주면(主面) 상에 형성된다. 절연 게이트형 트랜지스터(10)의 OFF 저항 또는 액정셀(13)의 저항이 낮은 경우나 표시화상의 계조성(階調性)을 중시하는 경우에는, 부하로서의 액정셀(13)의 시정수을 크게하기 위한 보조 축적용량(15)을 액정셀(13)에 병렬로 가하는 등의 회로적 방법을 가미할 수 있다. 또한 (16)은 축적용량(15)의 공통 모선이 되는 축적 용량선이다.
도 9는 액정표시장치의 화상표시부의 주요부 단면도를 나타내는 것으로, 액정패널(1)을 구성하는 2매의 유리기판(2, 9)은 수지성의 화이버, 비즈 또는 칼라필터(9) 상에 형성된 동일한 수지성의 기둥 형상 스페이서 등의 스페이서재(미도시)에 의해 수㎛ 정도의 소정 거리를 두고 형성되며, 그 간극(갭)은 유리기판(9)의 주연부(周緣部)에 있어서 유기성 수지로 이루어진 씰재와 봉구재(封口材)(모두 미도시)로 밀봉된 폐공간이 되고, 이 폐공간에 액정(17)이 충진된다.
칼라표시를 실현하는 경우에는, 유리기판(9)의 폐공간 측에 착색층(18)으로 약칭하는 염료 또는 안료 중 어느 하나, 또는 모두를 포함하는 두께 1~2㎛ 정도의 유기박막이 피착되어 색표시 기능이 부여되기 때문에, 이 경우에는 유리기판(9)은 칼라필터(Color　Filter, 약어는 CF)라는 부칭으로 불려진다. 그리고 액정재료(17)의 성질에 따라서는 유리기판(9)의 표면 또는 유리기판(2)의 하면의 어느 한쪽 또는 양면상에 편광판(19)이 첨부되고, 액정패널(1)은 전기광학소자로서 기능한다. 현재, 시판되고 있는 대부분의 액정패널에서는 액정재료에 TN(트위스트·네마틱)계의 물(物)을 이용하며, 편광판(19)은 통상 2매 필요하다. 도시는 하지 않지만, 투과형 액정패널에서는 광원으로서 이면광원이 배치되고, 아랫쪽으로부터 백색광이 조사된다.
액정(17)에 접하여 2매의 유리기판(2, 9) 상에 형성된 예를 들면, 두께 0.1㎛ 정도의 폴리이미드계 수지박막(20)은 액정분자를 정해진 방향으로 배향시키기 위한 배향막이다. (21)은 절연 게이트형 트랜지스터(10)의 드레인과 투명 도전성의 화소전극(22)을 접속하는 드레인 전극(배선)으로, 신호선(소스선)(12)과 동시에 형 성되는 경우가 많다. 신호선(12)과 드레인 전극(21)과의 사이에 위치하는 것은 반도체층(23)으로 자세한 것은 후술한다. 칼라필터(9) 상에서 서로 이웃하는 착색층(18)의 경계에 형성된 두께 0.1㎛ 정도의 Cr 박막층(24)은 반도체층(23)과 주사선(11) 및 신호선(12)에 외부광이 입사하는 것을 방지하기 위한 광 차폐 부재로, 이른바 블랙 매트릭스(Black　Matrix, 약어는 BM)로서 정착된 기술이다.
여기서, 스위칭 소자로서 절연 게이트형 트랜지스터의 구조와 제조방법에 관해서 설명한다. 현재, 절연 게이트형 트랜지스터에는 2종류의 것이 많이 이용되고 있으며, 그 중의 하나인 에칭스톱형이라 불리는 것을 종래예로서 소개한다. 도 10은 종래의 액정패널을 구성하는 액티브 기판(표시장치용 반도체장치)의 단위화소의 평면도이고, 도 10(e)의 A－A＇, B－B＇및 C－C＇선 상의 단면도를 도 11에 나타내고, 그 제조공정을 이하에 간단하게 설명한다.
먼저 도 10(a)과 도 11(a)에 나타낸 것처럼, 내열성과 내약품성과 투명성이 높은 절연성 기판으로서 두께 0.5~1.1mm 정도의 유리기판(2), 예를 들면, 코닝사 제조의 상품명 1737의 1주면상에 SPT(스팩터) 등의 진공제막장치를 이용하여 막두께 0.1~0.3㎛ 정도의 제1금속층을 피착하고, 미세가공기술에 의해 게이트 전극(11A)도 겸하는 주사선(11)과 축적 용량선(16)을 선택적으로 형성한다. 주사선의 재질은 내열성과 내약품성과 내불산성과 도전성을 종합적으로 감안하여 선택하는데, 일반적으로는 Cr, Ta, MoW 합금 등의 내열성이 높은 금속 또는 합금이 사용된다.
액정패널의 대화면화나 고정밀화에 대응하여 주사선의 저항값을 내리기 위해 서는 주사선의 재료로서 AL(알루미늄)을 이용하는 것이 합리적이지만, AL는 단체로는 내열성이 낮기 때문에 상기한 내열 금속인 Cr, Ta, Mo 또는 이들의 실리사이드와 적층화하거나, 또는 AL의 표면에 양극산화로 산화층(Al2O3)을 부가하는 것도 현재는 일반적인 기술이다. 즉, 주사선(11)은 1층 이상의 금속층으로 구성된다.
다음으로, 유리기판(2)의 전면에 PCVD(플라즈마·시브이디)장치를 이용하여 게이트 절연층이 되는 제1의 SiNx(실리콘 질화)층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1의 비정질 실리콘(a－Si)층(31), 및 채널을 보호하는 절연층이 되는 제2의 SiNx층(32)과 3종류의 박막층을 예를 들면, 0.3－0.05－0.1㎛ 정도의 막두께로 차례로 피착하여, 도 10(b)과 도 11(b)에 나타낸 것처럼 미세가공기술에 의해 게이트 전극(11A) 상의 제2의 SiNx층을 게이트 전극(11A)보다 폭이 가늘게 선택적으로 남겨 보호절연층(에칭스톱층 또는 채널보호층)(32D)으로 하여, 제1의 비정질 실리콘층(31)을 노출한다.
이어서, 동일하게, PCVD장치를 이용하여 전면에 불순물로서 예를 들면, 인을 포함하는 제2의 비정질 실리콘층(33)을 예를 들면, 0.05㎛ 정도의 막두께로 피착한 후, 도 10(c)과 도 11(c)에 나타낸 것처럼 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열 금속층으로서 예를 들면, Ti, Cr, Mo 등의 박막층(34)과, 저저항 배선층으로서 막두께 0.3㎛ 정도의 AL 박막층(35)과, 또한 막두께 0.1㎛ 정도의 중간 도전층으로서 예를 들면, Ti 박막층(36)을 차례로 피착하고, 미세가공기술에 의해 소스·드레인 배선재인 이들 3종의 박막층(34A, 35A 및 36A)의 적층으로 이루어진 절연 게이트형 트랜지스터의 드레인 전극(21)과 소스 전극도 겸하는 신호 선(12)을 선택적으로 형성한다. 이 선택적인 패턴형성은 소스·드레인 배선의 형성에 이용되는 감광성 수지 패턴을 마스크로서 Ti 박막층(36), AL 박막층 (35), Ti 박막층(34)을 차례로 식각한 후, 소스·드레인 전극(12, 21) 간의 제2의 비정질 실리콘층(33)을 제거하여 보호절연층(32D)을 노출하는 것과 함께, 그외의 영역에서는 제1의 비정질 실리콘층(31)도 제거하여 게이트 절연층(30)을 노출함으로써 수행된다. 이와 같이 채널의 보호층인 제2의 SiNx층(32D)이 존재하여 제2의 비정질 실리콘층(33)의 식각이 자동적으로 종료하기 때문에, 이 제법은 에칭스톱으로 불리워진다.
절연 게이트형 트랜지스터가 오프셋 구조로 되지 않도록 소스·드레인 전극 (12, 21)은 보호절연층(32D)과 일부(수㎛) 평면적으로 겹쳐져 형성된다. 이 겹쳐진 부분은 기생용량으로서 전기적으로 작용하므로 작을 수록 좋지만, 노광기의 맞춤 정밀도와 포토마스크의 정밀도와 유리기판의 팽창계수 및 노광 시의 유리기판 온도에 의해 결정되며, 실용적인 수치는 기껏해야 2㎛ 정도이다.
더욱이, 상기 감광성 수지패턴을 제거한 후, 유리기판(2)의 전면에 투명성의 절연층으로서 게이트 절연층과 동일하게 PCVD장치를 이용하여 0.3㎛ 정도의 막두께의 SiNx층을 피착하여 패시베이션(passivation) 절연층(37)으로 하고, 도 10(d)과 도 11(d)에 나타낸 것처럼 패시베이션 절연층(37)으로 하고, 드레인 전극(21) 상과 화상표시부 외의 영역에서 주사선(11)과 신호선(12)의 전극단자가 형성되는 영역에 각각 개구부(62), (63), (64)를 형성하고, 개구부(63) 내의 패시베이션 절연층(37)과 게이트 절연층(30)을 제거하여 개구부(63) 내에 주사선의 일부를 노출하는 것과 함께, 개구부(62), (63), (64) 내의 패시베이션 절연층(37)을 제거하여 드레인 전극(21)의 일부와 신호선의 일부를 노출한다. 동일하게 축적 용량선(16)(을 평행하게 묶은 전극패턴) 상에는 개구부(65)를 형성하여 축적 용량선(16)의 일부를 노출한다.
마지막으로, SPT 등의 진공제막장치를 이용하여 막두께 0.1~0.2㎛ 정도의 투명 도전층으로서 예를 들면, ITO(Indium－Tin－Oxide) 또는 IZO(Indium－Zinc－Oxide)를 피착하고, 도 10(e)과 도 11(e)에 나타낸 것처럼 미세가공기술에 의해 개구부(62)를 포함하여 패시베이션 절연층(37) 상에 화소전극(22)을 선택적으로 형성하여 액티브 기판(2)으로서 완성한다. 개구부(63) 내의 노출되어 있는 주사선(11)의 일부를 전극단자(5)로 하고, 개구부(64) 내의 노출하고 있는 신호선(12)의 일부를 전극단자(6)로 하여도 되고, 도시한 것처럼 개구부(63, 64)를 포함하여 패시베이션 절연층(37) 상에 ITO로 이루어지는 전극단자(5A, 6A)를 선택적으로 형성하여도 되지만, 통상적으로는 전극단자(5A, 6A) 간을 접속하는 투명 도전성의 단락선(40)도 동시에 형성된다. 그 이유는, 도시는 하지 않지만 전극단자(5A, 6A)와 단락선(40)과의 사이를 가늘고 긴 스트라이프 형상으로 형성하는 것에 의해 고저항화하여 정전기 방지용의 고저항으로 하는 것이 가능하기 때문이다. 마찬가지로 번호는 부여하지 않지만 개구부(65)를 포함하여 축적 용량선(16)으로의 전극단자가 형성된다.
신호선(12)의 배선저항이 문제가 되지 않는 경우에는, AL로 이루어지는 저저항 배선층(35)은 반드시 필요하지 않으며, 그 경우에는 Cr, Ta, MoW 등의 내열금속 재료를 선택하면 소스·드레인 배선(12, 21)을 단층화하여 간소화하는 것이 가능하다. 이와 같이 소스·드레인 배선은 내열금속층을 이용하여 제2의 비정질 실리콘층과 전기적인 접속을 확보하는 것이 중요하며, 절연 게이트형 트랜지스터의 내열성에 대해서는 선행예인 일본 특개평 7－74368호 공보에 상세 내용이 기재되어 있다. 또한, 도 10(c)에 있어서 축적용량선(16)과 드레인 전극(21)이 게이트 절연층(30)을 통하여 평면적으로 겹쳐지고 있는 영역(50)(오른쪽 아랫 방향의 사선 표시부)이 축적용량(15)을 형성하고 있는데, 여기에서는 그 상세한 설명은 생략한다.
상기에서 설명한 5매 마스크·프로세스는 그 상세한 경위는 생략하지만, 반도체층의 도화 공정(an island forming step)의 합리화와 콘택트 형성공정이 삭감된 결과 얻어진 것으로, 원래는 7~8매 정도 필요하였던 포토마스크도 드라이에칭 기술의 도입에 의해, 현시점에서는 5매로 감소하여 프로세스 비용의 삭감에 크게 기여하고 있다. 액정표시장치의 생산비용을 줄이기 위해서는 액티브 기판의 제작공정에서는 프로세스 비용을, 또한 패널 조립공정과 모듈 실장공정에서는 부재비용을 줄이는 것이 유효한 것은 주지의 개발목표이다. 프로세스 비용을 줄이기 위해서는 프로세스를 짧게 하는 공정삭감과, 염가의 프로세스 개발 또는 프로세스로의 치환이 있지만, 여기에서는 4매의 포토마스크로 액티브 기판이 얻어지는 4매 마스크·프로세스를 공정삭감의 일례로서 설명한다. 4매 마스크·프로세스는 하프톤 노광 기술의 도입에 의해 사진 식각공정을 삭감하는 것으로서, 도 12는 4매의 마스크·프로세스에 대응한 액티브 기판의 단위화소의 평면도로, 도 12(e)의 A－A＇, B－B＇및 C－C＇선 상의 단면도를 도 13에 나타낸다. 이미 설명한 것처럼 절연 게이트 형 트랜지스터에는 2종류의 것이 많이 사용되고 있는데, 여기에서는 채널에칭형의 절연 게이트형 트랜지스터를 채용한다.
우선 5매 마스크·프로세스와 동일하게 유리기판(2)의 1주면상에 SPT 등의 진공제막장치를 이용하여 막두께 0.1~0.3㎛ 정도의 제1의 금속층을 피착하고, 도 12(a)와 도 13(a)에 나타낸 것과 같이 미세가공기술에 의해 게이트 전극(11A)도 겸하는 주사선(11)과 축적 용량선(16)을 선택적으로 형성한다.
다음으로, 유리기판(2)의 전면에 PCVD 장치를 이용하여 게이트 절연층이 되는 SiNx층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1의 비정질 실리콘층(31), 및 불순물을 포함하여 절연 게이트형 트랜지스터의 소스·드레인이 되는 제2의 비정질 실리콘층(33)과 3종류의 박막층을, 예를 들면, 0.3－0.2－0.05㎛ 정도의 막두께로 차례로 피착한다. 이어서, SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열 금속층으로서 예를 들면, Ti 박막층(34)과, 막두께 0.3㎛ 정도의 저저항 배선층으로서 AL 박막층(35)과, 막두께 0.1㎛ 정도의 중간 도전층으로서 예를 들면, Ti 박막층(36)을, 즉, 소스·드레인 배선재를 차례로 피착하여, 미세가공기술에 의해 절연 게이트형 트랜지스터의 드레인 전극(21)과 소스 전극도 겸하는 신호선(12)을 선택적으로 형성하는 것인데, 이 선택적 패턴형성에 대하여 하프톤 노광기술에 의해 도 12(b)와 도 13(b)에 나타낸 것과 같이 소스·드레인 간의 채널형성영역(80B)(사선부)의 막두께가 예를 들면, 1.5㎛로, 소스·드레인 배선형성영역(80A(12), 80A(21))의 막두께 3㎛보다 얇은 감광성 수지패턴(80A, 80B)을 형성하는 점이 합리화된 4매 마스크·프로세스의 큰 특징이 다.
이러한 감광성 수지패턴(80A, 80B)은, 액정표시장치용 기판의 제작에는 통상 포지티브형의 감광성 수지를 이용하기 때문에, 소스·드레인 배선형성영역(80A)이 흑, 즉 Cr 박막이 형성되어 있고, 채널영역(80B)은 회색, 예를 들면, 폭 0.5~1㎛ 정도의 라인 및 스페이스의 Cr 패턴이 형성되고 있고, 그 외의 영역은 흰색, 즉, Cr 박막이 제거되고 있는 것 같은 포토마스크를 이용하면 좋다. 회색 영역은 노광기의 해상력이 부족하기 때문에 라인 및 스페이스가 해상되는 일은 없고, 램프 광원으로부터의 포토마스크 조사광을 반정도 투과시키는 것이 가능하기 때문에, 포지티브형 감광성 수지의 잔막특성(film remaining characteristics)에 따라 도 13(b)에 나타낸 것과 같은 단면 형상을 갖는 감광성 수지패턴(80A, 80B)을 얻을 수 있다.
상기 감광성 수지패턴(80A, 80B)을 마스크로서 도 13(b)에 나타낸 것과 같이 Ti 박막층(36), AL 박막층(35), Ti 박막층(34), 제2의 비정질 실리콘층(33) 및 제1의 비정질 실리콘층(31)을 차례로 식각하여 게이트 절연층(30)을 노출한 후, 도 12(c)와 도 13(c)에 나타낸 것과 같이 산소 플라즈마 등의 회화(ashing)수단에 의해 감광성 수지패턴(80A, 80B)을 1.5㎛ 이상 막을 감소시키면, 감광성 수지패턴(80B)이 소실하여 채널영역이 노출하는 것과 함께, 소스·드레인 배선형성영역 상에만 (80C)(12), (80C)(21)를 그대로 남길 수 있다. 여기서, 막이 감소된 감광성 수지패턴(80C(12), 80C(21))을 마스크로서, 재차 소스·드레인 배선간(채널형성영역)의 Ti 박막층, AL 박막층, Ti 박막층, 제2의 비정질 실리콘층(33A) 및 제1의 비 정질 실리콘층(31A)을 차례로 식각하고, 제1의 비정질 실리콘층(31A)은 0.05~0.1㎛ 정도 남겨 식각한다. 소스·드레인 배선이 금속층을 에칭한 후에 제1의 비정질 실리콘층(31A)을 0.05~0.1㎛ 정도 남겨 식각하는 것으로 이루어지기 때문에, 이러한 제법으로 얻어진 절연 게이트형 트랜지스터는 채널에칭라고 불린다. 또한, 상기 산소 플라즈마 처리에서는 패턴 치수의 변화를 억제하기 위해 이방성을 강화하는 것이 바람직한데, 그 이유는 후술한다.
또한, 상기 감광성 수지패턴(80C(12), 80C(21))을 제거한 후에는, 5매 마스크·프로세스와 동일하게 도 12(d)와 도 13(d)에 나타낸 것과 같이, 유리기판(2)의 전면에 투명성의 절연층으로서 0.3㎛ 정도의 막두께의 제2 SiNx층을 피착하여 패시베이션 절연층(37)으로 하고, 드레인 전극(21) 상과 화상표시부 외의 영역에서 주사선(11)과 신호선(12)의 전극단자가 형성되는 영역에 각각 개구부(62, 63, 64)를 형성하고, 개구부(63) 내의 패시베이션 절연층(37)과 게이트 절연층(30)을 제거하여 개구부(63) 내에 주사선의 일부를 노출하는 것과 함께, 개구부(62, 64) 내의 패시베이션 절연층(37)을 제거하여 드레인 전극(21)의 일부와 신호선의 일부를 노출한다. 축적용량선(16) 상에는 개구부(65)를 형성하여 축적용량선(16)의 일부를 노출한다.
마지막으로, SPT 등의 진공제막장치를 이용하여 막두께 0.1~0.2㎛ 정도의 투명 도전층으로서 예를 들면, ITO 또는 IZO를 피착하고, 도 12(e)와 도 13(e)에 나타낸 것과 같이 미세가공기술에 의해 패시베이션 절연층(37) 상에 개구부(62)를 포함하여 투명 도전성의 화소전극(22)을 선택적으로 형성하여 액티브 기판(2)으로서 완성한다. 전극단자에 관해서는, 여기에서는 개구부(63, 64)를 포함하여 패시베이션 절연층(37) 상에 ITO로 이루어지는 투명도전성의 전극단자(5A, 6A)를 선택적으로 형성한다.
이와 같이, 5매 마스크·프로세스와 4매 마스크·프로세스에 있어서는 드레인 전극(21)과 주사선(11)으로의 콘택트 형성공정이 동시에 이루어지기 때문에, 그들에 대응한 개구부(62, 63) 내의 절연층의 두께와 종류에 차이가 생긴다. 패시베이션 절연층(37)은 게이트 절연층(30)에 비하면 제막온도가 낮고 막질이 열악하며, 불산계의 에칭액에 의한 식각에서는 식각 속도가 각각 수 1000Å/분, 수 100Å/분으로 1자리수나 차이가 나고, 드레인 전극(21) 상의 개구부(62)의 단면 형상은 상부에 너무나 과한 식각이 발생하여 구멍의 지름을 제어할 수 없는 이유로부터 불소계의 가스를 이용한 건식 식각(드라이 에칭)을 채용하고 있다.
드라이 에칭를 채용하여도 드레인 전극(21) 상의 개구부(62)는 패시베이션 절연층(37)만이기 때문에, 주사선(11) 상의 개구부(63)와 비교하여 과식각이 되는 것은 피할 수 없고, 재질에 따라서는 드레인 전극(21)(중간 도전층(36A))이 식각 가스에 의해 막이 줄어드는 경우가 있다. 또한, 식각종료 후의 감광성 수지패턴의 제거에 있어서, 우선, 불소화된 표면의 폴리마 제거를 위해서 산소 플라즈마 회화처리로 감광성 수지패턴의 표면을 0.1~0.3㎛ 정도 깎고, 그후에 유기 박리액, 예를 들면, 동경응화 제작의 박리액(106) 등을 이용한 물약처리가 이루어지는 것이 일반적이지만, 중간 도전층(36A)의 막이 줄어들어 기초 알루미늄층(35A)이 노출된 상태 가 되면, 산소 플라즈마 회화처리로 알루미늄층(35A)의 표면에 절연체인 AL2O3가 형성되고, 화소전극(22)과의 사이에 저항접촉을 얻을 수 없게 된다. 여기서, 중간 도전층(36A)의 막을 감소시켜도 좋도록, 그 막두께를 예를 들면, 0.2㎛으로 두껍게 설정하는 것으로 이 문제를 해결하려고 하고 있다. 또는 개구부(62~65)의 형성 시, 알루미늄층(35A)을 제거하여 기초 내열 금속층인 Ti 박막층(34A)을 노출하고 나서 화소전극(22)를 형성하는 해결책도 가능하며, 이 경우에는 처음부터 중간 도전층 (36A)이 불필요하다는 이점이 있다.
그러나, 전자의 대책에서는 이들 박막의 막두께의 면내 균일성이 양호하지 않으면, 상기 해결책도 반드시 유효하게 작용하는 것은 아니며, 또한 식각 속도의 면내 균일성이 양호하지 않은 경우에도 문제점은 동일하다. 후자의 대책에서는 중간 도전층(36A)은 불필요하게 되지만, 알루미늄층(35A)의 제거 공정이 증가하고, 또한 개구부(62)의 단면 제어가 불충분하면 화소전극(22)이 절단을 일으킬 우려가 있었다.
또한 4매 마스크·프로세스에 있어서 적용되고 있는 채널형성공정은 소스·드레인 배선(12, 21) 간의 소스·드레인 배선재와 불순물을 포함하는 반도체층을 선택적으로 제거하기 때문에, 절연 게이트형 트랜지스터의 ON 특성을 크게 좌우하는 채널의 길이(현재의 양산품으로 4~6㎛)를 결정하는 공정이다. 이 채널 길이의 변동은 절연 게이트형 트랜지스터의 ON 전류값을 크게 변화시키기 때문에, 통상은 엄격한 제조관리를 요구하지만, 채널 길이, 즉 하프톤 노광영역의 패턴치수는 노광량(광원강도와 포토마스크의 패턴 정밀도, 특히 라인 및 스페이스 치수), 감광성 수지의 코팅 두께, 감광성 수지의 현상처리, 및 해당 에칭공정에 있어서의 감광성 수지의 막 감소 양 등 많은 파라미터에 의해 좌우되며, 그외에, 이들 제량의 면내 균일성이 함께 작용하여 반드시 수율이 높게 안정되어 생산할 수 있는 것은 아니고, 종래의 제조관리보다 한층 엄격한 제조관리가 필요하게 되어, 결코 고도로 완성된 레벨이라고는 말할 수 없는 것이 현상이다. 특히 채널길이가 6㎛ 이하에서는 저항 패턴의 막두께 감소에 따라 발생하는 패턴 치수의 변화가 크게 영향을 주어 그 경향이 현저하다.
본 발명은 상기 현상에 비추어 발명된 것으로, 종래의 5매 마스크·프로세스나 4매 마스크·프로세스에 공통되는 콘택트 형성 시의 결함을 피할 수 있을 뿐만 아니라, 제조 마진이 큰 하프톤 노광기술을 채용하여 제조공정의 삭감을 실현하는 것이다. 또한 액정패널의 저가격화를 실현하고, 수요의 증대에 대응하기 위해서도 제조공정수의 삭감을 예의 추구하여 나가는 필요성이 있는 것은 명백하며, 다른 주요한 제조공정을 간략화 또는 저비용화하는 기술을 부여하는 것에 의해 한층 더 본 발명의 가치를 높이려고 하는 것이다.
본 발명에 있어서는, 우선 선행기술인 일본 특원평5－268726호 공보에 개시되어 있는 화소전극의 형성공정을 합리화한 것을 본 발명에 적합화시킨 것으로 제조공정의 삭감을 실현하고 있다. 다음으로, 하프톤 노광기술을 패턴 정밀도 관리가 용이한 반도체층의 형성공정과 주사선으로의 콘택트 형성공정에 적용하는 것으로 새로운 제조공정의 삭감을 실현하고 있다. 그리고 절연 게이트형 트랜지스터의 소 스·드레인 배선에 패시베이션 기능을 부여하기 위해서 선행기술인 일본 특개평 2-275925호 공보에 개시되고 있는 감광성 유기 절연층을 소스·드레인 배선형성을 위한 감광성 수지로서 이용하고 있다. 또는 일본 특개평 2－216129호 공보에 개시되어 있는 알루미늄으로 이루어진 소스·드레인 배선의 표면에 절연층을 형성하는 양극산화 기술을 융합시켜 프로세스의 합리화와 저온화를 실현시키려고 하는 것이다. 그리고 새로운 공정삭감을 위해서 소스·드레인 배선의 양극산화층 형성에도 하프톤 노광 기술을 적용하여 전극단자의 보호층 형성공정을 합리화하고 있다.
청구항 1에 기재된 액정표시장치는, 1주면상에 적어도 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 드레인 배선에 접속된 화소전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라 필터와의 사이에 액정을 충진하여 이루어진 액정표시장치에 있어서,
적어도 제1의 투명성 절연기판의 1주면 상에 투명 도전층과 제1의 금속층과의 적층으로 이루어진 주사선과, 투명 도전성의 화소전극과 화상표시부 외의 영역에 동일하게 투명 도전성의 신호선의 전극단자가 형성되고,
게이트 전극 상에 플라즈마 보호층과 게이트 절연층을 통하여 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,
상기 제1의 반도체층 상에 게이트 전극보다 폭이 가늘게 보호절연층이 형성되고,
상기 화소전극 상과 신호선의 전극단자 상과 화상표시부 외의 영역에서 주사선의 일부인 주사선의 전극단자 상의 플라즈마 보호층과 게이트 절연층에 개구부가 형성되어 각 개구부 내에 화소전극과, 주사선의 전극단자와 신호선의 전극단자가 노출되고,
상기 보호절연층의 일부 상과 제1의 반도체층 상에 절연 게이트형 트랜지스터의 소스·드레인이 되는 불순물을 포함하는 한쌍의 제2의 반도체층이 형성되고,
게이트 절연층 상과 제2의 반도체층 상과 신호선의 전극단자의 일부 상에 내열금속층을 포함하는 1층 이상의 금속층으로 이루어진 소스(신호선) 배선과, 게이트 절연층 상과 제2의 반도체층 상과 상기 개구부 내의 화소전극의 일부 상에 동일하게 드레인 배선이 형성되고,
상기 소스·드레인 배선 상에 감광성 유기절연층이 형성되는 것을 특징으로 한다.
이 구성에 의해 투명 도전성의 화소전극은 주사선과 동시에 형성되기 때문에 유리기판 상에 형성된다. 또한 절연 게이트형 트랜지스터가 에칭스톱형이기 때문에 채널 상에는 보호절연층이 형성되고, 소스·드레인 배선 상에는 감광성 유기절연층이 형성되어 액티브 기판에 패시베이션 기능이 부여된 투명 도전성의 전극단자를 갖는 TN형의 액정표시장치를 얻을 수 있다.
청구항 2에 기재된 액정표시장치는, 동일하게,
적어도 제1의 투명성 절연기판의 1주면상에 투명 도전층과 제1의 금속층과의 적층으로 이루어진 주사선과, 투명 도전성의 화소전극(과 화상표시부 외의 영역에 동일하게 투명 도전성의 신호선의 전극단자)이 형성되고,
게이트 전극 상에 플라즈마 보호층과 게이트 절연층을 통하여 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,
상기 제1의 반도체층 상에 게이트 전극보다 폭이 가늘게 보호절연층이 형성되고,
상기 화소전극 상과 화상표시부 외의 영역에서 주사선의 일부 상(또는 주사선의 전극단자 상과 신호선의 전극단자 상)의 플라즈마 보호층과 게이트 절연층에 개구부가 형성되어 각 개구부 내에 투명 도전성의 화소전극과 투명 도전성의 주사선의 일부(또는 주사선의 전극단자와 신호선의 전극단자)가 노출되고,
상기 보호절연층의 일부 상과 제1의 반도체층 상에 절연 게이트형 트랜지스터의 소스·드레인이 되는 불순물을 포함하는 한쌍의 제2의 반도체층이 형성되고,
게이트 절연층 상과 제2의 반도체층 상(과 신호선의 전극단자의 일부 상)에 내열금속층을 포함하는 1층 이상의 금속층으로 이루어진 소스(신호선) 배선과, 게이트 절연층 상과 제1의 반도체층 상과 상기 개구부 내의 화소전극의 일부 상에 동일하게 드레인 배선과, 주사선의 일부를 포함하여 주사선의 전극단자(또는 투명도전성의 주사선의 전극단자)와, 신호선의 일부로 이루어진 신호선의 전극단자(또는 투명 도전성의 신호선의 전극단자)가 형성되고,
상기 신호선의 전극단자 상을 제외하여 신호선 상에 감광성 유기절연층이 형성되는 것을 특징으로 한다.
상기 구성에 의해 투명 도전성의 화소전극은 주사선과 동시에 형성되기 때문 에 유리기판 상에 형성된다. 또한 절연 게이트형 트랜지스터가 에칭스톱형이기 때문에 채널 상에는 보호절연층이 형성되고, 신호선 상에는 감광성 유기절연층이 형성되어 액티브 기판에 최저한의 패시베이션 기능이 부여된 TN형의 액정표시장치를 얻을 수 있다. 전극단자는 투명 도전성 또는 금속성의 어느 쪽이라도 채용 가능하다.
청구항 3에 기재된 액정표시장치는, 동일하게,
적어도 제1의 투명성 절연기판의 1주면 상에 투명 도전층과 제1의 금속층과의 적층으로 이루어진 주사선과, 투명 도전성의 화소전극(과 화상표시부 외의 영역에 동일하게 투명 도전성의 신호선의 전극단자)이 형성되고,
게이트 전극 상에 플라즈마 보호층과 게이트 절연층을 통하여 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,
상기 제1의 반도체층 상에 게이트 전극보다 폭이 가늘게 보호 절연층이 형성되고,
상기 화소전극 상과 화상표시부 외의 영역에서 주사선의 일부(또는 주사선의 전극단자 상과 신호선의 전극단자 상)의 플라즈마 보호층과 게이트 절연층에 개구부가 형성되어 각 개구부 내에 투명 도전성의 화소전극과 투명 도전성의 주사선의 일부(또는 주사선의 전극단자와 신호선의 전극단자)가 노출되고,
상기 보호 절연층의 일부 상과 제1의 반도체층 상에 절연 게이트형 트랜지스터의 소스·드레인이 되는 불순물을 포함하는 한쌍의 제2의 반도체층이 형성되고,
게이트 절연층 상과 제2의 반도체층 상(과 신호선의 전극단자의 일부 상)에 내열금속층을 포함하는 1층 이상의 양극산화 가능한 금속층으로 이루어진 소스(신호선) 배선과, 게이트 절연층 상과 제1의 반도체층 상과 상기 개구부 내의 화소전극의 일부 상에 동일하게 드레인 배선과, 상기 주사선의 일부를 포함하여 주사선의 전극단자(또는 투명 도전성의 주사선의 전극단자)와, 신호선의 일부로 이루어진 신호선의 전극단자(또는 투명 도전성의 신호선의 전극단자)가 형성되고,
상기 전극단자 상을 제외하여 소스·드레인 배선의 표면에 양극산화층이 형성되는 것을 특징으로 한다.
이 구성에 의해 투명 도전성의 화소전극은 주사선과 동시에 형성되기 때문에 유리기판 상에 형성된다. 또한 절연 게이트형 트랜지스터가 에칭스톱형이기 때문에 채널 상에는 보호절연층이 형성되고, 적어도 신호선의 표면에는 절연성의 양극산화층인 5산화 탄탈(Ta2O5) 또는 산화 알루미늄(Al2O3)이 형성되어 패시베이션 기능이 부여된 TN형의 액정표시장치를 얻을 수 있다. 전극단자는 투명 도전성 또는 금속성의 어느 하나라도 채용 가능하지만, 금속성의 쪽이 프로세스로의 제약이 적다.
청구항 4는 청구항 1에 기재된 액정표시장치의 제조방법에 있어서, 하프톤 노광기술에 의해 주사선과 화소전극을 1매의 포토마스크를 이용하여 형성하는 공정과, 보호절연층을 형성하는 공정과, 하프톤 노광기술에 의해 주사선의 전극단자와 신호선의 전극단자와 화소전극으로의 콘택트 형성과 게이트 전극 상의 반도체층 형성을 1매의 포토마스크를 이용하여 처리하는 공정과, 감광성 유기절연층을 이용하여 소스·드레인 배선을 형성하는 공정을 갖는 것을 특징으로 한다.
이 구성에 의해 주사선의 형성공정과 화소전극의 형성공정을 1매의 포토마스 크를 이용하여 처리하는 사진 식각 공정수의 삭감이 실현된다. 그리고 콘택트와 반도체층을 1매의 포토마스크를 이용하여 처리하는 사진 식각 공정수의 삭감과, 소스·드레인 배선의 형성 시에 이용한 감광성 유기절연층을 그대로 남기는 것으로 패시베이션 절연층의 형성이 불필요한 제조공정의 삭감도 함께 작용하여 4매의 포토마스크로 투명도전성의 전극단자를 갖는 TN형의 액정표시장치의 제작이 가능해진다.
청구항 5는 청구항 2에 기재된 액정표시장치의 제조방법에 있어서, 하프톤 노광기술에 의해 주사선과 화소전극을 1매의 포토마스크를 이용하여 형성하는 공정과, 보호절연층을 형성하는 공정과, 하프톤 노광기술에 의해 주사선의 전극단자와 신호선의 전극단자와 화소전극으로의 콘택트 형성과 게이트 전극 상의 반도체층 형성을 1매의 포토마스크를 이용하여 처리하는 공정과, 하프톤 노광기술에 의해 감광성 유기절연층을 이용하여 소스·드레인 배선을 형성하는 것과 함께 신호선 상에만 감광성 유기절연층을 남기는 공정을 갖는 것을 특징으로 한다.
이 구성에 의해 주사선의 형성공정과 화소전극의 형성공정을 1매의 포토마스크를 이용하여 처리하는 사진 식각 공정수의 삭감이 실현된다. 그리고 콘택트와 반도체층을 1매의 포토마스크를 이용하여 처리하는 사진 식각 공정수의 삭감과, 소스·드레인 배선의 형성 시에 하프톤 노광기술을 이용하여 신호선 상에만 선택적으로 감광성 유기절연층을 남기는 것으로 패시베이션 절연층의 형성을 불필요로 하는 제조공정의 삭감도 함께 작용하여 4매의 포토마스크를 이용하여 TN형의 액정표시장치를 제작할 수 있다.
청구항 6은 청구항 3에 기재된 액정표시장치의 제조방법에 있어서, 하프톤 노광기술에 의해 주사선과 화소전극을 1매의 포토마스크를 이용하여 형성하는 공정과, 보호절연층을 형성하는 공정과, 하프톤 노광기술에 의해 주사선의 전극단자와 신호선의 전극단자와 화소전극으로의 콘택트 형성과 게이트 전극 상의 반도체층 형성을 1매의 포토마스크를 이용하여 처리하는 공정과, 하프톤 노광기술을 이용하여 소스·드레인 배선을 형성하는 것과 함께 소스·드레인 배선만을 양극산화하는 공정을 갖는 것을 특징으로 한다.
이 구성에 의해 주사선의 형성공정과 화소전극의 형성공정을 1매의 포토마스크를 이용하여 처리하는 사진 식각 공정수의 삭감이 실현된다. 그리고 콘택트와 반도체층을 1매의 포토마스크를 이용하여 처리하는 사진 식각 공정수의 삭감과, 소스·드레인 배선의 형성 시에 하프톤 노광기술을 이용하여 소스·드레인 배선 상에 선택적으로 양극산화층을 형성하는 것으로 패시베이션 절연층의 형성이 불필요한 제조공정의 삭감도 함께 작용하여 4매의 포토마스크를 이용하여 TN형의 액정표시장치를 제작할 수 있다.
본 발명의 실시예를 도 1~도 6에 기초하여 설명한다. 도 1에 본 발명의 실시예 1과 관련된 표시장치용 반도체 장치(액티브 기판)의 평면도를 나타내고, 도 2에 도 1(e)의 A－A＇선 상과 B－B＇선 상 및 C－C＇선 상의 제조공정의 단면도를 나타낸다. 동일하게, 실시예 2는 도 3과 도 4, 실시예 3은 도 5와 도 6에서 각각 액티브 기판의 평면도와 제조공정의 단면도를 나타낸다. 또한 종래예와 동일한 부위에 대해서는 동일한 부호를 부여하여 상세한 설명은 생략한다.
실시예 1
실시예 1에서는, 우선, 유리기판(2)의 1주면상에 SPT 등의 진공제막장치를 이용하여 막두께 0.1~0.2㎛ 정도의 투명도전층(91)으로서 예를 들면, ITO와, 막두께 0.1~0.3㎛ 정도의 제1의 금속층(92)로서 예를 들면, Cr, Ta, MoW 합금 등을 피착한다. 주사선의 저저항화를 위해서는 ITO와 알칼리성의 현상액이나 레지스트 박리액으로 전지반응을 일으키지 않도록 내열금속층에서 끼워진 알루미늄 또는 Nd를 포함하는 알루미늄 합금의 채용도 가능하다.
다음으로 도 1(a)와 도 2(a)에 나타낸 것과 같이, 미세가공기술에 의해 제1의 금속층(92)과 투명 도전층(91)을 차례로 식각하여 유리기판(2)을 노출하고, 투명 도전층(91A)과 제1의 금속층(92A)과의 적층으로 이루어져 게이트 전극(11A)도 겸하는 주사선(11) 및 주사선의 유사 전극단자(94)와 투명 도전층(91B)과 제1의 금속층(92B)과의 적층으로 이루어지는 유사 화소전극(93)과, 투명 도전층(91C)과 제1의 금속층(92C)과의 적층으로 이루어지는 신호선의 유사 전극단자(95)를 선택적으로 형성한다. 게이트 절연층을 통하여 주사선과 신호선과의 절연내압을 향상시키고, 수률을 높이기 위해서는 이들의 전극은 건식 식각(드라이 에칭)에 의한 단면 형상의 테이퍼 제어를 실시하는 것이 바람직하다.
이어서 유리기판(2)의 전면에 플라즈마 보호층이 되는 예를 들면, TaOx나 SiO2 등의 투명절연층을 0.1㎛ 정도의 막두께로 피착하여 (71)로 한다. 이 플라즈마 보호층(71)은 후속의 PCVD 장치에 의한 게이트 절연층인 SiNx의 제막 시에 주사선(11)의 엣지부에 노출되어 있는 투명도전층(91A)이 환원되어 SiNx의 막질이 변동 하고, 게이트 절연층을 통하여 주사선과 신호선과의 사이의 절연내압이 저하하는 것을 방지하기 위해서 필요하며, 상세한 내용은 선행예 일본 특개소59－9962호 공보를 참조한다.
플라즈마 보호층(71)의 피착 후에는 종래예와 동일하게 PCVD 장치를 이용하여 게이트 절연층이 되는 제1의 SiNx층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1의 비정질 실리콘층(31), 및 채널을 보호하는 절연층이 되는 제2의 SiNx층(32)과 3종류의 박막층을, 예를 들면, 0.2－0.05－0.1㎛ 정도의 막두께로 차례로 피착한다. 여기에서는 게이트 절연층이 플라즈마 보호층(71)과 제1의 SiNx층(30)과의 적층이 되기 때문에 제1의 SiNx층(30)은 종래보다 얇게 형성해도 우수한 부차적 효과가 있다.
또한, 미세가공기술에 의해 도 1(b)과 도 2(b)에 나타낸 것과 같이 게이트 전극(11A) 상의 제2의 SiNx층을 게이트 전극(11A)보다 폭이 가늘게 선택적으로 남겨 보호절연층(32D)으로서 제1의 비정질 실리콘층(31)을 노출한다.
그리고 PCVD 장치를 이용하여 유리기판(2)의 전면에 불순물로서 예를 들면, 인을 포함하는 제2의 비정질 실리콘층(33)을 예를 들면, 0.05㎛ 정도의 막두께로 피착한 후, 유사 화소전극(93) 상에 개구부(74)와, 화상표시부 외의 영역에서 주사선의 유사 전극단자(94) 상에 개구부(63A)와, 신호선의 유사 전극단자(95) 상에 개구부(64A)을 갖는 것과 함께 반도체층 형성영역, 즉, 게이트 전극(11A) 상의 영역(82A)의 막두께가 예를 들면, 2㎛으로 다른 영역(82B)의 막두께 1㎛보다 두꺼운 감광성 수지패턴(82A, 82B)을 하프톤 노광기술에 의해 형성한다. 그리고 감광성 수지 패턴(82A, 82B)을 마스크로서 도 1(c)과 도 2(c)에 나타낸 것과 같이 상기 개구부 내의 제2의 비정질 실리콘층(33), 제1의 비정질 실리콘층(31), 게이트 절연층(30) 및 플라즈마 보호층(71)을 비롯하여 제1의 금속층(92A~92C)도 차례로 식각하고, 각각 주사선(11)의 전극단자(5A)와 화소전극(22) 및 신호선의 전극단자(6A)를 노출한다.
이어서, 산소 플라즈마 등의 회화수단에 의해 상기 감광성 수지패턴(82A, 82B)을 1㎛이상 막을 감소시키면 감광성 수지패턴(82B)이 소실되고, 제2의 비정질 실리콘층(33B)이 노출되는 것과 함께 반도체층 형성영역 상에만 막이 감소된 감광성 수지패턴(82C)을 그대로 남길 수 있다. 감광성 수지패턴(82C)은 반도체층 형성 영역에 상당하며, 에칭스톱형의 절연 게이트형 트랜지스터에서는 그 치수가 변동하여도 절연 게이트형 트랜지스터의 전기적인 특성이 변동하지 않아, 프로세스 관리가 매우 용이하다. 그리고 도 1(d)과 도 2(d)에 나타낸 것과 같이 감광성 수지패턴 (82C)을 마스크로서 제2의 비정질 실리콘층(33B)과 제1의 비정질 실리콘층(31B)을 선택적으로 식각하여 게이트 전극(11A) 상에 게이트 전극(11A)보다 패턴 폭이 굵은 섬 형상의 반도체층(33A, 31A)을 형성하여 게이트 절연층(30A)을 노출한다. 이때에 상기 개구부(63A, 64A 및 74) 내에 노출되어 있는 투명도전성의 주사선의 전극단자(5A), 신호선의 전극단자(6A) 및 화소전극(22)은 제2와, 제1의 비정질 실리콘층(33A, 31A)의 식각 가스에 노출되지만, 불소계의 식각가스로 이들의 투명도전층의 막두께가 감소하거나, 저항값이 변화하거나, 투명도가 변화하거나 하는 결함이 발생하지 않는 것은 매우 유리한 점이다.
이어서, 상기 감광성 수지패턴(82C)을 제거한 후, 소스·드레인 배선의 형성 공정에서는 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열금속층으로서 예를 들면, Ti, Ta 등의 박막층(34)과, 막두께 0.3㎛ 정도의 저저항 배선층으로서 AL 박막층(35)을 차례로 피착한다. 그리고 이들 2층의 박막으로 이루어진 소스·드레인 배선재와 제2의 비정질 실리콘층(33A)과 제1의 비정질 실리콘층(31A)을 미세가공기술에 의해 막두께 1~2㎛ 정도의 감광성 유기절연층 패턴(85(12), 85(21))을 이용하여 차례로 식각하여 게이트 절연층(30A)과 보호절연층(32D)을 노출하고, 도 1(e)과 도 2(e)에 나타낸 것과 같이 개구부(74) 내의 화소전극(22)의 일부를 포함하여 (34A)와 (35A)와의 적층으로 이루어지는 절연 게이트형 트랜지스터의 드레인 전극(21)과, 신호선의 전극단자(6A)의 일부를 포함하여 소스전극도 겸하는 신호선(12)을 선택적으로 형성한다. 투명도전성의 전극단자(5A, 6A)는 소스·드레인 배선(12, 21)의 식각이 종료되면 유리기판(2) 상에 노출되는 것으로 이해된다. 또한, 소스·드레인 배선(12, 21)의 구성으로서는 저항값의 제약이 크지 않다면 간소화하여 Ta, Cr, MoW 등의 단층으로 하는 것도 가능하다.
이와 같이 하여 얻어진 액티브 기판(2)과 칼라필터를 맞붙여 액정 패널화하여, 본 발명의 실시예 1이 완료된다. 실시예 1에서는 감광성 유기절연층 패턴(85)은 액정에 접하고 있기 때문에, 감광성 유기절연층은 노볼락계의 수지를 주성분으로 하는 통상의 감광성 수지가 아니고, 순도가 높게 주성분에 아크릴 수지나 폴리이미드 수지를 포함하는 내열성이 높은 감광성 유기절연층을 이용하는 것이 중요하며, 재질에 따라서는 가열하는 것으로 유동화하여 소스·드레인 배선(12, 21)의 측 면을 덮도록 구성하는 것도 가능하며, 이 경우에는 액정 패널로서 신뢰성이 더욱 향상된다. 축적용량(15)의 구성에 관해서는 도 1(e)에 나타낸 것과 같이, 소스·드레인 배선(12, 21)과 동시에 화소전극(22)의 일부를 포함하여 형성된 축적전극(72)과 전단의 주사선(11)에 설치된 돌기부가 플라즈마 보호층(71A)과 게이트 절연층 (30A)을 통하여 평면적으로 겹쳐지는 것으로 구성되고 있는 예(오른쪽 아랫 방향의 사선 표시부(52))를 예시하고 있지만, 축적용량(15)의 구성은 이것에 한정되지 않는다. 종래예로 소개한 것과 같이 주사선(11)과 동시에 형성되는 축적용량선 (16)과 드레인 전극(21(화소전극 22))과의 사이에 게이트 절연층(30A)을 포함하는 절연층을 통하여 구성해도 좋고, 또한 그외의 구성도 가능하지만 상세한 설명은 생략하기로 한다.
정전기 방지로는 도 1(e)에도 나타낸 것과 같이 액티브 기판(2)의 외주에 정전기 방지용의 투명도전층 패턴(40)을 배치한다. 투명도전층 패턴(40)을 소스·드레인 배선재로부터 투명도전성의 전극단자(5A, 6A)에 접속하여 구성하는 종래예의 정전기 방지라도 괜찮지만, 게이트 절연층(30)으로의 개구부 형성공정이 부여되어 있기 때문에 그외의 정전기 방지도 용이한데 상세한 설명은 생략하기로 한다.
실시예 1에서는 이와 같이 주사선의 전극단자와 신호선의 전극단자가 함께 투명도전층인 디바이스 구성에서 제약이 발생하는데, 그 제약을 해제하는 디바이스·프로세스도 가능하며, 그것을 실시예 2로 설명한다.
실시예 2
실시예 2에서는 도 1(d)과 도 2(d)에 나타낸 것과 같이 감광성 수지패턴(82 C)을 마스크로서 제2의 비정질 실리콘층(33B)과 제1의 비정질 실리콘층(31B)을 선택적으로 식각하여 게이트 전극(11A) 상에 게이트 전극(11A)보다 패턴 폭이 굵은 섬 형상의 반도체층(33A, 31A)을 형성하여 게이트 절연층(30A)을 노출할 때까지는 실시예 1과 동일한 제조공정으로 진행한다. 다만 후술하는 이유로부터 신호선의 전극단자(6A)가 반드시 필요한 것은 아니다.
상기 감광성 수지패턴(82C)을 제거한 후, 소스·드레인 배선의 형성공정에서는 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열금속층으로서 예를 들면, Ti, Ta 등의 박막층(34)과, 막두께 0.3㎛ 정도의 저저항 배선층으로서 AL 박막층(35)을 차례로 피착한다. 그리고 이들 2층의 박막으로 이루어지는 소스·드레인 배선재와 제2의 비정질 실리콘층(33A)과 제1의 비정질 실리콘층(31A)을 미세가공기술에 의해 감광성 유기절연층 패턴(86A, 86B)을 이용하여 차례로 식각하여 게이트 절연층(30A)과 보호절연층(32D)을 노출하고, 도 3(e)과 도 4(e)에 나타낸 것과 같이 개구부(74) 내의 화소전극(22)의 일부를 포함하여 (34A)와 (35A)와의 적층으로 이루어지는 절연 게이트형 트랜지스터의 드레인 전극(21)과 소스배선도 겸하는 신호선(12)을 선택적으로 형성하고, 소스·드레인 배선(12, 21)의 형성과 동시에 노출되어 있는 주사선의 일부(5A)를 포함하여 주사선의 전극단자(5)와, 신호선의 일부로 이루어지는 전극단자(6)도 동시에 형성한다. 즉, 실시예 1과 같이 투명도전성의 신호선의 전극단자(6A)는 반드시 필요하지 않다. 이때에 신호선(12) 상의 (86A(12))의 막두께가 예를 들면, 3㎛로, 드레인 전극(21) 상의 (86B(21))와 전극단자(5, 6) 상의 (86B(5)), (86B(6))와 축적전극(72) 상의 (86B(72))의 막두께의 1.5㎛보다 두꺼운 감광성 유기절연층 패턴(86A, 86B)을 하프톤 노광기술에 의해 형성하여 두는 것이 실시예 2의 중요한 특징이다. 전극단자(5, 6)의 대응부 (86B(5)), (86B(6))의 최소 치수는 수 10㎛로 크고, 포토마스크의 제작도 또한 그 마무리 치수관리도 매우 용이하지만, 신호선(12)에 대응한 영역(86A(12))의 최소 치수는 4~8㎛로 비교적 치수 정밀도가 높기 때문에 흑 영역으로서는 가는 패턴을 필요로 한다. 그렇지만 종래예에서 설명한 것처럼 1회의 노광처리와 2회의 식각처리로 형성하는 소스·드레인 배선과 비교하면 본 발명의 소스·드레인 배선은 1회의 노광처리와 1회의 식각처리로 형성되기 때문에 패턴 폭이 변동하는 요인이 적고, 소스·드레인 배선의 치수 관리도, 소스·드레인 배선간 즉 채널 길이의 수치 관리도 종래의 하프톤 노광기술보다는 패턴정밀도의 관리가 용이하다. 또한 채널에칭형의 절연 게이트형 트랜지스터와 비교하면 에칭스톱형의 절연 게이트형 트랜지스터의 ON 전류를 결정하는 것은 채널을 보호하는 보호절연층(32D)의 치수로서 소스·드레인 배선간의 치수가 아닌 것으로부터도 프로세스 관리가 한층 더 용이하게 되는 것을 이해할 수 있다.
소스·드레인 배선(12, 21)의 형성 후에, 산소 플라즈마 등의 회화수단에 의해 상기 감광성 유기절연층 패턴(86A, 86B)을 1.5㎛ 이상 막을 감소시키면 감광성 유기절연층 패턴(86B)이 소실되고, 도 3(f)과 도 4(f)에 나타낸 것과 같이 드레인 전극(21)과 전극단자(5, 6)와 축적전극(72)이 노출되는 것과 함께 신호선(12) 상에만 막이 감소된 감광성 유기절연층 패턴(86C(12))을 그대로 남길 수 있는데, 상기 산소 플라즈마 처리로 감광성 유기절연층 패턴(86C(12))의 패턴 폭이 가늘어지면 신호선(12)의 표면이 노출되어 신뢰성이 저하되므로 이방성을 강하게 하여 패턴 치수의 변화를 억제하는 것이 바람직하다. 구체적으로는 RIE(Reactiｖe　Ion　Etching) 방식, 또는 고밀도의 플라즈마원을 갖는 ICP(Inductiｖe　Coupled　Plasama) 방식이나 TCP(Transfer　Coupled　Plasama) 방식의 산소 플라즈마 처리가 보다 바람직하다. 또한 소스·드레인 배선(12, 21)의 구성으로서는 저항값의 제약이 크지 않다면 간소화하여 Ta, Cr, MoW 등의 단층으로 하는 것도 가능하다.
이와 같이 하여 얻어진 액티브 기판(2)과 칼라필터를 맞붙여 액정 패널화하여, 본 발명의 실시예 2가 완료된다. 실시예 2에서도 감광성 유기절연층 패턴(86C)은 액정에 접하여 있기 때문에 감광성 유기절연층은 노볼락계의 수지를 주성분으로 하는 통상의 감광성 수지가 아니고, 순도가 높게 주성분에 아크릴 수지나 폴리이미드 수지를 포함하는 내열성이 높은 감광성 유기절연층을 이용하는 것이 중요하다. 축적용량(15)의 구성에 관해서는 실시예 1과 동일하다. 또한 도 3(f)에 나타낸 것과 같이 투명도전성의 주사선의 일부(5A) 및 신호선(12) 하에 형성된 투명도전성의 패턴(6A)과 액티브 기판(2)의 외주부에 배치된 단락선(40)을 접속하는 투명도전층 패턴은 그 형상을 가늘고 긴 선 형상으로 하는 것으로 정전기 방지에 있어서의 고저항 배선으로 하는 것이 가능한데, 물론 그 외의 도전성 부재를 이용한 정전기 방지도 가능하다.
실시예 2에서는 신호선(12) 상에만 감광성 유기절연층(86C(12))을 형성하여 드레인 전극(21)은 축적전극(72), 화소전극(22)과 동일하게 도전성을 유지한 채로 노출되는데, 이 경우라도 충분한 신뢰성을 얻을 수 있는 이유는 액정셀에 인가되는 구동신호는 기본적으로 교류이고, 칼라필터(9) 상의 대향전극(14)과 화소전극 (22)(드레인 전극(21))과의 사이에는 직류전압 성분이 적게 되도록 대향전극(14)의 전압은 화상검사 시에 조정되기 때문이다(플리커 저감 조정). 이것은 신호선(12) 상에만 직류성분이 흐르지 않도록 절연층을 형성해 두면 좋다고 하는 기본원리에 기초하고 있기 때문이다.
이와 같이 소스·드레인 배선재와 동일한 금속성의 전극단자(5, 6)를 형성하는 것이라면 신호선의 전극단자(6A)는 불필요한데, 신호선(12)을 정전기 방지선(40)에 접속하기 위해서 기능하는 부위는 필요하다. 이 주사선(11)의 전극단자(5A)도 불필요하지만, 금속성의 전극단자(5)를 주사선(11)과 접속하기 위해서 기능하는 부위(콘택트)로서 투명도전층으로 이루어지는 주사선의 일부(5A)가 필요한 것은 새삼 말할 필요가 없을 것이다.
또한, 투명도전성의 주사선의 전극단자(5A) 상에 금속성의 전극단자(5)를 형성하지 않고, 한편 투명도전성의 신호선(12)의 전극단자(6A)의 일부를 포함하여 소스·드레인 배선을 형성하는 패턴 설계의 변경에 의해, 도 3(g)과 도 4(g)에 나타낸 것과 같이 소스·드레인 배선재로 이루어지는 전극단자(5, 6)로 바꾸어 실시예 1과 같이 투명도전층으로 이루어지는 전극단자(5A, 6A)를 얻는 것도 가능하며, 화상표시부 내의 디바이스 구성은 변함이 없다.
이상 설명한 바와 같이, 본 발명의 실시예 1과 실시예 2에서는 유기 절연층을 각각 소스·드레인 배선 상과 신호선 상에만 형성하는 것으로 제조공정의 삭감을 추진하고 있는데, 유기 절연층의 두께가 통상은 1㎛ 이상이기 때문에 마찰 천 (rubbing cloth)을 이용한 배향막의 배향처리에 의해 그 단차가 비배향 상태를 초래한다. 또는 액정셀의 갭 정밀도의 확보에 지장이 생길 우려도 있다. 여기서, 실시예 3에서는 최소 한도의 공정수의 추가로 유기 절연층으로 바뀌는 패시베이션 기술을 구비시키는 것이다.
실시예 3
실시예 3에서는 도 5(d)와 도 6(d)에 나타낸 것과 같이 콘택트 형성공정과 반도체층(33A, 31A)의 형성공정까지는 실시예 2와 거의 동일한 제조공정을 진행한다. 감광성 수지패턴(82C)을 제거한 후, 소스·드레인 배선의 형성공정에서는 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 양극산화 가능한 내열금속층으로서 예를 들면, Ti, Ta 등의 박막층(34)과 막두께 0.3㎛ 정도의 동일하게 양극산화 가능한 저저항 배선층으로서 AL 박막층(35)을 차례로 피착한다. 그리고 이들 2층의 박막으로 이루어지는 소스·드레인 배선재와 제2의 비정질 실리콘층(33A)과 제1의 비정질 실리콘층(31A)을 미세가공기술에 의해 감광성 수지패턴(87A, 87B)을 이용하여 차례로 식각하여 게이트 절연층(30A)과 보호절연층(32D)을 노출하고, 도 5(e)와 도 6(e)에 나타낸 것과 같이 개구부(74) 내의 화소전극(22)의 일부를 포함하여 (34A)와 (35A)와의 적층으로 이루어지는 절연 게이트형 트랜지스터의 드레인 전극(21)과, 소스 배선도 겸하는 신호선(12)을 선택적으로 형성하고, 소스·드레인 배선(12, 21)의 형성과 동시에 노출되어 있는 주사선의 일부(5A)을 포함하여 주사선의 전극단자(5)와, 신호선의 일부로 이루어지는 전극단자(6)도 형성한다. 이때에 전극단자(5, 6) 상의 (87A(5)), (87A(6))의 막두께(흑 영역)가 예를 들면, 3㎛로, 소스·드레인 배선(12, 21) 상과 축적전극(72) 상의 (87B(12)), (87B(21)) 및 (87 B(72))의 막두께(중간 영역)의 1.5㎛보다 두꺼운 감광성 수지패턴(87A, 87B)을 하프톤 노광기술에 의해 형성하여 두는 것이 실시예 3의 중요한 특징이다.
소스·드레인 배선(12, 21)의 형성 후에, 산소 플라즈마 등의 회화수단에 의해 상기 감광성 수지패턴(87A, 87B)을 1.5㎛ 이상 막을 감소시키면, 감광성 수지패턴(87B)이 소실되어 소스·드레인 배선(12, 21)과 축적전극(72)이 노출되는 것과 함께 전극단자(5, 6) 상에만 막이 감소된 감광성 수지패턴(87C(5), 87C(6))을 그대로 남길 수 있다. 상기 산소 플라즈마 처리로 감광성 수지패턴(87C)의 패턴 폭이 가늘어져도 큰 패턴 치수를 갖는 전극단자(5, 6)의 주위에 양극산화층이 형성되는 것만으로, 상기 특성과 물품 수율 및 품질에 주는 영향이 거이 없는 것은 주목해야할 특징이다. 그리고 막이 감소된 감광성 수지패턴(87C(5), 87C(6))을 마스크로서 광을 조사하면서 도 5(f)와 도 6(f)에 나타낸 것과 같이 소스·드레인 배선(12, 21)을 양극산화하여 산화층(68, 69)을 형성하는 것과 함께 소스·드레인 배선(12, 21)의 하측면에 노출되어 있는 제2의 비정질 실리콘층(33A)과 제1의 비정질 실리콘층(31A)을 양극산화하여 절연층인 산화 실리콘층(SiO2)(66, 67)(모두 미도시)을 형성한다.
소스·드레인 배선(12, 21)의 표면에는 AL이, 또한 측면에는 AL, Ti의 적층이 노출되어 있고, 양극산화에 의해 Ti는 반도체인 산화 티탄(TiO2)(68)으로 그리고 AL는 절연층인 알루미나(AL2O3)(69)로 각각 변질된다. 산화 티탄층(68)은 절연층은 아니지만 막두께가 매우 얇아 노출 면적도 작기 때문에 패시베이션 상은 우선 문제가 되지 않지만, 내열금속박막층(34A)이나 Ta를 선택하여 두는 것이 바람직하다. 그렇지만 Ta는 Ti와 달리 기초의 표면산화층을 흡수하여 오믹 접촉을 용이하게 하는 기능이 부족한 특성에 주의할 필요가 있다.
양극산화로 형성되는 알루미나(69), 산화 티탄(68)의 각 산화층의 막두께는 배선의 패시베이션으로서는 0.1~0.2㎛ 정도로 충분하고, 에틸렌 글리콜 등의 화성액을 이용하여 인가전압은 >100V로 실현된다. 소스·드레인 배선(12, 21)의 양극산화에 대해서 유의해야할 사항은, 도시하지 않지만 모든 신호선(12)은 전기적으로 병열 또는 직렬로 형성될 필요가 있으며, 후에 이어지는 제조공정의 한 단계에서 이 직병렬을 해제하지 않으면 액티브 기판(2)의 전기검사 뿐만 아니라, 액정표시장치로서의 실동작에 지장이 생기는 것은 새삼 말할 필요도 없을 것이다. 해제수단으로서는 레이저광의 조사에 의한 증산, 또는 스크라이브(scribe)에 의한 기계적 절제가 간이적인데, 상세한 설명은 생략하기로 한다.
양극산화 종료 후에, 막이 감소된 감광성 수지패턴(87C(5), 87C(6))을 제거하면 도 5(g)와 도 6(g)에 나타낸 것과 같이 그 측면으로 양극산화층이 형성된 저저항 박막층으로 이루어지는 전극단자(5, 6)가 노출된다. 주사선의 전극단자(5)의 측면은 정전기 방지용의 고저항 단락선(40)을 경유하여 양극산화전류가 흐르기 때문에 신호선의 전극단자(6)와 비교하면 측면에 형성된 절연층의 두께가 얇아지는 것을 이해할 수 있다. 또한, 소스·드레인 배선(12, 21)의 구성으로서는 저항값의 제약이 크지 않다면 간소화하여 양극산화 가능한 Ta단층으로 하는 것도 가능하다. 이와 같이 하여 얻어지는 액티브 기판(2)과 칼라필터를 맞붙여 액정 패널화하여, 본 발명의 실시예 3이 완료된다. 축적용량(15)의 구성에 관해서는 실시예 1, 실시예 2와 동일하다.
실시예 3에서는 소스·드레인 배선(12, 21)과 제2의 비정질 실리콘층(33A) 및 제1의 비정질 실리콘층(31A)의 양극산화 시에 드레인 전극(21)과 전기적으로 연결되어 있는 화소전극(22)도 동시에 양극산화되기 때문에 투명도전층의 저항값의 증대에는 주의가 필요하지만, 투명도전층의 투명도가 저하될 염려는 없다. 드레인 전극(21)과 화소전극(22)과 축적전극(72)을 양극산화하기 위한 전류도 절연 게이트형 트랜지스터의 채널을 통하여 공급되지만, 화소전극(22)의 면적이 크기 때문에 큰 화성전류 또는 장시간의 화성이 필요하고, 아무리 강한 외광을 조사하여도 채널부의 저항이 장해가 되어, 드레인 전극(21) 상과 축적전극(72) 상에 신호선(12) 상과 동등한 막질과 막두께의 양극산화층(69(21), 69(72))을 형성하는 것은 화성시간의 연장만으로는 그 대응이 곤란하다. 그러나 드레인 배선(21) 상과 축적전극(72) 상에 형성되는 양극산화층(69(21), 69(72))이 다소 불완전하더라도 실제 사용에서는 지장되는 일 없이 신뢰성을 얻을 수 있는 경우가 많다. 왜냐하면 전제한 것처럼 액정셀에 인가되는 구동신호는 기본적으로 교류이고, 칼라필터(9) 상의 대향전극(14)과 화소전극(22)(드레인 전극(21))과의 사이에는 직류전압 성분이 적게 되도록 대향전극(14)의 전압은 화상검사 시에 조정되기 때문에(플리커 저감 조정), 따라서 신호선(12) 상에만 직류 성분이 흐르지 않도록 절연층을 형성하여 두면 좋기 때문이다.
실시예 1과 동일하게 투명도전성의 주사선의 전극단자(5A) 상에 금속성의 전 극단자(5)를 형성하지 않고, 한편 투명도전성의 신호선(12)의 전극단자(6A)의 일부를 포함하여 소스·드레인 배선(12, 21)을 형성하는 패턴설계의 변경에 의해, 도 5(h)와 도 6(h)에 나타낸 것처럼 소스·드레인 배선재로 이루어지는 전극단자(5, 6)로 바꾸어 투명도전층으로 이루어지는 전극단자(5A, 6A)를 얻는 것도 가능하다. 이 경우에는 소스·드레인 배선(12, 21)의 형성에 대하여 하프톤 노광기술은 불필요하게 되지만, 투명도전층으로 이루어지는 전극단자(5A, 6A)의 저항값의 증대에는 주의가 필요하다. 또한 이 경우도 전극단자의 구성이 바뀌어도 화상표시부 내의 디바이스 구성은 변함없다.
이상 설명한 것과 같이, 본 발명은 절연 게이트형 트랜지스터에 에칭스톱형을 채용하여 주사선과 화소전극을 1매의 포토마스크로 처리하는 합리화 기술을 핵심으로 하며, 이 구성에 기초하여 다양한 액티브 기판을 제안하고 있다. 본 발명에 기재된 액정표시장치에서는 절연 게이트형 트랜지스터는 채널 상에 보호 절연층을 갖기 때문에, 화상표시부 외에 형성되는 전극단자를 제외하여 소스·드레인 배선 상에만, 또는 신호선 상에만 감광성 유기절연층을 선택적으로 형성하는 것으로 패시베이션 기능이 부여된다. 따라서, 각별한 가열공정을 수반하지 않고, 비정질 실리콘층을 반도체층으로 하는 절연 게이트형 트랜지스터에 과도한 내열성을 필요로 하지 않게 된다. 바꿔 말하면, 패시베이션 형성으로 전기적인 성능의 열화를 일으키지 않는 효과가 부가된다.
또한 본 발명에 기재된 액정표시장치의 일부에 있어서는 동일하게 절연 게이 트형 트랜지스터는 채널 상에 보호절연층을 갖기 때문에, 양극산화 가능한 소스·드레인 배선재로 이루어진 소스·드레인 배선을 양극산화하는 것으로 패시베이션 기능이 부여되고, 과도한 내열성을 필요로 하지 않는다. 또한, 소스·드레인 배선의 양극산화에 대해 하프톤 노광기술의 도입에 의해 주사선이나 신호선의 전극단자 상을 선택적으로 보호하는 것이 가능하게 되어, 사진 식각 공정수의 증가를 저지할 수 있는 효과를 얻을 수 있다.
덧붙여, 반도체층의 도화공정과 게이트 절연층으로의 개구부 형성공정을 하프톤 노광기술의 도입에 의해 동일한 포토마스크로 처리하는 것을 가능하게 하는 공정삭감도 함께 작용하여 사진 식각 공정수가 감소하고, 4매의 포토마스크를 이용하여 종래와는 다른 제조방법에 기초하여 액정표시장치를 제작하는 것이 가능하게 되고, 액정표시장치의 비용삭감에 크게 공헌하게 된다. 더욱이 이들의 공정의 패턴 정밀도는 그다지 높지 않기 때문에 제품의 수율이나 품질에 큰 영향을 주지 않는 것도 생산관리를 용이하게 한다.
본 발명의 요건은, 상기의 설명으로부터도 분명해지는 것과 같이, 주사선과 화소전극의 형성에 대하여, 하프톤 노광기술에 의해 투명 도전층과 주사선용 금속박막과의 적층으로 이루어진 유사 화소전극 상에 개구부를 갖고, 게이트 전극 상의 반도체층 형성영역의 막두께가 다른 영역보다 두꺼운 감광성 수지패턴을 형성하고, 상기 감광성 수지패턴을 마스크로서 개구부 내에 화소전극을 노출하는 공정과, 상기 감광성 수지패턴의 막두께를 감소시켜 반도체층을 노출하고, 막두께를 보이게 한 감광성 수지패턴을 마스크로서 게이트 전극 상에 반도체층을 형성하는 것으로 반도체층과 콘택트의 형성을 1매의 포토마스크로 처리하는 것을 가능하게 한 점에 있고, 그 이외의 구성에 관해서는 주사선, 신호선, 화소전극, 게이트 절연층 등의 재질이나 막두께 등이 다른 액정표시장치 또는 그 제조방법의 차이도 본 발명의 범주에 속하는 것은 자명하고, 또한 절연 게이트형 트랜지스터의 반도체층도 비정질 실리콘으로 한정되는 것이 아닌 것도 분명하다.

Claims (6)

1주면(主面) 위에 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 드레인 배선에 접속된 화소전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서,
제1의 투명성 절연기판의 1주면 위에 투명도전층과 제1의 금속층과의 적층으로 이루어지는 주사선과 투명도전성의 화소전극과 화상표시부 외의 영역에 동일하게 투명도전성의 신호선의 전극단자가 형성되고,
게이트 전극 위에 플라즈마 보호층과 게이트 절연층을 통하여 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,
상기 제1의 반도체층 위에 게이트 전극보다 폭이 가늘게 보호절연층이 형성되고,
상기 화소전극, 신호선의 전극단자, 및 화상표시부 외의 영역에서 주사선의 전극단자 위의 플라즈마 보호층과 게이트 절연층에 개구부가 형성되어 각 개구부 내에 화소전극과, 주사선의 전극단자와 신호선의 전극단자가 노출되고,
상기 보호절연층과 제1의 반도체층 위에 절연 게이트형 트랜지스터의 소스·드레인이 되는 불순물을 포함하는 한쌍의 제2의 반도체층이 형성되고,
게이트 절연층, 제2의 반도체층, 및 신호선의 전극단자의 위에 내열금속층을 포함하는 1층 이상의 금속층으로 이루어지는 소스(신호선) 배선과, 게이트 절연층 , 제2의 반도체층 및 상기 개구부 내의 화소전극 위에 동일하게 드레인 배선이 형성되고,
상기 소스·드레인 배선 위에 감광성 유기절연층이 형성되는 것을 특징으로 하는 액정표시장치.
1주면 위에 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 드레인 배선에 접속된 화소전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서,
제1의 투명성 절연기판의 1주면 위에 투명도전층과 제1의 금속층과의 적층으로 이루어지는 주사선과, 투명도전성의 화소전극( 및 화상표시부 외의 영역에 동일하게 투명도전성의 신호선의 전극단자)이 형성되고,
게이트 전극 위에 플라즈마 보호층과 게이트 절연층을 통하여 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,
상기 제1의 반도체층 위에 게이트 전극보다 폭이 가늘게 보호절연층이 형성되고,
상기 화소전극 및 화상표시부 외의 영역에서 주사선 위(또는 주사선의 전극단자 및 신호선의 전극단자 위)의 플라즈마 보호층과 게이트 절연층에 개구부가 형성되어 각 개구부 내에 투명도전성의 화소전극과 투명 도전성의 주사선(또는 주사선의 전극단자 및 신호선의 전극단자)이 노출되고,
상기 보호절연층 및 제1의 반도체층 위에 절연 게이트형 트랜지스터의 소스·드레인이 되는 불순물을 포함하는 한쌍의 제2의 반도체층이 형성되고,
게이트 절연층 및 제2의 반도체층 위(및 신호선의 전극단자)에 내열금속층을 포함하는 1층 이상의 금속층으로 이루어지는 소스(신호선) 배선과, 게이트 절연층, 제1의 반도체층 및 상기 개구부 내의 화소전극 위에 동일하게 드레인 배선과, 주사선을 포함하여 주사선의 전극단자(또는 투명도전성의 주사선의 전극단자)와, 신호선으로 이루어지는 신호선의 전극단자(또는 투명도전성의 신호선의 전극단자)가 형성되고,
상기 신호선의 전극단자를 제외한 신호선 위에 감광성 유기절연층이 형성되는 것을 특징으로 하는 액정표시장치.
1주면 위에 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 상기 절연 게이트형 트랜지스터의 드레인에 접속된 화소전극과, 상기 화소전극과는 거리를 두고 형성된 대향전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서,
제1의 투명성 절연기판의 1주면 위에 투명도전층 및 제1의 금속층과의 적층으로 이루어지는 주사선과, 투명도전성의 화소전극( 및 화상표시부 외의 영역에 동일하게 투명도전성의 신호선의 전극단자)이 형성되고,
게이트 전극 위에 플라즈마 보호층 및 게이트 절연층을 통하여 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,
상기 제1의 반도체층 위에 게이트 전극보다 폭이 가늘게 보호절연층이 형성되고,
상기 화소전극 및 화상표시부 외의 영역에서 주사선 위(또는 주사선의 전극단자 및 신호선의 전극단자 위)에 플라즈마 보호층 및 게이트 절연층에 개구부가 형성되어 각 개구부 내에 투명도전성의 화소전극과 투명도전성의 주사선(또는 주사선의 전극단자 및 신호선의 전극단자)이 노출되고,
상기 보호절연층 및 제1의 반도체층 위에 절연 게이트형 트랜지스터의 소스·드레인이 되는 불순물을 포함하는 한 쌍의 제2의 반도체층이 형성되고,
게이트 절연층 및 제2의 반도체층 위(과 신호선의 전극단자 위)에 내열금속층을 포함하는 1층 이상의 양극산화 가능한 금속층으로 이루어지는 소스(신호선) 배선, 게이트 절연층, 제1의 반도체층 및 상기 개구부 내의 화소전극 위에 동일하게 드레인 배선과, 상기 주사선을 포함하여 주사선의 전극단자(또는 투명도전성의 주사선의 전극단자)와, 신호선으로 이루어지는 신호선의 전극단자(또는 투명 도전성의 신호선의 전극 단자)가 형성되고,
상기 전극단자 위를 제외하여 소스·드레인 배선의 표면에 양극산화층이 형성되는 것을 특징으로 하는 액정표시장치.
1주면 위에 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 드레인 배선에 접속된 화소전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서,
제1의 투명성 절연기판의 1주면 위에 투명도전층 및 제1의 금속층과의 적층으로 이루어지는 주사선과, 주사선의 유사 전극단자와, 신호선의 유사 전극단자와 유사 화소전극을 형성하는 공정과,
플라즈마 보호층 및 게이트 절연층과 불순물을 포함하지 않는 제1의 비정질 실리콘층과 보호절연층을 차례로 피착하는 공정과,
게이트 전극 위에 게이트 전극보다 폭이 가늘게 상기 보호 절연층을 남겨 제1의 비정질 실리콘층을 노출하는 공정과,
불순물을 포함하는 제2의 비정질 실리콘층을 피착하는 공정과,
주사선, 신호선의 유사 전극단자 및 유사 화소전극 위에 개구부를 갖게 하여 게이트 전극 위의 반도체층 형성영역의 막두께가 다른 영역보다 두꺼운 감광성 수지패턴을 형성하는 공정과,
상기 감광성 수지패턴을 마스크로서 상기 개구부 내의 제2의 비정질 실리콘층과 제1의 비정질 실리콘층과 게이트 절연층과 플라즈마 보호층과 제1의 금속층을 제거하여 투명도전성의 주사선과 신호선의 전극단자와, 동일하게 투명도전성의 화소전극을 노출하는 공정과,
상기 감광성 수지패턴의 막두께를 감소시켜 제2의 비정질 실리콘층을 노출하는 공정과,
상기 막두께를 감소시킨 감광성 수지 패턴 마스크로서 게이트 전극 위에 제2의 비정질 실리콘층과 제1의 비정질 실리콘층을 게이트 전극보다 폭이 넓게 섬 형상으로 형성하여 게이트 절연층을 노출하는 공정과,
내열금속층을 포함하는 1층 이상의 금속층을 피착한 후, 미세가공기술에 의해 금속층과 제2의 비정질 실리콘층과 제1의 비정질 실리콘층을 선택적으로 제거하고, 상기 보호절연층와 겹쳐지는 신호선의 전극단자를 포함하여 그 표면에 감광성 유기절연층을 갖는 소스 배선(신호선)과, 동일하게 상기 보호절연층과 겹쳐져 화소전극을 포함하여 그 표면에 감광성 유기 절연층을 갖는 드레인 배선을 형성하는 공정을 갖는 액정표시장치의 제조방법.
1주면 위에 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 상기 절연 게이트형 트랜지스터의 드레인에 접속된 화소전극과, 상기 화소전극과는 거리를 두고 형성된 대향전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서,
제1의 투명성 절연기판의 1주면 위에 투명도전층과 제1의 금속층과의 적층으로 이루어지는 주사선과, (주사선의 유사 전극단자와, 신호선의 유사 전극단자와), 유사 화소전극을 형성하는 공정과,
플라즈마 보호층과 게이트 절연층과 불순물을 포함하지 않는 제1의 비정질 실리콘층과 보호절연층을 차례로 피착하는 공정과,
게이트 전극 위에 게이트 전극보다 폭이 가늘게 상기 보호 절연층을 남겨 제1의 비정질 실리콘층을 노출하는 공정과,
불순물을 포함하는 제2의 비정질 실리콘층을 피착하는 공정과,
주사선(또는 주사선의 유사 전극단자, 신호선의 유사 전극단자)과 유사 화소전극 위에 개구부를 갖게 하고, 게이트 전극 위의 반도체층 형성영역의 막두께가 다른 영역보다 두꺼운 감광성 수지패턴을 형성하는 공정과,
상기 감광성 수지패턴을 마스크로서 상기 개구부 내의 제2의 비정질 실리콘층, 제1의 비정질 실리콘층, 게이트 절연층과 플라즈마 보호층 및 제1의 금속층을 제거하여 투명도전성의 주사선(또는 주사선의 전극단자, 투명도전성의 신호선의 전극단자)과 동일하게 투명도전성의 화소전극을 노출하는 공정과,
상기 감광성 수지패턴의 막두께를 감소시켜 제2의 비정질 실리콘층을 노출하는 공정과,
상기 막두께를 감소시킨 감광성 수지패턴 마스크로서 게이트 전극 위에 제2의 비정질 실리콘층과 제1의 비정질 실리콘층을 게이트 전극보다 폭이 넓게 섬 형상으로 형성하여 게이트 절연층을 노출하는 공정과,
내열금속층을 포함하는 1층 이상의 금속층을 피착한 후, 상기 보호절연층과 겹쳐져 소스 배선(신호선)과, 동일하게 화소전극을 포함하여 드레인 배선과, 상기 주사선을 포함하여 주사선의 전극단자와, 신호선으로 이루어지는 신호선의 전극단자에 대응하고, (또는 상기 보호절연층과 겹쳐져 투명도전성의 신호선의 전극단자를 포함하여 소스 배선(신호선)과, 동일하게 화소전극을 포함하여 드레인 배선에 대응하고,) 신호선 위의 막두께가 다른 영역보다 두꺼운 감광성 유기절연층 패턴을 형성하는 공정과,
상기 감광성 유기절연층 패턴을 마스크로서 금속층과 제2의 비정질 실리콘층과 제1의 비정질 실리콘층을 선택적으로 제거하여 금속성(또는 투명도전성)의 주사선, 신호선의 전극 단자 및 소스·드레인 배선을 형성하는 공정과,
상기 감광성 유기절연층 패턴의 막두께를 감소시켜 금속성(또는 투명도전성)의 주사선, 신호선의 전극단자 및 드레인 배선을 노출하는 공정을 갖는 액정표시장치의 제조방법.
1주면 위에 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 상기 절연 게이트형 트랜지스터의 드레인에 접속된 화소전극과, 상기 화소전극과는 거리를 두고 형성된 대향전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서,
제1의 투명성 절연기판의 1주면 위에 투명도전층 및 제1의 금속층과의 적층으로 이루어지는 주사선과, (주사선의 유사 전극단자 및 신호선의 유사 전극단자) 유사 화소전극을 형성하는 공정과,
플라즈마 보호층 및 게이트 절연층과 불순물을 포함하지 않는 제1의 비정질 실리콘층 및 보호절연층을 차례로 피착하는 공정과,
게이트 전극 위에 게이트 전극보다 폭이 가늘게 상기 보호절연층을 남겨 제1의 비정질 실리콘층을 노출하는 공정과,
불순물을 포함하는 제2의 비정질 실리콘층을 피착하는 공정과,
주사선(또는 주사선의 유사 전극단자 및 신호선의 유사 전극단자) 및 유사 화소전극 위에 개구부를 갖게 하여 게이트 전극 위의 반도체층 형성영역의 막두께가 다른 영역보다 두꺼운 제1의 감광성 수지패턴을 형성하는 공정과,
상기 제1의 감광성 수지패턴을 마스크로서 상기 개구부 내의 제2의 비정질 실리콘층과 제1의 비정질 실리콘층과 게이트 절연층과 플라즈마 보호층과 제1의 금속층을 제거하여 투명도전성의 주사선(또는 주사선의 전극단자 및 투명도전성의 신호선의 전극단자)과 동일하게 투명도전성의 화소전극을 노출하는 공정과,
상기 제1의 감광성 수지패턴의 막두께를 감소시켜 제2의 비정질 실리콘층을 노출하는 공정과,
상기 막두께를 감소시킨 감광성 수지패턴 마스크로서 게이트 전극 위에 제2의 비정질 실리콘층과 제1의 비정질 실리콘층을 게이트 전극보다 폭이 넓게 섬 형상으로 형성하여 게이트 절연층을 노출하는 공정과,
내열금속층을 포함하는 1층 이상의 양극산화 가능한 금속층을 피착한 후, 상기 보호절연층과 겹쳐져 소스배선(신호선)과, 동일하게 화소전극을 포함하여 드레인 배선과, 상기 주사선을 포함하여 주사선의 전극단자와, 신호선으로 이루어지는 신호선의 전극단자에 대응하고, 주사선과 신호선의 전극단자 위의 막두께가 다른 영역보다 두꺼운 제2의 감광성 수지패턴을 형성하는 공정과,
상기 제2의 감광성 수지패턴을 마스크로서 양극산화 가능한 금속층과 제2의 비정질 실리콘층과 제1의 비정질 실리콘층을 선택적으로 제거하고, 금속성의 주사선과 신호선의 전극단자와 소스·드레인 배선을 형성하는 공정과,
상기 제2의 감광성 수지 패턴의 막두께를 감소시켜 소스·드레인 배선을 노출하는 공정과,
상기 막두께를 감소시킨 제2의 감광성 수지패턴을 마스크로서 상기 금속성의 전극단자를 보호하면서 상기 소스·드레인 배선을 양극산화하는 공정(또는 미세가공기술에 의해 상기 보호절연층과 겹쳐져 투명도전성의 신호선의 전극단자를 포함하여 소스 배선과, 동일하게 화소전극을 포함하여 드레인 배선을 형성 후, 상기 소스·드레인 배선을 양극산화하는 공정)을 갖는 액정표시장치의 제조방법.
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