JP2001311965A - アクティブマトリクス基板及びその製造方法 - Google Patents
アクティブマトリクス基板及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 製造工程数を３回のＰＲ工程に削減し、低コ
スト化を実現した継電界方式液晶表示装置とその製造方
法。 【解決手段】 透明絶縁性基板１０１上にゲート電極、
アイランド２０１ｂ及び画素電極２０９が形成された、
ゲートアイランドは、積層されたゲート電極１０２、ゲ
ート絶縁膜、半導体膜を備え、更に各々の膜はゲート電
極１０２と同一か小さい平面形状に形成されてチャネル
保護膜により被覆される。ハーフトーン露光法を用い、
ゲートバスライン２０２とゲート電極、アイランド２０
１ｂを同一ＰＲ工程、チャネル保護膜の開口部と画素電
極２０９を同一ＰＲ工程で形成でき、３回のＰＲ工程で
の製造が可能になる。また、チャネル保護膜によってア
イランド２０１ｂの側面が被覆でき、不純物が拡散や電
界により半導体膜中に入ることが防止され、ＴＦＴの特
性を改善する。
スト化を実現した継電界方式液晶表示装置とその製造方
法。 【解決手段】 透明絶縁性基板１０１上にゲート電極、
アイランド２０１ｂ及び画素電極２０９が形成された、
ゲートアイランドは、積層されたゲート電極１０２、ゲ
ート絶縁膜、半導体膜を備え、更に各々の膜はゲート電
極１０２と同一か小さい平面形状に形成されてチャネル
保護膜により被覆される。ハーフトーン露光法を用い、
ゲートバスライン２０２とゲート電極、アイランド２０
１ｂを同一ＰＲ工程、チャネル保護膜の開口部と画素電
極２０９を同一ＰＲ工程で形成でき、３回のＰＲ工程で
の製造が可能になる。また、チャネル保護膜によってア
イランド２０１ｂの側面が被覆でき、不純物が拡散や電
界により半導体膜中に入ることが防止され、ＴＦＴの特
性を改善する。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴと略称する）を用いたアクティブマトリ
クス型液晶表示装置に用いられるアクティブマトリクス
基板とその製造方法に関するものである。
（以下、ＴＦＴと略称する）を用いたアクティブマトリ
クス型液晶表示装置に用いられるアクティブマトリクス
基板とその製造方法に関するものである。
【０００２】
【従来の技術】ＴＦＴを用いたアクティブマトリクス液
晶表示装置は、画素電極と、前記画素電極に印加する電
圧を制御するためのＴＦＴとがマトリクス配置されたア
クティブマトリクス基板を有しており、このアクティブ
マトリクス基板と対向基板との間に液晶を挟み込み、画
素電極と他方の電極間に印加した電圧で液晶を駆動する
構成とされている。この場合、アクティブマトリクス基
板の画素電極を透明電極で構成し、他方の電極として対
向基板に形成した透明な共通電極との間に電圧を印加し
て液晶を駆動する縦電界方式の液晶表示装置、あるいは
アクティブマトリクス基板の画素電極と共通電極とを対
をなす櫛歯状の電極で構成し、これらの電極間に電圧を
印加して液晶を駆動する横電界方式の液晶表示装置があ
る。いずれにしても、アクティブマトリクス基板には、
前記ＴＦＴと画素電極とを微細に形成することが必要で
あり、現在ではこれらＴＦＴと画素電極とをフォトリソ
グラフィ技術によって形成している。
晶表示装置は、画素電極と、前記画素電極に印加する電
圧を制御するためのＴＦＴとがマトリクス配置されたア
クティブマトリクス基板を有しており、このアクティブ
マトリクス基板と対向基板との間に液晶を挟み込み、画
素電極と他方の電極間に印加した電圧で液晶を駆動する
構成とされている。この場合、アクティブマトリクス基
板の画素電極を透明電極で構成し、他方の電極として対
向基板に形成した透明な共通電極との間に電圧を印加し
て液晶を駆動する縦電界方式の液晶表示装置、あるいは
アクティブマトリクス基板の画素電極と共通電極とを対
をなす櫛歯状の電極で構成し、これらの電極間に電圧を
印加して液晶を駆動する横電界方式の液晶表示装置があ
る。いずれにしても、アクティブマトリクス基板には、
前記ＴＦＴと画素電極とを微細に形成することが必要で
あり、現在ではこれらＴＦＴと画素電極とをフォトリソ
グラフィ技術によって形成している。
【０００３】図４８は、縦電界方式のアクティブマトリ
クス基板の等価回路図であり、透明絶縁性基板１０１上
に、互いに直交する方向にそれぞれ所要の間隔をおいて
平行に延在する複数本のゲートバスライン２０２及びド
レインバスライン２０３と、これらのバスラインで囲ま
れた領域に形成される画素電極２０９と、前記ゲートバ
スライン２０２と前記ドレインバスライン２０３の交差
近傍領域に形成されるＴＦＴ２００とで構成されてい
る。ここで、前記画素電極２０９は前記ＴＦＴ２００の
ソース電極に接続されるとともに、隣接するゲートバス
ライン２０２とでストレージ容量２１２を構成してい
る。また、前記ゲートバスライン２０２の一端部は走査
信号が入力されるゲート端子部２１０として、前記ドレ
インバスライン２０３の一端部はデータ信号が入力され
るドレイン端子部２１１として構成され、それぞれ前記
透明絶縁膜基板１０１の側縁部に沿って配列され、図外
のドライバに接続されているテープ状配線が接続され
る。なお、同図中、２２５は保護素子、２２０は共通端
子部である。
クス基板の等価回路図であり、透明絶縁性基板１０１上
に、互いに直交する方向にそれぞれ所要の間隔をおいて
平行に延在する複数本のゲートバスライン２０２及びド
レインバスライン２０３と、これらのバスラインで囲ま
れた領域に形成される画素電極２０９と、前記ゲートバ
スライン２０２と前記ドレインバスライン２０３の交差
近傍領域に形成されるＴＦＴ２００とで構成されてい
る。ここで、前記画素電極２０９は前記ＴＦＴ２００の
ソース電極に接続されるとともに、隣接するゲートバス
ライン２０２とでストレージ容量２１２を構成してい
る。また、前記ゲートバスライン２０２の一端部は走査
信号が入力されるゲート端子部２１０として、前記ドレ
インバスライン２０３の一端部はデータ信号が入力され
るドレイン端子部２１１として構成され、それぞれ前記
透明絶縁膜基板１０１の側縁部に沿って配列され、図外
のドライバに接続されているテープ状配線が接続され
る。なお、同図中、２２５は保護素子、２２０は共通端
子部である。
【０００４】図４９は前記アクティブマトリクス基板に
設けられる従来構造のＴＦＴと画素電極の１画素領域の
断面図である。ここでは、特開平１０−２６８３５３号
公報に記載の技術を示している。このＴＦＴ及び画素電
極の製造においては、透明な絶縁性基板３００上に第１
の金属薄膜を形成し、１回目のフォトレジストを用いた
フォトリソグラフィ工程（以下、ＰＲ工程と称する）で
前記第１の金属薄膜をパターニングしてゲート電極３０
１及びこれにつながるゲートバスライン３０２を形成す
る。次いで、前記絶縁性基板３００上にゲート絶縁膜と
しての第１の絶縁膜３０３、真性アモルファスシリコン
膜（以下、真性ａ−Ｓｉ膜と称する）３０４、不純物を
導入したａ−Ｓｉ膜からなるオーミックコンタクト膜３
０５を順次積層する。次いで、前記オーミックコンタク
ト膜３０５と真性ａ−Ｓｉ膜３０４を２回目のＰＲ工程
でパターニングする。さらに、第２の金属薄膜を形成
し、前記第２の金属薄膜を３回目のＰＲ工程によりパタ
ーニングしてドレインバスラインにつながるドレイン電
極３０６と、ソース電極３０７を形成する。次いで、全
面に第２の絶縁膜３０８を形成し、４回目のＰＲ工程に
より、前記第２の絶縁膜３０８にはソース電極３０７及
びドレインバスラインの表面にまで貫通する画素コンタ
クトホール３０９とドレインバスラインコンタクトホー
ル（図示せず）を開口し、前記第１及び第２の絶縁膜３
０３，３０８には前記ゲートバスラインの表面にまで貫
通するゲートバスラインコンタクトホール（図示せず）
を開口する。さらに、全面に透明電極膜、例えばＩＴＯ
（Indium Tin Oxide）膜を形成し、前記透明電極膜を５
回目のＰＲ工程によりパターニングして前記ソース電極
３０７に接続される画素電極３１０を形成する。また、
図には表れないが、同時に図４８に示したような、ゲー
トバスラインに接続されたゲート端子部と、ドレインバ
スラインに接続されたドレイン端子部が形成される。
設けられる従来構造のＴＦＴと画素電極の１画素領域の
断面図である。ここでは、特開平１０−２６８３５３号
公報に記載の技術を示している。このＴＦＴ及び画素電
極の製造においては、透明な絶縁性基板３００上に第１
の金属薄膜を形成し、１回目のフォトレジストを用いた
フォトリソグラフィ工程（以下、ＰＲ工程と称する）で
前記第１の金属薄膜をパターニングしてゲート電極３０
１及びこれにつながるゲートバスライン３０２を形成す
る。次いで、前記絶縁性基板３００上にゲート絶縁膜と
しての第１の絶縁膜３０３、真性アモルファスシリコン
膜（以下、真性ａ−Ｓｉ膜と称する）３０４、不純物を
導入したａ−Ｓｉ膜からなるオーミックコンタクト膜３
０５を順次積層する。次いで、前記オーミックコンタク
ト膜３０５と真性ａ−Ｓｉ膜３０４を２回目のＰＲ工程
でパターニングする。さらに、第２の金属薄膜を形成
し、前記第２の金属薄膜を３回目のＰＲ工程によりパタ
ーニングしてドレインバスラインにつながるドレイン電
極３０６と、ソース電極３０７を形成する。次いで、全
面に第２の絶縁膜３０８を形成し、４回目のＰＲ工程に
より、前記第２の絶縁膜３０８にはソース電極３０７及
びドレインバスラインの表面にまで貫通する画素コンタ
クトホール３０９とドレインバスラインコンタクトホー
ル（図示せず）を開口し、前記第１及び第２の絶縁膜３
０３，３０８には前記ゲートバスラインの表面にまで貫
通するゲートバスラインコンタクトホール（図示せず）
を開口する。さらに、全面に透明電極膜、例えばＩＴＯ
（Indium Tin Oxide）膜を形成し、前記透明電極膜を５
回目のＰＲ工程によりパターニングして前記ソース電極
３０７に接続される画素電極３１０を形成する。また、
図には表れないが、同時に図４８に示したような、ゲー
トバスラインに接続されたゲート端子部と、ドレインバ
スラインに接続されたドレイン端子部が形成される。
【０００５】このような従来のアクティブマトリクス基
板は、前記したようにＴＦＴ、画素電極、及びゲート端
子部とドレイン端子部を形成するために５回のＰＲ工程
が必要であり、製造工程にかかるコストを削減してアク
ティブマトリクス基板を低価格に製造する際の障害にな
っている。そこで、製造工程数の削減、特にＰＲ工程数
を削減することが検討されており、例えば、特開昭６３
−２１８９２５号公報では、画素電極とゲート電極及び
ゲートバスラインを１つのＰＲ工程で形成することによ
り、ＰＲ工程を４工程に削減した技術が提案されてい
る。あるいは、月刊ＦＰＤ Inteligence 1999，ｐ31〜
35や特開２０００−６６２４０号公報には、ハーフトー
ン露光法を利用することで、１回のＰＲ工程で異なる層
の膜のパターニングを実現し、これによりアクティブマ
トリクス基板のＰＲ工程を削減する技術が記載されてい
る。
板は、前記したようにＴＦＴ、画素電極、及びゲート端
子部とドレイン端子部を形成するために５回のＰＲ工程
が必要であり、製造工程にかかるコストを削減してアク
ティブマトリクス基板を低価格に製造する際の障害にな
っている。そこで、製造工程数の削減、特にＰＲ工程数
を削減することが検討されており、例えば、特開昭６３
−２１８９２５号公報では、画素電極とゲート電極及び
ゲートバスラインを１つのＰＲ工程で形成することによ
り、ＰＲ工程を４工程に削減した技術が提案されてい
る。あるいは、月刊ＦＰＤ Inteligence 1999，ｐ31〜
35や特開２０００−６６２４０号公報には、ハーフトー
ン露光法を利用することで、１回のＰＲ工程で異なる層
の膜のパターニングを実現し、これによりアクティブマ
トリクス基板のＰＲ工程を削減する技術が記載されてい
る。
【０００６】これらの改善された技術のうち、前者の技
術はゲート電極と画素電極を同一ＰＲ工程で形成すると
いう工程上の制約と、ゲート電極と画素電極が同一層に
形成されるという構造上の制約があり、特に画素電極を
下層に形成するという構造上の制約は、既存のアクティ
ブマトリクス基板の構造を大幅に変更することが要求さ
れることになる。また、この構造では、真性ａ−Ｓｉ層
の側面がチャネル保護膜によって覆われずに露出される
ため、液晶表示装置を構成したときにポリイミド配向膜
のような粗な膜しか介せずに液晶層が存在することにな
り、液晶層内に存在する不純物が拡散や電界により真性
ａ−Ｓｉ膜中に入り、ＴＦＴの特性を著しく劣化させる
という問題も生じる。この点、後者の技術は、構造上及
び製造工程上の制約は少なく、特に画素電極を既存のア
クティブマトリクス基板と同様な層構造として製造でき
る点で有利である。
術はゲート電極と画素電極を同一ＰＲ工程で形成すると
いう工程上の制約と、ゲート電極と画素電極が同一層に
形成されるという構造上の制約があり、特に画素電極を
下層に形成するという構造上の制約は、既存のアクティ
ブマトリクス基板の構造を大幅に変更することが要求さ
れることになる。また、この構造では、真性ａ−Ｓｉ層
の側面がチャネル保護膜によって覆われずに露出される
ため、液晶表示装置を構成したときにポリイミド配向膜
のような粗な膜しか介せずに液晶層が存在することにな
り、液晶層内に存在する不純物が拡散や電界により真性
ａ−Ｓｉ膜中に入り、ＴＦＴの特性を著しく劣化させる
という問題も生じる。この点、後者の技術は、構造上及
び製造工程上の制約は少なく、特に画素電極を既存のア
クティブマトリクス基板と同様な層構造として製造でき
る点で有利である。
【０００７】この後者のハーフトーン露光法を利用した
技術は、図５０にＴＦＴ部分の概略図を示すように、先
ず、同図（ａ）のように、絶縁性基板４００上にゲート
電極４０１を形成し、その上にゲート絶縁膜４０２、真
性ａ−Ｓｉ膜４０３、オーミックａ−Ｓｉ膜４０４、金
属膜４０５を順次積層する。次いで、その上にフォトレ
ジスト膜４０６を塗布し、所要のパターンの露光を行
い、かつフォトレジスト４０６を現像する。このとき、
ＴＦＴのチャネル領域に相当する部分はハーフトーン露
光を行うことにより、現像されたフォトレジスト４０６
の膜厚は露光されない領域よりも薄くなる。次いで、同
図（ｂ）のように、前記フォトレジスト４０６を利用し
て前記金属膜４０５、オーミックａ−Ｓｉ膜４０４、真
性ａ−Ｓｉ膜４０３をパターニングし、金属膜４０５と
ａ−Ｓｉ膜４０４の各アイランドを形成する。その上
で、同図（ｃ）のように、Ｏ２ ガスを利用してフォト
レジスト４０６をアッシングすることで、ハーフトーン
露光された領域のフォトレジストを除去し、この領域に
前記金属膜４０５を露出させる。そして、同図（ｄ）の
ように、前記アッシングされたフォトレジスト４０６を
用いて金属膜４０５をエッチングしてソース電極及びド
レイン電極として形成し、続いてオーミックａ−Ｓｉ膜
４０４をエッチングしてチャネル領域を形成する。その
後、前記フォトレジスト４０６を除去することにより同
図（ｅ）のようにＴＦＴが完成される。このように、前
記文献に記載の技術では、図３９で説明した製造工程の
うち、２回目のＰＲ工程と３回目のＰＲ工程を１つのＰ
Ｒ工程で製造することが可能であり、結果として、ハー
フトーン露光を利用することで、従来と同様な構造のア
クティブマトリクス基板を４回のＰＲ工程で製造できる
ことになる。
技術は、図５０にＴＦＴ部分の概略図を示すように、先
ず、同図（ａ）のように、絶縁性基板４００上にゲート
電極４０１を形成し、その上にゲート絶縁膜４０２、真
性ａ−Ｓｉ膜４０３、オーミックａ−Ｓｉ膜４０４、金
属膜４０５を順次積層する。次いで、その上にフォトレ
ジスト膜４０６を塗布し、所要のパターンの露光を行
い、かつフォトレジスト４０６を現像する。このとき、
ＴＦＴのチャネル領域に相当する部分はハーフトーン露
光を行うことにより、現像されたフォトレジスト４０６
の膜厚は露光されない領域よりも薄くなる。次いで、同
図（ｂ）のように、前記フォトレジスト４０６を利用し
て前記金属膜４０５、オーミックａ−Ｓｉ膜４０４、真
性ａ−Ｓｉ膜４０３をパターニングし、金属膜４０５と
ａ−Ｓｉ膜４０４の各アイランドを形成する。その上
で、同図（ｃ）のように、Ｏ２ ガスを利用してフォト
レジスト４０６をアッシングすることで、ハーフトーン
露光された領域のフォトレジストを除去し、この領域に
前記金属膜４０５を露出させる。そして、同図（ｄ）の
ように、前記アッシングされたフォトレジスト４０６を
用いて金属膜４０５をエッチングしてソース電極及びド
レイン電極として形成し、続いてオーミックａ−Ｓｉ膜
４０４をエッチングしてチャネル領域を形成する。その
後、前記フォトレジスト４０６を除去することにより同
図（ｅ）のようにＴＦＴが完成される。このように、前
記文献に記載の技術では、図３９で説明した製造工程の
うち、２回目のＰＲ工程と３回目のＰＲ工程を１つのＰ
Ｒ工程で製造することが可能であり、結果として、ハー
フトーン露光を利用することで、従来と同様な構造のア
クティブマトリクス基板を４回のＰＲ工程で製造できる
ことになる。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
製造方法では、５回のＰＲ工程を４回のＰＲ工程にまで
削減することは可能であるが、それ以上にＰＲ工程を削
減することは困難であり、アクティブマトリクス基板の
製造工程数をさらに削減して、さらなる低コスト化を図
ることが望まれる。
製造方法では、５回のＰＲ工程を４回のＰＲ工程にまで
削減することは可能であるが、それ以上にＰＲ工程を削
減することは困難であり、アクティブマトリクス基板の
製造工程数をさらに削減して、さらなる低コスト化を図
ることが望まれる。
【０００９】本発明の目的は、以上の問題を解決し、製
造工程数を３回のＰＲ工程に削減することを実現し、さ
らなる低コスト化を実現した液晶表示装置のアクティブ
マトリクス基板とその製造方法を提供するものである。
造工程数を３回のＰＲ工程に削減することを実現し、さ
らなる低コスト化を実現した液晶表示装置のアクティブ
マトリクス基板とその製造方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明は、透明絶縁性基
板上に薄膜トランジスタ及び画素電極が形成された縦電
界方式液晶表示装置のアクティブマトリクス基板におい
て、前記薄膜トランジスタは、前記透明絶縁性基板に形
成されたゲート電極と、前記ゲート電極上に積層された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導
体膜とを備え、前記ゲート絶縁膜及び前記半導体膜は前
記ゲート電極と同一もしくはこれよりも小さい平面形状
に形成されて前記ゲート電極と共にチャネル保護膜によ
り被覆され、前記チャネル保護膜に設けられた開口を通
して前記半導体膜にドレイン電極及びソース電極が形成
され、前記画素電極は前記チャネル保護膜上に形成され
て前記ソース電極に接続されていることを特徴とする。
板上に薄膜トランジスタ及び画素電極が形成された縦電
界方式液晶表示装置のアクティブマトリクス基板におい
て、前記薄膜トランジスタは、前記透明絶縁性基板に形
成されたゲート電極と、前記ゲート電極上に積層された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導
体膜とを備え、前記ゲート絶縁膜及び前記半導体膜は前
記ゲート電極と同一もしくはこれよりも小さい平面形状
に形成されて前記ゲート電極と共にチャネル保護膜によ
り被覆され、前記チャネル保護膜に設けられた開口を通
して前記半導体膜にドレイン電極及びソース電極が形成
され、前記画素電極は前記チャネル保護膜上に形成され
て前記ソース電極に接続されていることを特徴とする。
【００１１】また、本発明は、透明絶縁性基板上に薄膜
トランジスタと、共通電極及び画素電極が形成された横
電界方式液晶表示装置のアクティブマトリクス基板にお
いて、前記薄膜トランジスタは、前記透明絶縁性基板に
形成されたゲート電極と、前記ゲート電極上に積層され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成された半
導体膜とを備え、前記ゲート絶縁膜及び前記半導体膜は
前記ゲート電極と同一もしくはこれよりも小さい平面形
状に形成されて前記ゲート電極と共にチャネル保護膜に
より被覆され、前記チャネル保護膜に設けられた開口を
通して前記半導体膜にドレイン電極及びソース電極が形
成され、前記共通電極は前記チャネル保護膜の下層に形
成され、前記画素電極は前記チャネル保護膜上に形成さ
れて前記ソース電極に接続されていることを特徴とす
る。
トランジスタと、共通電極及び画素電極が形成された横
電界方式液晶表示装置のアクティブマトリクス基板にお
いて、前記薄膜トランジスタは、前記透明絶縁性基板に
形成されたゲート電極と、前記ゲート電極上に積層され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成された半
導体膜とを備え、前記ゲート絶縁膜及び前記半導体膜は
前記ゲート電極と同一もしくはこれよりも小さい平面形
状に形成されて前記ゲート電極と共にチャネル保護膜に
より被覆され、前記チャネル保護膜に設けられた開口を
通して前記半導体膜にドレイン電極及びソース電極が形
成され、前記共通電極は前記チャネル保護膜の下層に形
成され、前記画素電極は前記チャネル保護膜上に形成さ
れて前記ソース電極に接続されていることを特徴とす
る。
【００１２】本発明のアクティブマトリクス基板におい
ては、半導体膜とゲート絶縁膜がゲート電極と同一もし
くは小さい平面形状であるため、その上層に形成するチ
ャネル保護膜によって半導体膜とゲート絶縁膜の側面を
被覆することが可能になり、液晶表示装置を構成したと
きに、液晶層内に存在する不純物が拡散や電界により半
導体膜中に入ることが防止され、ＴＦＴの特性を改善す
ることが可能になる。
ては、半導体膜とゲート絶縁膜がゲート電極と同一もし
くは小さい平面形状であるため、その上層に形成するチ
ャネル保護膜によって半導体膜とゲート絶縁膜の側面を
被覆することが可能になり、液晶表示装置を構成したと
きに、液晶層内に存在する不純物が拡散や電界により半
導体膜中に入ることが防止され、ＴＦＴの特性を改善す
ることが可能になる。
【００１３】一方、本発明の製造方法は、縦電界方式の
アクティブマトリクス基板の製造方法として、第１ない
し第４の製造方法を有するものであり、２つのＰＲ工程
にハーフトーン露光法を使用することで、ゲート電極と
アイランドを第１ＰＲ工程で形成し、チャネル保護膜の
み、あるいはチャネル保護膜と画素電極を第２ＰＲ工程
で形成し、画素電極とドレイン電極及びソース電極、あ
るいはドレイン電極及びソース電極のみを第３ＰＲ工程
で形成することにより、３回のＰＲ工程でアクティブマ
トリクス基板の製造を実現する。
アクティブマトリクス基板の製造方法として、第１ない
し第４の製造方法を有するものであり、２つのＰＲ工程
にハーフトーン露光法を使用することで、ゲート電極と
アイランドを第１ＰＲ工程で形成し、チャネル保護膜の
み、あるいはチャネル保護膜と画素電極を第２ＰＲ工程
で形成し、画素電極とドレイン電極及びソース電極、あ
るいはドレイン電極及びソース電極のみを第３ＰＲ工程
で形成することにより、３回のＰＲ工程でアクティブマ
トリクス基板の製造を実現する。
【００１４】また、本発明の製造方法は、横電界方式の
アクティブマトリクス基板の製造方法として、第５ない
し第８の製造方法を有するものであり、少なくとも１つ
のＰＲ工程にハーフトーン露光法を使用することで、ゲ
ート電極、共通電極、アイランドを第１ＰＲ工程で形成
し、チャネル保護膜のみ、あるいはチャネル保護膜と画
素電極を第２ＰＲ工程で形成し、画素電極とドレイン電
極及びソース電極、あるいはドレイン電極及びソース電
極のみを第３ＰＲ工程で形成することにより、３回のＰ
Ｒ工程でアクティブマトリクス基板の製造を実現する。
アクティブマトリクス基板の製造方法として、第５ない
し第８の製造方法を有するものであり、少なくとも１つ
のＰＲ工程にハーフトーン露光法を使用することで、ゲ
ート電極、共通電極、アイランドを第１ＰＲ工程で形成
し、チャネル保護膜のみ、あるいはチャネル保護膜と画
素電極を第２ＰＲ工程で形成し、画素電極とドレイン電
極及びソース電極、あるいはドレイン電極及びソース電
極のみを第３ＰＲ工程で形成することにより、３回のＰ
Ｒ工程でアクティブマトリクス基板の製造を実現する。
【００１５】本発明の製造方法によれば、縦電界方式の
アクティブマトリクス基板においては、ハーフトーン露
光法を利用した２つのＰＲ工程を備えることで、３回の
ＰＲ工程のみで当該アクティブマトリクス基板の製造が
可能になる。また、横電界方式のアクティブマトリクス
基板では、ハーフトーン露光法を利用した少なくとも１
つのＰＲ工程を備えることで、３回のＰＲ工程のみで当
該アクティブマトリクス基板の製造が可能になる。ま
た、従来構造では図３９に示したゲート絶縁膜３０３と
パッシベーション膜３０８の積層でストレージ容量を設
けているが、本発明によれば、チャネル保護膜のみでス
トレージ容量を設けることが可能になる。通常、ゲート
絶縁膜はＳｉＮを用いた場合で５５００ 、パッシベー
ション絶縁膜はＳｉＮを使用した場合で１５００ 、チ
ャネル保護膜はＳｉＮを使用した場合で１５００ 必要
である。従来構造ではＳｉＮの７０００ で容量を設け
ているが、本発明ではＳｉＮの１５００ で容量を設け
ることが可能になる。そのため、同容量のストレージ容
量を設ける場合、画素電極と走査線のオーバラップ量を
約２０％にまで低減でき、それに伴い開口率が向上す
る。
アクティブマトリクス基板においては、ハーフトーン露
光法を利用した２つのＰＲ工程を備えることで、３回の
ＰＲ工程のみで当該アクティブマトリクス基板の製造が
可能になる。また、横電界方式のアクティブマトリクス
基板では、ハーフトーン露光法を利用した少なくとも１
つのＰＲ工程を備えることで、３回のＰＲ工程のみで当
該アクティブマトリクス基板の製造が可能になる。ま
た、従来構造では図３９に示したゲート絶縁膜３０３と
パッシベーション膜３０８の積層でストレージ容量を設
けているが、本発明によれば、チャネル保護膜のみでス
トレージ容量を設けることが可能になる。通常、ゲート
絶縁膜はＳｉＮを用いた場合で５５００ 、パッシベー
ション絶縁膜はＳｉＮを使用した場合で１５００ 、チ
ャネル保護膜はＳｉＮを使用した場合で１５００ 必要
である。従来構造ではＳｉＮの７０００ で容量を設け
ているが、本発明ではＳｉＮの１５００ で容量を設け
ることが可能になる。そのため、同容量のストレージ容
量を設ける場合、画素電極と走査線のオーバラップ量を
約２０％にまで低減でき、それに伴い開口率が向上す
る。
【００１６】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明を縦電界型液晶表示装
置に適用した第１の実施形態の製造方法のフロー図であ
り、ハーフトーン露光を利用して３回のＰＲ工程でアク
ティブマトリクス基板を製造する。この３回のＰＲ工程
として、図３８の等価回路を参照すると、第１ＰＲ工程
では、ゲートバスライン２０２及びゲート電極及びゲー
ト電極上の真性ａ−Ｓｉ膜を含むゲートアイランドで構
成されるＴＦＴ２００をハーフトーン露光を利用して形
成する。第２ＰＲ工程では、画素電極２０９、ゲート端
子部２１０、ドレイン端子部２１１、および図外のチャ
ネル保護膜に対して開口するソース開口部、ドレイン開
口部をハーフトーン露光を利用して形成する。その上
で、第３ＰＲ工程では、ドレインバスライン２０３及び
図外のドレイン電極、ソース電極、及びゲート端子コン
タクト部とドレイン端子コンタクト部を形成する。
参照して説明する。図１は本発明を縦電界型液晶表示装
置に適用した第１の実施形態の製造方法のフロー図であ
り、ハーフトーン露光を利用して３回のＰＲ工程でアク
ティブマトリクス基板を製造する。この３回のＰＲ工程
として、図３８の等価回路を参照すると、第１ＰＲ工程
では、ゲートバスライン２０２及びゲート電極及びゲー
ト電極上の真性ａ−Ｓｉ膜を含むゲートアイランドで構
成されるＴＦＴ２００をハーフトーン露光を利用して形
成する。第２ＰＲ工程では、画素電極２０９、ゲート端
子部２１０、ドレイン端子部２１１、および図外のチャ
ネル保護膜に対して開口するソース開口部、ドレイン開
口部をハーフトーン露光を利用して形成する。その上
で、第３ＰＲ工程では、ドレインバスライン２０３及び
図外のドレイン電極、ソース電極、及びゲート端子コン
タクト部とドレイン端子コンタクト部を形成する。
【００１７】次に、第１の実施形態を前記した図１のフ
ロー図と、図２〜図９を参照して説明する。なお、図２
〜図９の各図において、（ａ）はアクティブマトリクス
基板の１画素相当領域と、当該アクティブマトリクス基
板の端部に設けられる各端子部を含む領域を便宜的に示
す平面図、（ｂ）は（ａ）図のＡＡ’線に沿うゲートア
イランド部の断面図、（ｃ）は（ａ）図のＢＢ’線に沿
うゲート端子部の断面図、（ｄ）は（ａ）図のＣＣ’線
に沿うゲート・ドレイン交差部の断面図、（ｅ）は
（ａ）図のＤＤ’線に沿うドレイン端子部の断面図、
（ｆ）は（ａ）図のＥＥ’線に沿うゲートストレージ部
の断面図である。先ず、図２に示すように、ガラス等の
透明絶縁性基板１０１上に、ＴｉとＡｌを積層したＴｉ
／Ａｌ膜１０２をスパッタ法により０．１〜０．３μｍ
の厚さに形成する。また、その上にゲート絶縁膜として
ＳｉＮ膜１０３を０．３〜０．５μｍの厚さに、さらに
その上に真性ａ−Ｓｉ膜１０４を０．０５〜０．２μｍ
の厚さにそれぞれプラズマＣＶＤ法により形成する。そ
して、前記真性ａ−Ｓｉ膜１０４上に第１フォトレジス
ト１０５を塗布する。前記膜１０２はＴｉ／Ａｌに限ら
ず、Ｃｒ、Ｍｏ等でも構わない。
ロー図と、図２〜図９を参照して説明する。なお、図２
〜図９の各図において、（ａ）はアクティブマトリクス
基板の１画素相当領域と、当該アクティブマトリクス基
板の端部に設けられる各端子部を含む領域を便宜的に示
す平面図、（ｂ）は（ａ）図のＡＡ’線に沿うゲートア
イランド部の断面図、（ｃ）は（ａ）図のＢＢ’線に沿
うゲート端子部の断面図、（ｄ）は（ａ）図のＣＣ’線
に沿うゲート・ドレイン交差部の断面図、（ｅ）は
（ａ）図のＤＤ’線に沿うドレイン端子部の断面図、
（ｆ）は（ａ）図のＥＥ’線に沿うゲートストレージ部
の断面図である。先ず、図２に示すように、ガラス等の
透明絶縁性基板１０１上に、ＴｉとＡｌを積層したＴｉ
／Ａｌ膜１０２をスパッタ法により０．１〜０．３μｍ
の厚さに形成する。また、その上にゲート絶縁膜として
ＳｉＮ膜１０３を０．３〜０．５μｍの厚さに、さらに
その上に真性ａ−Ｓｉ膜１０４を０．０５〜０．２μｍ
の厚さにそれぞれプラズマＣＶＤ法により形成する。そ
して、前記真性ａ−Ｓｉ膜１０４上に第１フォトレジス
ト１０５を塗布する。前記膜１０２はＴｉ／Ａｌに限ら
ず、Ｃｒ、Ｍｏ等でも構わない。
【００１８】次いで、前記第１フォトレジスト１０５に
対して図外の第１フォトマスクを用いてハーフトーン露
光を行う。このハーフトーン露光で用いる第１フォトマ
スクは、ＴＦＴ２００を構成しているゲート電極２０１
ａ、アイランド２０１ｂに相当する領域、走査線として
構成されるゲートバスライン２０２の一部の後述するド
レインバスライン２０３と交差するゲート・ドレイン交
差部２０４に対応する部分は光をほぼ完全に遮断するフ
ルマスク部として形成されるが、前記ゲートバスライン
２０２の他の部分と、遮光部２０５に対応する部分はハ
ーフトーン部として構成されている。前記ハーフトーン
部は、微細な遮光パターンが適宜な間隔をおいて配列さ
れた構成とされ、あるいは図示は省略するが光透過率の
低い材料で構成されている。そのため、フォトレジスト
にポジ型フォトレジストを用いたときには、ハーフトー
ン部ではフォトレジストに対して微小な光量での露光が
行われることになり、当該フォトレジストを現像したと
きには、ハーフトーン部に対応する領域のフォトレジス
トの膜厚はフルマスク部の膜厚よりも薄くなる。したが
って、前記第１フォトマスクを用いてハーフトーン露光
し、かつ現像した前記第１フォトレジスト１０５は、図
２に示すようにフルマスク部で露光した膜厚の厚い領域
と、ハーフトーン部で露光した膜厚の薄い領域が混在す
る断面構造となる。そして、この第１フォトレジスト１
０５を用いて前記真性ａ−Ｓｉ膜１０４、ＳｉＮ膜１０
３、Ｔｉ／Ａｌ膜１０２を順次ドライエッチングするこ
とで、図３に示すように、ゲート電極２０１ａ、アイラ
ンド２０１ｂ及びゲートバスライン２０２、さらに遮光
部２０５の各形状にパターニングされる。
対して図外の第１フォトマスクを用いてハーフトーン露
光を行う。このハーフトーン露光で用いる第１フォトマ
スクは、ＴＦＴ２００を構成しているゲート電極２０１
ａ、アイランド２０１ｂに相当する領域、走査線として
構成されるゲートバスライン２０２の一部の後述するド
レインバスライン２０３と交差するゲート・ドレイン交
差部２０４に対応する部分は光をほぼ完全に遮断するフ
ルマスク部として形成されるが、前記ゲートバスライン
２０２の他の部分と、遮光部２０５に対応する部分はハ
ーフトーン部として構成されている。前記ハーフトーン
部は、微細な遮光パターンが適宜な間隔をおいて配列さ
れた構成とされ、あるいは図示は省略するが光透過率の
低い材料で構成されている。そのため、フォトレジスト
にポジ型フォトレジストを用いたときには、ハーフトー
ン部ではフォトレジストに対して微小な光量での露光が
行われることになり、当該フォトレジストを現像したと
きには、ハーフトーン部に対応する領域のフォトレジス
トの膜厚はフルマスク部の膜厚よりも薄くなる。したが
って、前記第１フォトマスクを用いてハーフトーン露光
し、かつ現像した前記第１フォトレジスト１０５は、図
２に示すようにフルマスク部で露光した膜厚の厚い領域
と、ハーフトーン部で露光した膜厚の薄い領域が混在す
る断面構造となる。そして、この第１フォトレジスト１
０５を用いて前記真性ａ−Ｓｉ膜１０４、ＳｉＮ膜１０
３、Ｔｉ／Ａｌ膜１０２を順次ドライエッチングするこ
とで、図３に示すように、ゲート電極２０１ａ、アイラ
ンド２０１ｂ及びゲートバスライン２０２、さらに遮光
部２０５の各形状にパターニングされる。
【００１９】しかる上で、前記第１フォトレジスト１０
５をＯ２ アッシングして表面側から膜厚を低減する
と、図４のように、第１フォトレジスト１０５は薄く形
成されているゲートバスライン２０２及び遮光部２０５
に相当するハーフトーン部においては完全に除去され、
下側の真性ａ−Ｓｉ膜１０４が露出されることになる。
また、第１フォトレジスト１０５の厚く形成されていた
部分は薄くされるが、依然として前記真性ａ−Ｓｉ膜１
０４上にマスクとして残されている。次いで、前記残さ
れている第１フォトレジスト１０５を用いて前記真性ａ
−Ｓｉ膜１０４及びＳｉＮ膜（ゲート絶縁膜）１０３を
ドライエッチングすることにより、図５のように、ゲー
トバスライン２０２上の前記真性ａ−Ｓｉ膜１０４及び
ＳｉＮ膜１０３が選択的にエッチングされ、エッチング
されずに残されたＴｉ／Ａｌ膜１０２によりゲートバス
ライン２０２が形成される。このとき、第１フォトレジ
スト１０５に覆われている領域では、Ｔｉ／Ａｌ膜１０
２上にＳｉＮ膜１０３と真性ａ−Ｓｉ膜１０４はエッチ
ングされずに残されており、これらの積層膜からなるゲ
ート電極２０１ａ、アイランド２０１ｂと、ゲートバス
ライン２０２上の後述するドレインバスライン２０３と
交差する領域のゲート・ドレイン交差部２０４が形成さ
れることになる。なお、その後前記第１フォトレジスト
１０５は剥離する。これにより、第１ＰＲ工程により、
ゲート電極２０１ａ、アイランド２０１ｂ、ゲートバス
ライン２０２、ゲート・ドレイン交差部２０４、遮光部
２０５が形成されることになる。
５をＯ２ アッシングして表面側から膜厚を低減する
と、図４のように、第１フォトレジスト１０５は薄く形
成されているゲートバスライン２０２及び遮光部２０５
に相当するハーフトーン部においては完全に除去され、
下側の真性ａ−Ｓｉ膜１０４が露出されることになる。
また、第１フォトレジスト１０５の厚く形成されていた
部分は薄くされるが、依然として前記真性ａ−Ｓｉ膜１
０４上にマスクとして残されている。次いで、前記残さ
れている第１フォトレジスト１０５を用いて前記真性ａ
−Ｓｉ膜１０４及びＳｉＮ膜（ゲート絶縁膜）１０３を
ドライエッチングすることにより、図５のように、ゲー
トバスライン２０２上の前記真性ａ−Ｓｉ膜１０４及び
ＳｉＮ膜１０３が選択的にエッチングされ、エッチング
されずに残されたＴｉ／Ａｌ膜１０２によりゲートバス
ライン２０２が形成される。このとき、第１フォトレジ
スト１０５に覆われている領域では、Ｔｉ／Ａｌ膜１０
２上にＳｉＮ膜１０３と真性ａ−Ｓｉ膜１０４はエッチ
ングされずに残されており、これらの積層膜からなるゲ
ート電極２０１ａ、アイランド２０１ｂと、ゲートバス
ライン２０２上の後述するドレインバスライン２０３と
交差する領域のゲート・ドレイン交差部２０４が形成さ
れることになる。なお、その後前記第１フォトレジスト
１０５は剥離する。これにより、第１ＰＲ工程により、
ゲート電極２０１ａ、アイランド２０１ｂ、ゲートバス
ライン２０２、ゲート・ドレイン交差部２０４、遮光部
２０５が形成されることになる。
【００２０】次いで、図６のように、全面にチャネル保
護膜となるＳｉＮ膜１０６をプラズマＣＶＤ法によって
０．１〜０．４μｍの厚さに形成する。さらに、その上
に透明電極材料のＩＴＯ膜１０７をスパッタ法により３
０〜１００ｎｍの厚さに形成する。そして、前記ＩＴＯ
膜１０７上に第２フォトレジスト１０８を塗布する。次
いで、前記第２フォトレジスト１０８に対して図外の第
２フォトマスクを用いてハーフトーン露光を行う。この
ハーフトーン露光で用いる第２フォトマスクは、後述す
るドレイン開口部２０６、ソース開口部２０７、ゲート
バスラインコンタクトホール２０８に対応するパターン
形状を有するマスクパターンであり、そのうち画素電極
２０９、ゲート端子部２１０、ドレイン端子部２１１以
外の領域がハーフトーン部として構成されている。
護膜となるＳｉＮ膜１０６をプラズマＣＶＤ法によって
０．１〜０．４μｍの厚さに形成する。さらに、その上
に透明電極材料のＩＴＯ膜１０７をスパッタ法により３
０〜１００ｎｍの厚さに形成する。そして、前記ＩＴＯ
膜１０７上に第２フォトレジスト１０８を塗布する。次
いで、前記第２フォトレジスト１０８に対して図外の第
２フォトマスクを用いてハーフトーン露光を行う。この
ハーフトーン露光で用いる第２フォトマスクは、後述す
るドレイン開口部２０６、ソース開口部２０７、ゲート
バスラインコンタクトホール２０８に対応するパターン
形状を有するマスクパターンであり、そのうち画素電極
２０９、ゲート端子部２１０、ドレイン端子部２１１以
外の領域がハーフトーン部として構成されている。
【００２１】したがって、図６に示すように、前記した
第２フォトマスクを用いてハーフトーン露光し、かつ現
像した第２フォトレジスト１０８を用いて前記ＩＴＯ膜
１０７をウェットエッチングすることで、ドレイン開口
部２０６、ソース開口部２０７、ゲートバスラインコン
タクトホール２０８の領域の各ＩＴＯ膜１０７がエッチ
ング除去される。さらに、その下層のＳｉＮ膜（チャネ
ル保護膜）１０６をドライエッチングし、前記ドレイン
開口部２０６及びソース開口部２０７では前記真性ａ−
Ｓｉ膜１０４を、前記ゲートバスラインコンタクトホー
ル２０８では前記ゲートバスライン２０２のＴｉ／Ａｌ
膜１０２をそれぞれ露出する。しかる上で、前記第２フ
ォトレジスト１０８をＯ２ アッシングして表面側から
膜厚を低減すると、図７のように、第２フォトレジスト
１０８は薄く形成されている画素電極２０９、ゲート端
子部２１０、ドレイン端子部２１１以外の領域のハーフ
トーン部においては完全に除去され、下側のＩＴＯ膜１
０７が露出されることになる。次いで、再び前記第２フ
ォトレジスト１０８を用いて前記ＩＴＯ膜１０７をウェ
ットエッチングすることで、第２フォトレジスト１０８
で覆われている領域にエッチングされずに残された前記
ＩＴＯ膜１０７により、画素電極２０９、ゲート端子部
２１０、ドレイン端子部２１１が形成されることにな
る。第２フォトレジスト１０８はその後剥離する。これ
により、第２ＰＲ工程により、ドレイン開口部２０６、
ソース開口部２０７、ゲートバスラインコンタクトホー
ル２０８と、画素電極２０９、ゲート端子部２１０、ド
レイン端子部２１１がそれぞれ形成されることになる。
なお、前記画素電極２０９の一部は前記チャネル保護膜
１０６を介して隣接する画素の前記ゲートバスライン２
０２の一部と重なっており、ゲートストレージ部２１２
が同時に形成されることになる。
第２フォトマスクを用いてハーフトーン露光し、かつ現
像した第２フォトレジスト１０８を用いて前記ＩＴＯ膜
１０７をウェットエッチングすることで、ドレイン開口
部２０６、ソース開口部２０７、ゲートバスラインコン
タクトホール２０８の領域の各ＩＴＯ膜１０７がエッチ
ング除去される。さらに、その下層のＳｉＮ膜（チャネ
ル保護膜）１０６をドライエッチングし、前記ドレイン
開口部２０６及びソース開口部２０７では前記真性ａ−
Ｓｉ膜１０４を、前記ゲートバスラインコンタクトホー
ル２０８では前記ゲートバスライン２０２のＴｉ／Ａｌ
膜１０２をそれぞれ露出する。しかる上で、前記第２フ
ォトレジスト１０８をＯ２ アッシングして表面側から
膜厚を低減すると、図７のように、第２フォトレジスト
１０８は薄く形成されている画素電極２０９、ゲート端
子部２１０、ドレイン端子部２１１以外の領域のハーフ
トーン部においては完全に除去され、下側のＩＴＯ膜１
０７が露出されることになる。次いで、再び前記第２フ
ォトレジスト１０８を用いて前記ＩＴＯ膜１０７をウェ
ットエッチングすることで、第２フォトレジスト１０８
で覆われている領域にエッチングされずに残された前記
ＩＴＯ膜１０７により、画素電極２０９、ゲート端子部
２１０、ドレイン端子部２１１が形成されることにな
る。第２フォトレジスト１０８はその後剥離する。これ
により、第２ＰＲ工程により、ドレイン開口部２０６、
ソース開口部２０７、ゲートバスラインコンタクトホー
ル２０８と、画素電極２０９、ゲート端子部２１０、ド
レイン端子部２１１がそれぞれ形成されることになる。
なお、前記画素電極２０９の一部は前記チャネル保護膜
１０６を介して隣接する画素の前記ゲートバスライン２
０２の一部と重なっており、ゲートストレージ部２１２
が同時に形成されることになる。
【００２２】次いで、図８に示すように、前記ドレイン
開口部２０６及びソース開口部２０７を通して露出され
ている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処理
してｎ＋ 層、すなわちオーミックコンタクト層１０９
を形成する。その上で、全面にＣｒ膜１１０を０．１〜
０．３μｍ程度にスパッタ形成する。さらにその上に、
配線保護膜としてＳｉＮ膜１１１を０．１〜０．３μｍ
の厚さにＣＶＤ法により形成する。そして、第３フォト
レジスト１１２を塗布する。次いで、前記第３フォトレ
ジスト１１２に対して図外の第３フォトマスクを用いて
パターン露光を行う。ここではハーフトーン露光ではな
く、通常の露光を行う。前記第３フォトマスクは、一部
が前記ドレイン開口部２０６を覆うドレイン電極２１３
及びこれにつながるドレインバスライン２０３、一部が
前記ソース開口部２０７を覆うソース電極２１４、前記
ゲート端子部２１０と前記ゲートバスラインコンタクト
ホール２０８の間にわたるゲート端子コンタクト部２１
５、前記ドレインバスライン２０３の一端部において前
記ドレイン端子部２１１につながるドレイン端子コンタ
クト部２１６に対応するパターン形状を有するフォトマ
スクである。膜１１０はＣｒに限らず、Ｍｏ、Ａｌ／Ｔ
ｉ等でも構わない。特にＡｌ／Ｔｉを用いた場合は、パ
ターン形成後に表面酸化を行えば配線保護膜が不要とな
る。
開口部２０６及びソース開口部２０７を通して露出され
ている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処理
してｎ＋ 層、すなわちオーミックコンタクト層１０９
を形成する。その上で、全面にＣｒ膜１１０を０．１〜
０．３μｍ程度にスパッタ形成する。さらにその上に、
配線保護膜としてＳｉＮ膜１１１を０．１〜０．３μｍ
の厚さにＣＶＤ法により形成する。そして、第３フォト
レジスト１１２を塗布する。次いで、前記第３フォトレ
ジスト１１２に対して図外の第３フォトマスクを用いて
パターン露光を行う。ここではハーフトーン露光ではな
く、通常の露光を行う。前記第３フォトマスクは、一部
が前記ドレイン開口部２０６を覆うドレイン電極２１３
及びこれにつながるドレインバスライン２０３、一部が
前記ソース開口部２０７を覆うソース電極２１４、前記
ゲート端子部２１０と前記ゲートバスラインコンタクト
ホール２０８の間にわたるゲート端子コンタクト部２１
５、前記ドレインバスライン２０３の一端部において前
記ドレイン端子部２１１につながるドレイン端子コンタ
クト部２１６に対応するパターン形状を有するフォトマ
スクである。膜１１０はＣｒに限らず、Ｍｏ、Ａｌ／Ｔ
ｉ等でも構わない。特にＡｌ／Ｔｉを用いた場合は、パ
ターン形成後に表面酸化を行えば配線保護膜が不要とな
る。
【００２３】そして、前記第３フォトマスクにより露光
された前記第３フォトレジスト１１２を用いて前記Ｓｉ
Ｎ膜（配線保護膜）１１１をドライエッチングし、さら
に前記Ｃｒ膜１１０をウェットエッチングすることによ
り、図９のように、ドレイン電極２１３とこれにつなが
るドレインバスライン２０３及びドレイン端子コンタク
ト部２１６と、ソース電極２１４と、ゲート端子コンタ
クト部２１５が形成される。なお、第３フォトレジスト
１１２は剥離する。これにより、ドレイン電極２１３は
前記真性ａ−Ｓｉ膜１０４のドレインとしてのオーミッ
クコンタクト層１０９をドレインバスライン２０３に電
気接続し、ソース電極２１４は前記真性ａ−Ｓｉ膜１０
４のソースとしてのオーミックコンタクト層１０９を前
記画素電極２０９（ＩＴＯ膜１０７）に電気接続し、前
記ゲート端子コンタクト部２１５は前記ゲートバスライ
ンコンタクトホール２０８を介して前記ゲートバスライ
ン２０２を前記ゲート端子部２１０（ＩＴＯ膜１０７）
に電気接続し、前記ドレイン端子コンタクト部２１６は
前記ドレインバスライン２０３を前記ドレイン端子部２
１１（ＩＴＯ膜１０７）に電気接続することになる。
された前記第３フォトレジスト１１２を用いて前記Ｓｉ
Ｎ膜（配線保護膜）１１１をドライエッチングし、さら
に前記Ｃｒ膜１１０をウェットエッチングすることによ
り、図９のように、ドレイン電極２１３とこれにつなが
るドレインバスライン２０３及びドレイン端子コンタク
ト部２１６と、ソース電極２１４と、ゲート端子コンタ
クト部２１５が形成される。なお、第３フォトレジスト
１１２は剥離する。これにより、ドレイン電極２１３は
前記真性ａ−Ｓｉ膜１０４のドレインとしてのオーミッ
クコンタクト層１０９をドレインバスライン２０３に電
気接続し、ソース電極２１４は前記真性ａ−Ｓｉ膜１０
４のソースとしてのオーミックコンタクト層１０９を前
記画素電極２０９（ＩＴＯ膜１０７）に電気接続し、前
記ゲート端子コンタクト部２１５は前記ゲートバスライ
ンコンタクトホール２０８を介して前記ゲートバスライ
ン２０２を前記ゲート端子部２１０（ＩＴＯ膜１０７）
に電気接続し、前記ドレイン端子コンタクト部２１６は
前記ドレインバスライン２０３を前記ドレイン端子部２
１１（ＩＴＯ膜１０７）に電気接続することになる。
【００２４】ここで、前記オーミックコンタクト層１０
９を形成する工程として、図示は省略するが、前記Ｃｒ
膜１１０の下層にリン等の不純物を導入した高濃度ｎ＋
型ａ−Ｓｉ膜をＣＶＤ法により２０〜１００ｎｍの膜
厚に形成し、この高濃度ｎ＋型ａ−Ｓｉ膜をドレイン開
口部２０６、ソース開口部２０７において前記真性ａ−
Ｓｉ膜１０４に接触させた構成としてもよい。そして、
前記第３のＰＲ工程において、前記ＳｉＮ膜（配線保護
膜）１１１及びＣｒ膜１１０のパターン形成と同時にパ
ターン形成する。なお、この工程を採用する場合には、
前記ドレイン電極２１３、ソース電極２１４はもとよ
り、前記ドレインバスライン２０３及びゲート端子コン
タクト部２１５、ドレイン端子コンタクト部２１６の各
Ｃｒ膜１１０の下層に前記高濃度ｎ＋ 型ａ−Ｓｉ膜が
存在されることになる。
９を形成する工程として、図示は省略するが、前記Ｃｒ
膜１１０の下層にリン等の不純物を導入した高濃度ｎ＋
型ａ−Ｓｉ膜をＣＶＤ法により２０〜１００ｎｍの膜
厚に形成し、この高濃度ｎ＋型ａ−Ｓｉ膜をドレイン開
口部２０６、ソース開口部２０７において前記真性ａ−
Ｓｉ膜１０４に接触させた構成としてもよい。そして、
前記第３のＰＲ工程において、前記ＳｉＮ膜（配線保護
膜）１１１及びＣｒ膜１１０のパターン形成と同時にパ
ターン形成する。なお、この工程を採用する場合には、
前記ドレイン電極２１３、ソース電極２１４はもとよ
り、前記ドレインバスライン２０３及びゲート端子コン
タクト部２１５、ドレイン端子コンタクト部２１６の各
Ｃｒ膜１１０の下層に前記高濃度ｎ＋ 型ａ−Ｓｉ膜が
存在されることになる。
【００２５】そして、この第３ＰＲ工程によって、アク
ティブマトリクス基板が形成された以降は、図示は省略
するが、これまでと同様に、表面に配向膜を形成すると
ともに、カラーフィルタ、共通電極、配向膜等が形成さ
れた対向基板を微小間隔で対向配置して一体化し、当該
アクティブマトリクス基板と前記対向基板との間に液晶
を充填しかつ封止することでカラー液晶表示装置が完成
されることになる。ここで、前記ゲート・ドレイン交差
部２０４では、ゲートバスライン２０２とドレインバス
ライン２０３との間にゲート絶縁膜１０３、真性ａ−Ｓ
ｉ膜１０４、チャネル保護膜１０６が存在されるため、
両バスライン間での交差部の容量を低減及び両配線のシ
ョート発生率を低減する。また、遮光部２０５は液晶表
示装置を組み立てた際に、対向基板側から洩れる光が画
素電極２０９の縁部に入射することを防止する。
ティブマトリクス基板が形成された以降は、図示は省略
するが、これまでと同様に、表面に配向膜を形成すると
ともに、カラーフィルタ、共通電極、配向膜等が形成さ
れた対向基板を微小間隔で対向配置して一体化し、当該
アクティブマトリクス基板と前記対向基板との間に液晶
を充填しかつ封止することでカラー液晶表示装置が完成
されることになる。ここで、前記ゲート・ドレイン交差
部２０４では、ゲートバスライン２０２とドレインバス
ライン２０３との間にゲート絶縁膜１０３、真性ａ−Ｓ
ｉ膜１０４、チャネル保護膜１０６が存在されるため、
両バスライン間での交差部の容量を低減及び両配線のシ
ョート発生率を低減する。また、遮光部２０５は液晶表
示装置を組み立てた際に、対向基板側から洩れる光が画
素電極２０９の縁部に入射することを防止する。
【００２６】以上のように、本発明の第１の実施形態の
アクティブマトリクス基板では、第１ＰＲ工程におい
て、ハーフトーン露光を利用することで、ゲート電極２
０１ａ、アイランド２０１ｂ、ゲートバスライン２０
２、ゲート・ドレイン交差部２０４、遮光部２０５が形
成される。また、第２ＰＲ工程において、ハーフトーン
露光を利用することで、画素電極２０９とドレイン開口
部２０６、ソース開口部２０７、ゲートバスラインコン
タクトホール２０８、ゲート端子部２１０、ドレイン端
子部２１１が形成される。その後、第３ＰＲ工程におい
てドレイン電極２１３、ソース電極２１４、ドレインバ
スライン２０３、ゲート端子コンタクト部２１５、ドレ
イン端子コンタクト部２１６が形成される。したがっ
て、第１ないし第３のＰＲ工程のみで、本発明のアクテ
ィブマトリクス基板の製造が可能になる。これにより、
従来の５回のＰＲ工程、あるいは改善された４回のＰＲ
工程の製造方法に比較してＰＲ工程を削減することが可
能になり、製造工程にかかるコストを削減してアクティ
ブマトリクス基板を低価格に製造することが可能にな
る。
アクティブマトリクス基板では、第１ＰＲ工程におい
て、ハーフトーン露光を利用することで、ゲート電極２
０１ａ、アイランド２０１ｂ、ゲートバスライン２０
２、ゲート・ドレイン交差部２０４、遮光部２０５が形
成される。また、第２ＰＲ工程において、ハーフトーン
露光を利用することで、画素電極２０９とドレイン開口
部２０６、ソース開口部２０７、ゲートバスラインコン
タクトホール２０８、ゲート端子部２１０、ドレイン端
子部２１１が形成される。その後、第３ＰＲ工程におい
てドレイン電極２１３、ソース電極２１４、ドレインバ
スライン２０３、ゲート端子コンタクト部２１５、ドレ
イン端子コンタクト部２１６が形成される。したがっ
て、第１ないし第３のＰＲ工程のみで、本発明のアクテ
ィブマトリクス基板の製造が可能になる。これにより、
従来の５回のＰＲ工程、あるいは改善された４回のＰＲ
工程の製造方法に比較してＰＲ工程を削減することが可
能になり、製造工程にかかるコストを削減してアクティ
ブマトリクス基板を低価格に製造することが可能にな
る。
【００２７】また、本発明方法により製造されるアクテ
ィブマトリクス基板の構造では、特にアイランド２０１
において、真性ａ−Ｓｉ膜１０４、ゲート絶縁膜として
のＳｉＮ膜１０３、ゲート電極２０１ａとしてのＴｉ／
Ａｌ膜１０２が同一パターンとして形成されているた
め、その上層にチャネル保護膜１０６を形成したときに
は、当該チャネル保護膜１０６はゲート電極２０１ａ、
アイランド２０１ｂの側面、特に真性ａ−Ｓｉ膜１０４
の側面を覆うことになる。なお、Ｏ２ アッシングによ
り第１フォトレジスト１０５は横方向に寸法が縮小され
るため、前記真性ａ−Ｓｉ膜１０４とＳｉＮ膜１０３
は、ゲート電極としてのＴｉ／Ａｌ膜１０２よりも若干
平面形状が小さくなることもある。これにより、真性ａ
−Ｓｉ膜１０４は緻密なＳｉＮにより保護されるため、
前記したようなカラー液晶表示装置を構成したときに、
液晶層内に存在する不純物が拡散や電界により真性ａ−
Ｓｉ膜１０４中に入り、ＴＦＴの特性を著しく劣化させ
るという問題も解消される。
ィブマトリクス基板の構造では、特にアイランド２０１
において、真性ａ−Ｓｉ膜１０４、ゲート絶縁膜として
のＳｉＮ膜１０３、ゲート電極２０１ａとしてのＴｉ／
Ａｌ膜１０２が同一パターンとして形成されているた
め、その上層にチャネル保護膜１０６を形成したときに
は、当該チャネル保護膜１０６はゲート電極２０１ａ、
アイランド２０１ｂの側面、特に真性ａ−Ｓｉ膜１０４
の側面を覆うことになる。なお、Ｏ２ アッシングによ
り第１フォトレジスト１０５は横方向に寸法が縮小され
るため、前記真性ａ−Ｓｉ膜１０４とＳｉＮ膜１０３
は、ゲート電極としてのＴｉ／Ａｌ膜１０２よりも若干
平面形状が小さくなることもある。これにより、真性ａ
−Ｓｉ膜１０４は緻密なＳｉＮにより保護されるため、
前記したようなカラー液晶表示装置を構成したときに、
液晶層内に存在する不純物が拡散や電界により真性ａ−
Ｓｉ膜１０４中に入り、ＴＦＴの特性を著しく劣化させ
るという問題も解消される。
【００２８】次に、本発明の第２の実施形態を説明す
る。前記第１の実施形態では、画素電極とドレインバス
ラインとはチャネル保護膜の表面上に形成されているた
め、隣接するドレインバスラインと画素電極との間隔を
縮小すると、ＰＲ工程において両者が短絡し、製造歩留
りが低下されるおそれがある。そのため、製造歩留りを
向上すべくドレインバイスラインと画素電極との間隔を
大きくするためには、ドレインバスラインのピッチ寸法
は拡大できないため、画素電極を縮小せざるを得ず、そ
のために液晶表示装置の開口率が低減されることにな
る。そこで、この第２の実施形態では、開口率を増大す
ることが可能なアクティブマトリクス基板を提案する。
なお、以降の説明において、工程の一部を除く断面構造
は前記第１の実施形態と同様であるので、各実施形態に
おいては、第１ないし第３の各ＰＲ工程について図示し
ている。また、等価な部分には同一符号を付してある。
る。前記第１の実施形態では、画素電極とドレインバス
ラインとはチャネル保護膜の表面上に形成されているた
め、隣接するドレインバスラインと画素電極との間隔を
縮小すると、ＰＲ工程において両者が短絡し、製造歩留
りが低下されるおそれがある。そのため、製造歩留りを
向上すべくドレインバイスラインと画素電極との間隔を
大きくするためには、ドレインバスラインのピッチ寸法
は拡大できないため、画素電極を縮小せざるを得ず、そ
のために液晶表示装置の開口率が低減されることにな
る。そこで、この第２の実施形態では、開口率を増大す
ることが可能なアクティブマトリクス基板を提案する。
なお、以降の説明において、工程の一部を除く断面構造
は前記第１の実施形態と同様であるので、各実施形態に
おいては、第１ないし第３の各ＰＲ工程について図示し
ている。また、等価な部分には同一符号を付してある。
【００２９】図１０は本発明の第２の実施形態のフロー
図である。また、図１１〜図１３は各工程の平面図と断
面図であり、これらの図において、（ａ）は平面図、
（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ（ａ）のＡ
Ａ’線に沿うアイランド、ＢＢ’線に沿うゲート端子
部、ＣＣ’線に沿うドレイン端子部、ＤＤ’線に沿うゲ
ートストレージ部またはコモンストレージ部の各断面図
である。また、（ｂ）〜（ｅ）においてハーフトーン露
光を行う場合の各フォトレジスト１０５の断面図を理解
容易なように、基板から離して模擬的に併せて図示して
いる。なお、以降の実施形態についても同様である。先
ず、図１１において、前記第１の実施形態と同様に、Ｔ
ｉ／Ａｌ膜１０２、ＳｉＮ膜１０３、真性ａ−Ｓｉ膜１
０４を順次積層した上で、ハーフトーン露光を利用した
第１ＰＲ工程を行ない、Ｔｉ／Ａｌ膜１０２からなるゲ
ートバスライン２０２と、その上のＳｉＮ膜１０３と真
性ａ−Ｓｉ膜１０４の積層構造のゲート電極２０１ａ、
アイランド２０１ｂ、およびゲート・ドレイン交差部２
０４を形成する。なお、前記Ｔｉ／Ａｌに代えて、Ｃ
ｒ、Ｍｏを用いてもよい。このとき、この第２の実施形
態では、第１のフォトマスクのハーフトーン部として、
隣接する画素のゲートバスライン２０２間にドレインバ
スラインの一部に相当するパターンを形成しておくこと
で、分離ドレインバスライン２０３Ａを同時に形成す
る。前記分離ドレインバスライン２０３Ａは、ゲートバ
スライン２０２と短絡しないように、ゲートバスライン
２０２と交差する領域において長さ方向に分断されたパ
ターン形状であることは言うまでもない。
図である。また、図１１〜図１３は各工程の平面図と断
面図であり、これらの図において、（ａ）は平面図、
（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ（ａ）のＡ
Ａ’線に沿うアイランド、ＢＢ’線に沿うゲート端子
部、ＣＣ’線に沿うドレイン端子部、ＤＤ’線に沿うゲ
ートストレージ部またはコモンストレージ部の各断面図
である。また、（ｂ）〜（ｅ）においてハーフトーン露
光を行う場合の各フォトレジスト１０５の断面図を理解
容易なように、基板から離して模擬的に併せて図示して
いる。なお、以降の実施形態についても同様である。先
ず、図１１において、前記第１の実施形態と同様に、Ｔ
ｉ／Ａｌ膜１０２、ＳｉＮ膜１０３、真性ａ−Ｓｉ膜１
０４を順次積層した上で、ハーフトーン露光を利用した
第１ＰＲ工程を行ない、Ｔｉ／Ａｌ膜１０２からなるゲ
ートバスライン２０２と、その上のＳｉＮ膜１０３と真
性ａ−Ｓｉ膜１０４の積層構造のゲート電極２０１ａ、
アイランド２０１ｂ、およびゲート・ドレイン交差部２
０４を形成する。なお、前記Ｔｉ／Ａｌに代えて、Ｃ
ｒ、Ｍｏを用いてもよい。このとき、この第２の実施形
態では、第１のフォトマスクのハーフトーン部として、
隣接する画素のゲートバスライン２０２間にドレインバ
スラインの一部に相当するパターンを形成しておくこと
で、分離ドレインバスライン２０３Ａを同時に形成す
る。前記分離ドレインバスライン２０３Ａは、ゲートバ
スライン２０２と短絡しないように、ゲートバスライン
２０２と交差する領域において長さ方向に分断されたパ
ターン形状であることは言うまでもない。
【００３０】次いで、図１２に示すように、前記第１の
実施形態と同様にＳｉＮ膜１０６、ＩＴＯ膜１０７を積
層した上でハーフトーン露光を利用した第２ＰＲ工程を
行うが、第２フォトレジスト１０８を露光する第２フォ
トマスクに、前記分離ドレインバスライン２０３Ａの両
端部の位置にドレインバスラインコンタクトホール２１
７に相当するパターンを形成しておくことで、前記第１
の実施形態において前記チャネル保護膜１０６に対して
形成する前記ドレイン開口部２０６、ソース開口部２０
７、ゲートバスラインコンタクトホール２０８ととも
に、前記ドレインバスラインコンタクトホール２１７を
形成し、前記分離ドレインバスライン２０３Ａの両端部
を前記チャネル保護膜１０６から露出させる。また、Ｉ
ＴＯ膜１０７により画素電極２０９、ゲート端子部２１
０、ドレイン端子部２１１を形成することも第１の実施
形態と同じである。
実施形態と同様にＳｉＮ膜１０６、ＩＴＯ膜１０７を積
層した上でハーフトーン露光を利用した第２ＰＲ工程を
行うが、第２フォトレジスト１０８を露光する第２フォ
トマスクに、前記分離ドレインバスライン２０３Ａの両
端部の位置にドレインバスラインコンタクトホール２１
７に相当するパターンを形成しておくことで、前記第１
の実施形態において前記チャネル保護膜１０６に対して
形成する前記ドレイン開口部２０６、ソース開口部２０
７、ゲートバスラインコンタクトホール２０８ととも
に、前記ドレインバスラインコンタクトホール２１７を
形成し、前記分離ドレインバスライン２０３Ａの両端部
を前記チャネル保護膜１０６から露出させる。また、Ｉ
ＴＯ膜１０７により画素電極２０９、ゲート端子部２１
０、ドレイン端子部２１１を形成することも第１の実施
形態と同じである。
【００３１】しかる上で、図１３に示すように、前記第
１の実施形態と同様にＰＨ３ 処理によるオーミックコ
ンタクト層を形成する。あるいは、図示は省略するが、
リンを高濃度に含む高濃度ｎ＋ 型ａ−Ｓｉ膜をＣＶＤ
法により形成してオーミックコンタクト層１０９を形成
する。そして、Ｃｒ膜１１０、ＳｉＮ膜１１１を形成し
た上で第３ＰＲ工程を行うが、第３フォトレジスト１１
２を露光する第３フォトマスクに、前記分離ドレインバ
スライン２０３Ａの各対向する端部を相互に接続する接
続ドレインバスライン２０３Ｂに相当するパターンを形
成しておくことで、前記第１の実施形態で形成する前記
ドレイン電極２１３、ソース電極２１４、ゲート端子コ
ンタクト部２１５、ドレイン端子コンタクト部２１６と
ともに、前記ゲートバスライン２０２を跨ぐように接続
ドレインバスライン２０３Ｂを形成する。なお、前記Ｃ
ｒに代えて、Ｍｏ、Ａｌ／Ｔｉを用いてもよい。これに
より、この接続ドレインバスライン２０３Ｂによって前
記分離ドレインバスライン２０３Ａはドレインバスライ
ンコンタクトホール２１７を介して相互に電気接続さ
れ、さらに前記ドレイン端子コンタクト部２１６、ない
しドレイン端子部２１１に電気接続され、連続したドレ
インバスライン２０３が形成されることになる。なお、
この第２実施形態では、前記第３ＰＲ工程において、前
記Ｃｒ膜１１０の一部で画素電極２０９の縁部に重なる
遮光部２０５を同時に形成している。
１の実施形態と同様にＰＨ３ 処理によるオーミックコ
ンタクト層を形成する。あるいは、図示は省略するが、
リンを高濃度に含む高濃度ｎ＋ 型ａ−Ｓｉ膜をＣＶＤ
法により形成してオーミックコンタクト層１０９を形成
する。そして、Ｃｒ膜１１０、ＳｉＮ膜１１１を形成し
た上で第３ＰＲ工程を行うが、第３フォトレジスト１１
２を露光する第３フォトマスクに、前記分離ドレインバ
スライン２０３Ａの各対向する端部を相互に接続する接
続ドレインバスライン２０３Ｂに相当するパターンを形
成しておくことで、前記第１の実施形態で形成する前記
ドレイン電極２１３、ソース電極２１４、ゲート端子コ
ンタクト部２１５、ドレイン端子コンタクト部２１６と
ともに、前記ゲートバスライン２０２を跨ぐように接続
ドレインバスライン２０３Ｂを形成する。なお、前記Ｃ
ｒに代えて、Ｍｏ、Ａｌ／Ｔｉを用いてもよい。これに
より、この接続ドレインバスライン２０３Ｂによって前
記分離ドレインバスライン２０３Ａはドレインバスライ
ンコンタクトホール２１７を介して相互に電気接続さ
れ、さらに前記ドレイン端子コンタクト部２１６、ない
しドレイン端子部２１１に電気接続され、連続したドレ
インバスライン２０３が形成されることになる。なお、
この第２実施形態では、前記第３ＰＲ工程において、前
記Ｃｒ膜１１０の一部で画素電極２０９の縁部に重なる
遮光部２０５を同時に形成している。
【００３２】この第２の実施形態のアクティブマトリク
ス基板では、ドレインバスライン２０３は、画素電極２
０９に隣接される部分が分離ドレインバスライン２０３
Ａとしてゲートバスライン２０２と同じ層に形成されて
おり、画素電極２０９とは異なる層に形成されているた
め、画素電極２０９の寸法をドレインバスライン２０３
に向けて拡大することが可能となり、液晶表示装置とし
ての開口効率を高めることが可能になる。なお、この第
２の実施形態では、第１ＰＲにおいて、ドレインバスラ
インが分断されているが、第１ＰＲでドレインバスライ
ンを分断せずにゲートバスラインを分断し、第３ＰＲで
ゲートバスラインを接続する構造でも可能である。
ス基板では、ドレインバスライン２０３は、画素電極２
０９に隣接される部分が分離ドレインバスライン２０３
Ａとしてゲートバスライン２０２と同じ層に形成されて
おり、画素電極２０９とは異なる層に形成されているた
め、画素電極２０９の寸法をドレインバスライン２０３
に向けて拡大することが可能となり、液晶表示装置とし
ての開口効率を高めることが可能になる。なお、この第
２の実施形態では、第１ＰＲにおいて、ドレインバスラ
インが分断されているが、第１ＰＲでドレインバスライ
ンを分断せずにゲートバスラインを分断し、第３ＰＲで
ゲートバスラインを接続する構造でも可能である。
【００３３】次に、本発明の第３の実施形態を説明す
る。この第３の実施形態では、第２ＰＲ工程では通常の
パターン露光を行い、第３ＰＲ工程においてハーフトー
ン露光を行っている。また、同時に画素電極とドレイン
バスラインとの短絡を防止して製造歩留りの向上を図っ
ている。なお、前記第１の実施形態と同じ工程について
は、詳細な説明は省略する。図１４は工程フロー図であ
り、図１５〜図１６は各工程の平面図と断面図である。
先ず、図１５において、前記第１の実施形態と同様に、
Ｔｉ／Ａｌ膜１０２、ＳｉＮ膜１０３、真性ａ−Ｓｉ膜
１０４を積層した上でハーフトーン露光を利用した第１
フォトレジスト１０５による第１ＰＲ工程を行い、ゲー
ト電極２０１ａ、アイランド２０１ｂ、ゲートバスライ
ン２０２、ゲート・ドレイン交差部２０４を形成する。
なお、この第３実施形態では、第１の実施形態と同様
に、後工程で形成する画素電極の両側縁部、すなわちド
レインバスラインに隣接する領域の前記ゲートバスライ
ン間にそれぞれ遮光部２０５を形成する。また、前記Ｔ
ｉ／Ａｌに代えて、Ｃｒ、Ｍｏを用いてもよい。
る。この第３の実施形態では、第２ＰＲ工程では通常の
パターン露光を行い、第３ＰＲ工程においてハーフトー
ン露光を行っている。また、同時に画素電極とドレイン
バスラインとの短絡を防止して製造歩留りの向上を図っ
ている。なお、前記第１の実施形態と同じ工程について
は、詳細な説明は省略する。図１４は工程フロー図であ
り、図１５〜図１６は各工程の平面図と断面図である。
先ず、図１５において、前記第１の実施形態と同様に、
Ｔｉ／Ａｌ膜１０２、ＳｉＮ膜１０３、真性ａ−Ｓｉ膜
１０４を積層した上でハーフトーン露光を利用した第１
フォトレジスト１０５による第１ＰＲ工程を行い、ゲー
ト電極２０１ａ、アイランド２０１ｂ、ゲートバスライ
ン２０２、ゲート・ドレイン交差部２０４を形成する。
なお、この第３実施形態では、第１の実施形態と同様
に、後工程で形成する画素電極の両側縁部、すなわちド
レインバスラインに隣接する領域の前記ゲートバスライ
ン間にそれぞれ遮光部２０５を形成する。また、前記Ｔ
ｉ／Ａｌに代えて、Ｃｒ、Ｍｏを用いてもよい。
【００３４】次いで、図１６のように、全面にチャネル
保護膜としてＳｉＮ膜１０６を形成した後、通常の露光
用フォトマスクを用いて露光した第２フォトレジストに
よる第２ＰＲ工程を行い、ドレイン開口部２０６、ソー
ス開口部２０７、ゲートバスラインコンタクトホール２
０８を形成する。これにより、ドレイン開口部２０６及
びソース開口部２０７では真性ａ−Ｓｉ膜１０４の表面
が露出され、ゲートバスラインコンタクトホール２０８
ではゲートバスライン２０２のＴｉ／Ａｌ膜１０２の表
面が露出される。
保護膜としてＳｉＮ膜１０６を形成した後、通常の露光
用フォトマスクを用いて露光した第２フォトレジストに
よる第２ＰＲ工程を行い、ドレイン開口部２０６、ソー
ス開口部２０７、ゲートバスラインコンタクトホール２
０８を形成する。これにより、ドレイン開口部２０６及
びソース開口部２０７では真性ａ−Ｓｉ膜１０４の表面
が露出され、ゲートバスラインコンタクトホール２０８
ではゲートバスライン２０２のＴｉ／Ａｌ膜１０２の表
面が露出される。
【００３５】次いで、図１７のように、前記露出された
真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処理してオーミ
ックコンタクト層１０９を形成する。次いで、全面にＩ
ＴＯ膜１０７をスパッタ法により形成し、その上にＣｒ
膜１１０をスパッタ法により形成し、さらにその上に配
線保護膜としてＳｉＮ膜１１１をＣＶＤ法により形成す
る。そして、その上に第３フォトレジスト１１２を形成
し、第３フォトマスクによりハーフトーン露光する。こ
の第３フォトマスクでは、ドレイン電極２１３、ソース
電極２１４、ドレインバスライン２０３、ゲート端子コ
ンタクト部２１５、ドレイン端子コンタクト部２１６に
対応する領域をフルパターン部とし、これ以外の画素電
極２０９の領域、ゲート端子部２１０、ドレイン端子部
２１１に対応する領域をハーフトーン部として形成す
る。
真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処理してオーミ
ックコンタクト層１０９を形成する。次いで、全面にＩ
ＴＯ膜１０７をスパッタ法により形成し、その上にＣｒ
膜１１０をスパッタ法により形成し、さらにその上に配
線保護膜としてＳｉＮ膜１１１をＣＶＤ法により形成す
る。そして、その上に第３フォトレジスト１１２を形成
し、第３フォトマスクによりハーフトーン露光する。こ
の第３フォトマスクでは、ドレイン電極２１３、ソース
電極２１４、ドレインバスライン２０３、ゲート端子コ
ンタクト部２１５、ドレイン端子コンタクト部２１６に
対応する領域をフルパターン部とし、これ以外の画素電
極２０９の領域、ゲート端子部２１０、ドレイン端子部
２１１に対応する領域をハーフトーン部として形成す
る。
【００３６】したがって、前記第３フォトレジスト１１
２を現像した後、これを利用して前記ＳｉＮ膜１１１を
ドライエッチングし、Ｃｒ膜１１０及びＩＴＯ膜１０７
を順次ウェットエッチングし、さらに、前記第３フォト
レジスト１１２をＯ２ アッシングして前記ハーフトー
ン部においてＳｉＮ膜１１１を露出してドライエッチン
グし、さらにＣｒ膜１１０をウェットエッチングするこ
とにより、当該ハーフトーン部に対応する領域において
ＩＴＯ膜１０７のみが残され、画素電極２０９、ゲート
端子部２１０、ドレイン端子部２１１が形成される。ま
た、同時にエッチングされずに残されたＣｒ膜とＩＴＯ
膜の積層膜によって、ドレイン電極２１３、ソース電極
２１４、ドレインバスライン２０３、さらにゲート端子
コンタクト部２１５、ドレイン端子コンタクト部２１６
が形成される。なお、前記Ｃｒに代えてＭｏを用いても
よい。
２を現像した後、これを利用して前記ＳｉＮ膜１１１を
ドライエッチングし、Ｃｒ膜１１０及びＩＴＯ膜１０７
を順次ウェットエッチングし、さらに、前記第３フォト
レジスト１１２をＯ２ アッシングして前記ハーフトー
ン部においてＳｉＮ膜１１１を露出してドライエッチン
グし、さらにＣｒ膜１１０をウェットエッチングするこ
とにより、当該ハーフトーン部に対応する領域において
ＩＴＯ膜１０７のみが残され、画素電極２０９、ゲート
端子部２１０、ドレイン端子部２１１が形成される。ま
た、同時にエッチングされずに残されたＣｒ膜とＩＴＯ
膜の積層膜によって、ドレイン電極２１３、ソース電極
２１４、ドレインバスライン２０３、さらにゲート端子
コンタクト部２１５、ドレイン端子コンタクト部２１６
が形成される。なお、前記Ｃｒに代えてＭｏを用いても
よい。
【００３７】このように第３の実施形態では、第１ＰＲ
工程において、ハーフトーン露光を利用することで、ゲ
ートバスライン２０２、ゲート電極２０１ａ、アイラン
ド２０１ｂ、ゲート・ドレイン交差部２０４、遮光部２
０５が形成でき、第２ＰＲ工程においてドレイン開口部
２０６、ソース開口部２０７、ゲートバスラインコンタ
クトホール２０８が形成される。さらに、第３ＰＲ工程
において、画素電極２０９、ゲート端子部２１０、ドレ
イン端子部２１１と、ドレイン電極２１３、ソース電極
２１４、ドレインバスライン２０３、ゲート端子コンタ
クト部２１５、ドレイン端子コンタクト部２１６が形成
される。これにより、３回のＰＲ工程によりアクティブ
マトリクス基板が製造されることになる。また、製造さ
れたアクティブマトリクス基板では、画素電極２０９の
両側縁部が遮光部２０５に重ねられるため、この領域で
の遮光効果が確保される。さらに、この第３の実施形態
の構造だと、トランジスタ寸法を決定するソース・ドレ
イン開口のＰＲ工程に、パターン精度の良い通常ＰＲ工
程（ハーフトーン露光ではないＰＲ工程）を用いている
為、正確な寸法でトランジスタを形成できる。
工程において、ハーフトーン露光を利用することで、ゲ
ートバスライン２０２、ゲート電極２０１ａ、アイラン
ド２０１ｂ、ゲート・ドレイン交差部２０４、遮光部２
０５が形成でき、第２ＰＲ工程においてドレイン開口部
２０６、ソース開口部２０７、ゲートバスラインコンタ
クトホール２０８が形成される。さらに、第３ＰＲ工程
において、画素電極２０９、ゲート端子部２１０、ドレ
イン端子部２１１と、ドレイン電極２１３、ソース電極
２１４、ドレインバスライン２０３、ゲート端子コンタ
クト部２１５、ドレイン端子コンタクト部２１６が形成
される。これにより、３回のＰＲ工程によりアクティブ
マトリクス基板が製造されることになる。また、製造さ
れたアクティブマトリクス基板では、画素電極２０９の
両側縁部が遮光部２０５に重ねられるため、この領域で
の遮光効果が確保される。さらに、この第３の実施形態
の構造だと、トランジスタ寸法を決定するソース・ドレ
イン開口のＰＲ工程に、パターン精度の良い通常ＰＲ工
程（ハーフトーン露光ではないＰＲ工程）を用いている
為、正確な寸法でトランジスタを形成できる。
【００３８】次に、本発明の第４の実施形態を説明す
る。この第４の実施形態は、前記第２の実施形態におけ
る開口率の向上技術を、前記第３の実施形態に適用した
実施形態であると言える。なお、前記第１の実施形態と
同じ工程については、詳細な説明は省略する。図１８は
工程フロー図であり、図１９〜図２０は各工程の平面図
と断面図である。先ず、図１９において、前記第２の実
施形態と同様に、Ｔｉ／Ａｌ膜１０２、ＳｉＮ膜１０
３、真性ａ−Ｓｉ膜１０４を形成した上で、ハーフトー
ン露光した第１フォトレジスト１０５を利用した第１Ｐ
Ｒ工程を行い、ゲート電極２０１ａ、アイランド２０１
ｂ、ゲートバスライン２０２、ゲート・ドレイン交差部
２０４、さらに分離ドレインバスライン２０３Ａを形成
する。なお、前記Ｔｉ／Ａｌに代えて、Ｃｒ、Ｍｏを用
いてもよい。
る。この第４の実施形態は、前記第２の実施形態におけ
る開口率の向上技術を、前記第３の実施形態に適用した
実施形態であると言える。なお、前記第１の実施形態と
同じ工程については、詳細な説明は省略する。図１８は
工程フロー図であり、図１９〜図２０は各工程の平面図
と断面図である。先ず、図１９において、前記第２の実
施形態と同様に、Ｔｉ／Ａｌ膜１０２、ＳｉＮ膜１０
３、真性ａ−Ｓｉ膜１０４を形成した上で、ハーフトー
ン露光した第１フォトレジスト１０５を利用した第１Ｐ
Ｒ工程を行い、ゲート電極２０１ａ、アイランド２０１
ｂ、ゲートバスライン２０２、ゲート・ドレイン交差部
２０４、さらに分離ドレインバスライン２０３Ａを形成
する。なお、前記Ｔｉ／Ａｌに代えて、Ｃｒ、Ｍｏを用
いてもよい。
【００３９】次いで、図２０のように、全面にチャネル
保護膜としてＳｉＮ膜を形成した後、通常の露光用フォ
トマスクで露光した第２フォトレジストを用いた第２Ｐ
Ｒ工程を行い、ドレイン開口部２０６、ソース開口部２
０７、ゲートバスラインコンタクトホール２０８、ドレ
インバスラインコンタクトホール２１７を形成する。こ
れにより、ドレイン開口部２０６及びソース開口部２０
７では真性ａ−Ｓｉ膜１０４の表面が露出され、ゲート
バスラインコンタクトホール２０８ではゲートバスライ
ン２０２の表面が露出され、ドレインバスラインコンタ
クトホール２１７では分離ドレインバスライン２０３Ａ
の表面が露出される。
保護膜としてＳｉＮ膜を形成した後、通常の露光用フォ
トマスクで露光した第２フォトレジストを用いた第２Ｐ
Ｒ工程を行い、ドレイン開口部２０６、ソース開口部２
０７、ゲートバスラインコンタクトホール２０８、ドレ
インバスラインコンタクトホール２１７を形成する。こ
れにより、ドレイン開口部２０６及びソース開口部２０
７では真性ａ−Ｓｉ膜１０４の表面が露出され、ゲート
バスラインコンタクトホール２０８ではゲートバスライ
ン２０２の表面が露出され、ドレインバスラインコンタ
クトホール２１７では分離ドレインバスライン２０３Ａ
の表面が露出される。
【００４０】次いで、図２１のように、前記露出された
真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処理し、オーミ
ックコンタクト層１０９を形成する。次いで、全面にＩ
ＴＯ膜１０７をスパッタ法により形成し、その上にＣｒ
膜１１０をスパッタ法により形成し、さらにその上に配
線保護膜としてＳｉＮ膜１１１をＣＶＤ法により形成す
る。そして、その上に第３フォトレジスト１１２を形成
し、第３フォトマスクによりハーフトーン露光する。こ
の第３フォトマスクでは、ドレイン電極２１３、ソース
電極２１４、接続ドレインバスライン２０３Ｂ、ゲート
端子コンタクト部２１５、ドレイン端子コンタクト部２
１６に対応する領域をフルパターン部とし、これ以外の
画素電極２０９、ゲート端子部２１０、ドレイン端子部
２１１に対応する領域をハーフトーン部として形成す
る。
真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処理し、オーミ
ックコンタクト層１０９を形成する。次いで、全面にＩ
ＴＯ膜１０７をスパッタ法により形成し、その上にＣｒ
膜１１０をスパッタ法により形成し、さらにその上に配
線保護膜としてＳｉＮ膜１１１をＣＶＤ法により形成す
る。そして、その上に第３フォトレジスト１１２を形成
し、第３フォトマスクによりハーフトーン露光する。こ
の第３フォトマスクでは、ドレイン電極２１３、ソース
電極２１４、接続ドレインバスライン２０３Ｂ、ゲート
端子コンタクト部２１５、ドレイン端子コンタクト部２
１６に対応する領域をフルパターン部とし、これ以外の
画素電極２０９、ゲート端子部２１０、ドレイン端子部
２１１に対応する領域をハーフトーン部として形成す
る。
【００４１】したがって、前記第３フォトレジストを現
像した後、これを利用して前記ＳｉＮ膜１１１をドライ
エッチングし、Ｃｒ膜１１０及びＩＴＯ膜１０７を順次
ウェットエッチングし、さらに、前記第３フォトレジス
トをＯ２ アッシングして前記ハーフトーン部において
ＳｉＮ膜１１１を露出してドライエッチングし、さらに
Ｃｒ膜１１０をウェットエッチングすることにより、当
該ハーフトーン部に対応する領域においてＩＴＯ膜１０
７のみが残され、画素電極２０９、ゲート端子部２１
０、ドレイン端子部２１１が形成される。また、同時に
エッチングされずに残されたＣｒ膜１１０とＩＴＯ膜１
０７の積層膜によって、ドレイン電極２１３、ソース電
極２１４、接続ドレインバスライン２０３Ｂ、ゲート端
子コンタクト部２１５、ドレイン端子コンタクト部２１
６が形成される。特に、接続ドレインバスライン２０３
Ｂはドレインバスラインコンタクトホール２１７を介し
て、ゲートバスライン２０２を挟んだ各分離ドレインバ
スライン２０３Ａを相互に電気接続して連続したドレイ
ンバスライン２０３を構成することになる。なお、Ｃｒ
に代えてＭｏを用いてもよい。
像した後、これを利用して前記ＳｉＮ膜１１１をドライ
エッチングし、Ｃｒ膜１１０及びＩＴＯ膜１０７を順次
ウェットエッチングし、さらに、前記第３フォトレジス
トをＯ２ アッシングして前記ハーフトーン部において
ＳｉＮ膜１１１を露出してドライエッチングし、さらに
Ｃｒ膜１１０をウェットエッチングすることにより、当
該ハーフトーン部に対応する領域においてＩＴＯ膜１０
７のみが残され、画素電極２０９、ゲート端子部２１
０、ドレイン端子部２１１が形成される。また、同時に
エッチングされずに残されたＣｒ膜１１０とＩＴＯ膜１
０７の積層膜によって、ドレイン電極２１３、ソース電
極２１４、接続ドレインバスライン２０３Ｂ、ゲート端
子コンタクト部２１５、ドレイン端子コンタクト部２１
６が形成される。特に、接続ドレインバスライン２０３
Ｂはドレインバスラインコンタクトホール２１７を介し
て、ゲートバスライン２０２を挟んだ各分離ドレインバ
スライン２０３Ａを相互に電気接続して連続したドレイ
ンバスライン２０３を構成することになる。なお、Ｃｒ
に代えてＭｏを用いてもよい。
【００４２】このように第４の実施形態では、第１ＰＲ
工程において、ハーフトーン露光を利用することで、ゲ
ート電極２０１ａ、アイランド２０１ｂ、ゲートバスラ
イン２０２、ゲート・ドレイン交差部２０４及び分離ド
レインバスライン２０３Ａが形成され、第２ＰＲ工程に
おいてドレイン開口部２０６、ソース開口部２０７、ゲ
ートバスラインコンタクトホール２０８、ドレインバス
ラインコンタクトホール２１７が形成される。さらに、
第３ＰＲ工程において、画素電極２０９、ゲート端子部
２１０、ドレイン端子部２１１と、ドレイン電極２１
３、ソース電極２１４、接続ドレインバスライン２０３
Ｂ、ゲート端子コンタクト部２１５、ドレイン端子コン
タクト部２１６が形成される。これにより、３回のＰＲ
工程によりアクティブマトリクス基板が製造できること
になる。また、製造されたアクティブマトリクス基板で
は、ドレインバスライン２０３を異なる層の分離ドレイ
ンバスライン２０３Ａと接続ドレインバスライン２０３
Ｂとで構成することにより、画素電極２０９の寸法をド
レインバスライン２０３側に向けて拡大することが可能
となり、液晶表示装置としての開口効率を高めることが
可能になる。この第４の実施形態においても、前記した
第２の実施形態と同様に、ドレインバスラインを分断す
る代わりにゲートバスラインを分断する方法も可能であ
る。また、第３の実施形態と同様に、通常ＰＲ工程を用
いることで、トランジスタ寸法の精度を高めることが可
能である。
工程において、ハーフトーン露光を利用することで、ゲ
ート電極２０１ａ、アイランド２０１ｂ、ゲートバスラ
イン２０２、ゲート・ドレイン交差部２０４及び分離ド
レインバスライン２０３Ａが形成され、第２ＰＲ工程に
おいてドレイン開口部２０６、ソース開口部２０７、ゲ
ートバスラインコンタクトホール２０８、ドレインバス
ラインコンタクトホール２１７が形成される。さらに、
第３ＰＲ工程において、画素電極２０９、ゲート端子部
２１０、ドレイン端子部２１１と、ドレイン電極２１
３、ソース電極２１４、接続ドレインバスライン２０３
Ｂ、ゲート端子コンタクト部２１５、ドレイン端子コン
タクト部２１６が形成される。これにより、３回のＰＲ
工程によりアクティブマトリクス基板が製造できること
になる。また、製造されたアクティブマトリクス基板で
は、ドレインバスライン２０３を異なる層の分離ドレイ
ンバスライン２０３Ａと接続ドレインバスライン２０３
Ｂとで構成することにより、画素電極２０９の寸法をド
レインバスライン２０３側に向けて拡大することが可能
となり、液晶表示装置としての開口効率を高めることが
可能になる。この第４の実施形態においても、前記した
第２の実施形態と同様に、ドレインバスラインを分断す
る代わりにゲートバスラインを分断する方法も可能であ
る。また、第３の実施形態と同様に、通常ＰＲ工程を用
いることで、トランジスタ寸法の精度を高めることが可
能である。
【００４３】次に、本発明の第５の実施形態を説明す
る。この第５の実施形態は、本発明を横電界方式のアク
ティブマトリクス基板に適用した実施形態である。図２
２は工程フロー図であり、図２３〜図２５は各工程の平
面図と断面図である。先ず、図２３において、透明絶縁
性基板１０１上にＴｉ／Ａｌ膜１０２をスパッタ法によ
り０．１〜０．３μｍの厚さに形成する。さらに、その
上にＳｉＮ膜（チャネル保護膜）１０３、真性ａ−Ｓｉ
膜１０４をそれぞれ０．３〜０．５μｍ、０．０５〜
０．２μｍの厚さに形成する。その上に第１フォトレジ
スト１０５を形成し、第１フォトマスクによりハーフト
ーン露光する。ここでは、前記第１フォトマスクは、ゲ
ート電極２０１ａ、アイランド２０１ｂ、ゲート・ドレ
イン交差部２０４を形成する領域がフルパターン部とし
て形成され、その他の櫛歯状（複数枠状）の共通電極２
１８及びゲートバスライン２０２を形成する領域がハー
フトーン部として形成される。したがって、前記第１フ
ォトレジスト１０５を現像して、前記真性ａ−Ｓｉ膜１
０４、ＳｉＮ膜１０３、Ｔｉ／Ａｌ膜１０２をドレイエ
ッチングし、しかる後、第１フォトレジスト１０５をＯ
２ アッシングしてハーフトーン部の真性ａ−Ｓｉ膜１
０４、ＳｉＮ膜１０３を露出して真性ａ−Ｓｉ膜１０４
及びＳｉＮ膜１０３をエッチングすることで、ゲート電
極２０１ａ、アイランド２０１ｂ、共通電極２１８、ゲ
ートバスライン２０２、ゲート・ドレイン交差部２０４
が形成されることになる。前記Ｔｉ／Ａｌに代えてＣ
ｒ、Ｍｏを用いてもよい。
る。この第５の実施形態は、本発明を横電界方式のアク
ティブマトリクス基板に適用した実施形態である。図２
２は工程フロー図であり、図２３〜図２５は各工程の平
面図と断面図である。先ず、図２３において、透明絶縁
性基板１０１上にＴｉ／Ａｌ膜１０２をスパッタ法によ
り０．１〜０．３μｍの厚さに形成する。さらに、その
上にＳｉＮ膜（チャネル保護膜）１０３、真性ａ−Ｓｉ
膜１０４をそれぞれ０．３〜０．５μｍ、０．０５〜
０．２μｍの厚さに形成する。その上に第１フォトレジ
スト１０５を形成し、第１フォトマスクによりハーフト
ーン露光する。ここでは、前記第１フォトマスクは、ゲ
ート電極２０１ａ、アイランド２０１ｂ、ゲート・ドレ
イン交差部２０４を形成する領域がフルパターン部とし
て形成され、その他の櫛歯状（複数枠状）の共通電極２
１８及びゲートバスライン２０２を形成する領域がハー
フトーン部として形成される。したがって、前記第１フ
ォトレジスト１０５を現像して、前記真性ａ−Ｓｉ膜１
０４、ＳｉＮ膜１０３、Ｔｉ／Ａｌ膜１０２をドレイエ
ッチングし、しかる後、第１フォトレジスト１０５をＯ
２ アッシングしてハーフトーン部の真性ａ−Ｓｉ膜１
０４、ＳｉＮ膜１０３を露出して真性ａ−Ｓｉ膜１０４
及びＳｉＮ膜１０３をエッチングすることで、ゲート電
極２０１ａ、アイランド２０１ｂ、共通電極２１８、ゲ
ートバスライン２０２、ゲート・ドレイン交差部２０４
が形成されることになる。前記Ｔｉ／Ａｌに代えてＣ
ｒ、Ｍｏを用いてもよい。
【００４４】次いで、図２４に示すように、全面にチャ
ネル保護膜となるＳｉＮ膜１０６をプラズマＣＶＤ法に
よって０．１〜０．４μｍの厚さに形成する。さらに、
その上にＩＴＯ膜１０７をスパッタ法により３０〜１０
０ｎｍの厚さに形成する。そして、前記ＩＴＯ膜１０７
上に第２フォトレジスト１０８を塗布する。次いで、前
記第２フォトレジスト１０８に対して第２フォトマスク
を用いてハーフトーン露光を行う。このハーフトーン露
光で用いる第２フォトマスクは、ドレイン開口部２０
６、ソース開口部２０７、ゲートバスラインコンタクト
ホール２０８、共通電極コンタクトホール２１９に対応
するパターン形状のマスクパターンであり、さらにゲー
ト端子部２１０、ドレイン端子部２１１、共通電極端子
部２２０以外の領域がハーフトーン部として構成されて
いる。したがって、前記第２フォトマスクを用いてハー
フトーン露光した第２フォトレジスト１０８を用いて前
記ＩＴＯ膜１０７をウェットエッチングすることで、ド
レイン開口部２０６、ソース開口部２０７、ゲートバス
ラインコンタクトホール２０８、共通電極コンタクトホ
ール２１９の領域の各ＩＴＯ膜１０７がエッチング除去
される。さらに、その下層のＳｉＮ膜（チャネル保護
膜）１０６をドライエッチングし、前記ドレイン開口部
２０６及びソース開口部２０７では前記真性ａ−Ｓｉ膜
１０４を、前記ゲートバスラインコンタクトホール２０
８では前記ゲートバスライン２０２を、前記共通電極コ
ンタクトホール２１９では前記共通電極２１８をそれぞ
れ表面露出する。
ネル保護膜となるＳｉＮ膜１０６をプラズマＣＶＤ法に
よって０．１〜０．４μｍの厚さに形成する。さらに、
その上にＩＴＯ膜１０７をスパッタ法により３０〜１０
０ｎｍの厚さに形成する。そして、前記ＩＴＯ膜１０７
上に第２フォトレジスト１０８を塗布する。次いで、前
記第２フォトレジスト１０８に対して第２フォトマスク
を用いてハーフトーン露光を行う。このハーフトーン露
光で用いる第２フォトマスクは、ドレイン開口部２０
６、ソース開口部２０７、ゲートバスラインコンタクト
ホール２０８、共通電極コンタクトホール２１９に対応
するパターン形状のマスクパターンであり、さらにゲー
ト端子部２１０、ドレイン端子部２１１、共通電極端子
部２２０以外の領域がハーフトーン部として構成されて
いる。したがって、前記第２フォトマスクを用いてハー
フトーン露光した第２フォトレジスト１０８を用いて前
記ＩＴＯ膜１０７をウェットエッチングすることで、ド
レイン開口部２０６、ソース開口部２０７、ゲートバス
ラインコンタクトホール２０８、共通電極コンタクトホ
ール２１９の領域の各ＩＴＯ膜１０７がエッチング除去
される。さらに、その下層のＳｉＮ膜（チャネル保護
膜）１０６をドライエッチングし、前記ドレイン開口部
２０６及びソース開口部２０７では前記真性ａ−Ｓｉ膜
１０４を、前記ゲートバスラインコンタクトホール２０
８では前記ゲートバスライン２０２を、前記共通電極コ
ンタクトホール２１９では前記共通電極２１８をそれぞ
れ表面露出する。
【００４５】しかる上で、前記第２フォトレジスト１０
８をＯ２ アッシングして表面側から膜厚を低減する
と、第２フォトレジスト１０８は薄く形成されているゲ
ート端子部２１０、ドレイン端子部２１１、共通電極端
子部２２０以外の領域のハーフトーン部においては完全
に除去され、下側のＩＴＯ膜１０７が露出されることに
なる。次いで、再び前記第２フォトレジスト１０８を用
いて前記ＩＴＯ膜１０７をウェットエッチングすること
で、第２フォトレジスト１０８で覆われている領域にゲ
ート端子部２１０、ドレイン端子部２１１、共通電極端
子部２２０が形成されることになる。第２フォトレジス
トはその後剥離する。これにより、第２ＰＲ工程によ
り、ドレイン開口部２０６、ソース開口部２０７、ゲー
トバスラインコンタクトホール２０８、共通電極コンタ
クトホール２１９と、ゲート端子部２１０、ドレイン端
子部２１１、共通電極端子部２２０がそれぞれ形成され
ることになる。なお、前記ＩＴＯに代えてＴｉＮを用い
てもよい。
８をＯ２ アッシングして表面側から膜厚を低減する
と、第２フォトレジスト１０８は薄く形成されているゲ
ート端子部２１０、ドレイン端子部２１１、共通電極端
子部２２０以外の領域のハーフトーン部においては完全
に除去され、下側のＩＴＯ膜１０７が露出されることに
なる。次いで、再び前記第２フォトレジスト１０８を用
いて前記ＩＴＯ膜１０７をウェットエッチングすること
で、第２フォトレジスト１０８で覆われている領域にゲ
ート端子部２１０、ドレイン端子部２１１、共通電極端
子部２２０が形成されることになる。第２フォトレジス
トはその後剥離する。これにより、第２ＰＲ工程によ
り、ドレイン開口部２０６、ソース開口部２０７、ゲー
トバスラインコンタクトホール２０８、共通電極コンタ
クトホール２１９と、ゲート端子部２１０、ドレイン端
子部２１１、共通電極端子部２２０がそれぞれ形成され
ることになる。なお、前記ＩＴＯに代えてＴｉＮを用い
てもよい。
【００４６】次いで、図２５に示すように、前記ドレイ
ン開口部２０６及びソース開口部２０７を通して露出さ
れている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処
理してｎ＋ 層、すなわちオーミックコンタクト層１０
９を形成する。その上で、全面にＣｒ膜１１０を０．１
〜０．３μｍ程度にスパッタ形成する。そして、その上
に図外の第３フォトレジストを塗布する。次いで、前記
第３フォトレジストに対して第３フォトマスクを用いて
パターン露光を行う。ここではハーフトーン露光ではな
く、通常の露光を行う。前記第３フォトマスクは、一部
が前記ドレイン開口部２０６を覆うドレイン電極２１３
及びこれにつながるドレインバスライン２０３、一部が
前記ソース開口部２０７を覆うソース電極２１４および
これにつながる前記共通電極に対して１／２ピッチずれ
た位置に形成される枠状の画素電極２０９、前記共通電
極コンタクトホール２１９上に延在される共通配線結束
線２２１、前記ゲート端子部２１０と前記ゲートバスラ
インコンタクトホール２０８の間にわたるゲート端子コ
ンタクト部２１５、前記ドレインバスライン２０３の一
端部において前記ドレイン端子部２１１につながるドレ
イン端子コンタクト部２１６、前記共通配線結束線２２
１の一部において前記共通電極端子部２２０につながる
共通電極端子コンタクト部２２２のパターン形状を有す
るフォトマスクである。
ン開口部２０６及びソース開口部２０７を通して露出さ
れている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処
理してｎ＋ 層、すなわちオーミックコンタクト層１０
９を形成する。その上で、全面にＣｒ膜１１０を０．１
〜０．３μｍ程度にスパッタ形成する。そして、その上
に図外の第３フォトレジストを塗布する。次いで、前記
第３フォトレジストに対して第３フォトマスクを用いて
パターン露光を行う。ここではハーフトーン露光ではな
く、通常の露光を行う。前記第３フォトマスクは、一部
が前記ドレイン開口部２０６を覆うドレイン電極２１３
及びこれにつながるドレインバスライン２０３、一部が
前記ソース開口部２０７を覆うソース電極２１４および
これにつながる前記共通電極に対して１／２ピッチずれ
た位置に形成される枠状の画素電極２０９、前記共通電
極コンタクトホール２１９上に延在される共通配線結束
線２２１、前記ゲート端子部２１０と前記ゲートバスラ
インコンタクトホール２０８の間にわたるゲート端子コ
ンタクト部２１５、前記ドレインバスライン２０３の一
端部において前記ドレイン端子部２１１につながるドレ
イン端子コンタクト部２１６、前記共通配線結束線２２
１の一部において前記共通電極端子部２２０につながる
共通電極端子コンタクト部２２２のパターン形状を有す
るフォトマスクである。
【００４７】そして、前記第３フォトレジストを用いて
前記Ｃｒ膜１１０をウェットエッチングすることによ
り、ドレイン電極２１３、これにつながるドレインバス
ライン２０３及びドレイン端子コンタクト部２１６と、
ソース電極２１４及びこれにつながる枠状の画素電極２
０９と、前記共通配線結束線２２１及びこれにつながる
共通電極コンタクト部２２２と、ゲート端子コンタクト
部２１５とが形成される。なお、前記画素電極２０９の
一部は前記共通電極２１８の一部と重ねられ、コモンス
トレージ部２１２が形成される。その後、第３フォトレ
ジストは剥離する。これにより、ドレイン電極２１３は
前記真性ａ−Ｓｉ膜１０４のドレインとしてのオーミッ
クコンタクト層１０９をドレインバスライン２０３に電
気接続し、ソース電極２１４は前記真性ａ−Ｓｉ膜１０
４のソースとしてのオーミックコンタクト層１０９を前
記画素電極２０９に電気接続し、共通配線結束線２２１
は前記共通電極２１８を共通電極端子コンタクト部２２
２を介して共通電極端子部２２０に電気接続し、前記ゲ
ート端子コンタクト部２１５は前記ゲートバスラインコ
ンタクトホール２０８を介して前記ゲートバスライン２
０２を前記ゲート端子部２１０に電気接続し、前記ドレ
イン端子コンタクト部２１６は前記ドレインバスライン
２０３を前記ドレイン端子部２１１に電気接続すること
になる。
前記Ｃｒ膜１１０をウェットエッチングすることによ
り、ドレイン電極２１３、これにつながるドレインバス
ライン２０３及びドレイン端子コンタクト部２１６と、
ソース電極２１４及びこれにつながる枠状の画素電極２
０９と、前記共通配線結束線２２１及びこれにつながる
共通電極コンタクト部２２２と、ゲート端子コンタクト
部２１５とが形成される。なお、前記画素電極２０９の
一部は前記共通電極２１８の一部と重ねられ、コモンス
トレージ部２１２が形成される。その後、第３フォトレ
ジストは剥離する。これにより、ドレイン電極２１３は
前記真性ａ−Ｓｉ膜１０４のドレインとしてのオーミッ
クコンタクト層１０９をドレインバスライン２０３に電
気接続し、ソース電極２１４は前記真性ａ−Ｓｉ膜１０
４のソースとしてのオーミックコンタクト層１０９を前
記画素電極２０９に電気接続し、共通配線結束線２２１
は前記共通電極２１８を共通電極端子コンタクト部２２
２を介して共通電極端子部２２０に電気接続し、前記ゲ
ート端子コンタクト部２１５は前記ゲートバスラインコ
ンタクトホール２０８を介して前記ゲートバスライン２
０２を前記ゲート端子部２１０に電気接続し、前記ドレ
イン端子コンタクト部２１６は前記ドレインバスライン
２０３を前記ドレイン端子部２１１に電気接続すること
になる。
【００４８】ここで、前記オーミックコンタクト層１０
９を形成する工程として、前記Ｃｒ膜１１０の下層にリ
ン等の不純物を導入した高濃度ｎ＋ 型ａ−Ｓｉ膜をＣ
ＶＤ法により２０〜１００ｎｍの膜厚に形成した構成と
してもよい。また、Ｃｒに代えて、Ｍｏ、Ａｌ／Ｔｉを
用いてもよい。以上の工程により形成されたアクティブ
マトリクス基板に対して、表面に配向膜を形成するとと
もに、カラーフィルタ、配向膜等が形成された対向基板
を微小間隔で対向配置して一体化し、当該アクティブマ
トリクス基板と前記対向基板との間に液晶を充填しかつ
封止することでカラー液晶表示装置が完成されることも
言うまでもない。
９を形成する工程として、前記Ｃｒ膜１１０の下層にリ
ン等の不純物を導入した高濃度ｎ＋ 型ａ−Ｓｉ膜をＣ
ＶＤ法により２０〜１００ｎｍの膜厚に形成した構成と
してもよい。また、Ｃｒに代えて、Ｍｏ、Ａｌ／Ｔｉを
用いてもよい。以上の工程により形成されたアクティブ
マトリクス基板に対して、表面に配向膜を形成するとと
もに、カラーフィルタ、配向膜等が形成された対向基板
を微小間隔で対向配置して一体化し、当該アクティブマ
トリクス基板と前記対向基板との間に液晶を充填しかつ
封止することでカラー液晶表示装置が完成されることも
言うまでもない。
【００４９】以上のように、本発明の第５の実施形態の
アクティブマトリクス基板では、第１ＰＲ工程におい
て、ハーフトーン露光を利用することで、ゲートアイラ
ンド２０１とゲートバスライン２０２、及び共通電極２
１８が形成される。また、第２ＰＲ工程において、ハー
フトーン露光を利用することで、ドレイン開口部２０
６、ソース開口部２０７、ゲートバスラインコンタクト
ホール２０８、共通電極コンタクトホール２１９、ゲー
ト端子部２１０、ドレイン端子部２１１、共通電極端子
部２２０が形成される。その後、第３ＰＲ工程において
ドレイン電極２１３、ソース電極２１４、ドレインバス
ライン２０３、ゲート端子コンタクト部２１５、ドレイ
ン端子コンタクト部２１６、共通配線結束線２２１、共
通電極端子コンタクト部２２２が形成される。したがっ
て、第１ないし第３のＰＲ工程のみで、本発明のアクテ
ィブマトリクス基板の製造が可能になり、製造工程にか
かるコストを削減してアクティブマトリクス基板を低価
格に製造することが可能になる。
アクティブマトリクス基板では、第１ＰＲ工程におい
て、ハーフトーン露光を利用することで、ゲートアイラ
ンド２０１とゲートバスライン２０２、及び共通電極２
１８が形成される。また、第２ＰＲ工程において、ハー
フトーン露光を利用することで、ドレイン開口部２０
６、ソース開口部２０７、ゲートバスラインコンタクト
ホール２０８、共通電極コンタクトホール２１９、ゲー
ト端子部２１０、ドレイン端子部２１１、共通電極端子
部２２０が形成される。その後、第３ＰＲ工程において
ドレイン電極２１３、ソース電極２１４、ドレインバス
ライン２０３、ゲート端子コンタクト部２１５、ドレイ
ン端子コンタクト部２１６、共通配線結束線２２１、共
通電極端子コンタクト部２２２が形成される。したがっ
て、第１ないし第３のＰＲ工程のみで、本発明のアクテ
ィブマトリクス基板の製造が可能になり、製造工程にか
かるコストを削減してアクティブマトリクス基板を低価
格に製造することが可能になる。
【００５０】また、製造されるアクティブマトリクス基
板の構造では、前記第１ないし第４の実施形態と同様
に、ゲートアイランド２０１において、真性ａ−Ｓｉ膜
１０４、ゲート絶縁膜としてのＳｉＮ膜１０３が、ゲー
ト電極としてのＴｉ／Ａｌ膜１０２と同一若しくはこれ
よりも小さい平面形状パターンとして形成されているた
め、その上層にチャネル保護膜１０６を形成したときに
は、当該チャネル保護膜１０６はゲート電極２０１ａ、
アイランド２０１ｂの側面、特に真性ａ−Ｓｉ膜１０４
の側面を覆うことになる。これにより、真性ａ−Ｓｉ層
１０４は緻密なＳｉＮにより保護されるため、前記した
ようなカラー液晶表示装置を構成したときに、液晶層内
に存在する不純物が拡散や電界により真性ａ−Ｓｉ膜１
０４中に入り、ＴＦＴの特性を著しく劣化させるという
問題も解消されることは言うまでもない。また、ゲート
・ドレイン交差部２０４をＳｉＮ／ａ−Ｓｉ／ＳｉＮ構
造とすることで、ゲートとドレイン間の容量を低減し、
かつショート発生率を低減することが可能である。
板の構造では、前記第１ないし第４の実施形態と同様
に、ゲートアイランド２０１において、真性ａ−Ｓｉ膜
１０４、ゲート絶縁膜としてのＳｉＮ膜１０３が、ゲー
ト電極としてのＴｉ／Ａｌ膜１０２と同一若しくはこれ
よりも小さい平面形状パターンとして形成されているた
め、その上層にチャネル保護膜１０６を形成したときに
は、当該チャネル保護膜１０６はゲート電極２０１ａ、
アイランド２０１ｂの側面、特に真性ａ−Ｓｉ膜１０４
の側面を覆うことになる。これにより、真性ａ−Ｓｉ層
１０４は緻密なＳｉＮにより保護されるため、前記した
ようなカラー液晶表示装置を構成したときに、液晶層内
に存在する不純物が拡散や電界により真性ａ−Ｓｉ膜１
０４中に入り、ＴＦＴの特性を著しく劣化させるという
問題も解消されることは言うまでもない。また、ゲート
・ドレイン交差部２０４をＳｉＮ／ａ−Ｓｉ／ＳｉＮ構
造とすることで、ゲートとドレイン間の容量を低減し、
かつショート発生率を低減することが可能である。
【００５１】次に、前記第５の実施形態の変形例である
第６の実施形態を説明する。図２６は工程フロー図であ
り、図２７〜図２９は各工程の平面図と断面図である。
図２７において、第１ＰＲ工程は第５の実施形態と全く
同様である。しかる上で、図２８に示すように、全面に
チャネル保護膜となるＳｉＮ膜１０６をプラズマＣＶＤ
法によって０．１〜０．４μｍの厚さに形成する。そし
て、前記ＳｉＮ膜１０６上に図外の第２フォトレジスト
を塗布し、この第２フォトレジストに対して第２フォト
マスクを用いた通常の露光を行い、かつ前記ＳｉＮ膜１
０６をドライエッチングし、ドレイン開口部２０６、ソ
ース開口部２０７、ゲートバスラインコンタクトホール
２０８、共通電極コンタクトホール２１９を開口し、前
記ドレイン開口部２０６及びソース開口部２０７では前
記真性ａ−Ｓｉ膜１０４を、前記ゲートバスラインコン
タクトホール２０８では前記ゲートバスライン２０２
を、前記共通電極コンタクトホール２１９では前記共通
電極２１８をそれぞれ表面露出する。
第６の実施形態を説明する。図２６は工程フロー図であ
り、図２７〜図２９は各工程の平面図と断面図である。
図２７において、第１ＰＲ工程は第５の実施形態と全く
同様である。しかる上で、図２８に示すように、全面に
チャネル保護膜となるＳｉＮ膜１０６をプラズマＣＶＤ
法によって０．１〜０．４μｍの厚さに形成する。そし
て、前記ＳｉＮ膜１０６上に図外の第２フォトレジスト
を塗布し、この第２フォトレジストに対して第２フォト
マスクを用いた通常の露光を行い、かつ前記ＳｉＮ膜１
０６をドライエッチングし、ドレイン開口部２０６、ソ
ース開口部２０７、ゲートバスラインコンタクトホール
２０８、共通電極コンタクトホール２１９を開口し、前
記ドレイン開口部２０６及びソース開口部２０７では前
記真性ａ−Ｓｉ膜１０４を、前記ゲートバスラインコン
タクトホール２０８では前記ゲートバスライン２０２
を、前記共通電極コンタクトホール２１９では前記共通
電極２１８をそれぞれ表面露出する。
【００５２】次いで、図２９に示すように、前記ドレイ
ン開口部２０６及びソース開口部２０７を通して露出さ
れている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処
理してｎ＋ 層、すなわちオーミックコンタクト層１０
９を形成する。あるいは、リン等の不純物を導入した高
濃度ｎ＋ 型ａ−Ｓｉ膜をＣＶＤ法により形成したオー
ミックコンタクト層を形成する。その上で、全面にＴｉ
Ｎ／Ａｌ／Ｔｉの積層膜１１３をスパッタ形成する。あ
るいは、ＩＴＯ／Ｃｒの積層膜をスパッタ形成してもよ
い。この積層膜１１３では、表面の金属膜がコンタクト
性のある金属で構成されることが肝要である。そして、
図外の第３フォトレジストを塗布し、前記第３フォトレ
ジストに対して第３フォトマスクを用いて通常の露光に
よるパターン露光を行う。前記第３フォトマスクは、一
部が前記ドレイン開口部２０６を覆うドレイン電極２１
３及びこれにつながるドレインバスライン２０３、一部
が前記ソース開口部２０７を覆うソース電極２１４およ
びこれにつながる前記共通電極に対して１／２ピッチず
れて形成される枠状の画素電極２０９、前記共通電極コ
ンタクトホール２１９上に延在される共通配線結束線２
２１、ゲート端子部２１０、ドレイン端子部２１１、前
記共通配線結束線２２１につながる共通電極端子部２２
０のパターン形状を有するフォトマスクである。
ン開口部２０６及びソース開口部２０７を通して露出さ
れている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処
理してｎ＋ 層、すなわちオーミックコンタクト層１０
９を形成する。あるいは、リン等の不純物を導入した高
濃度ｎ＋ 型ａ−Ｓｉ膜をＣＶＤ法により形成したオー
ミックコンタクト層を形成する。その上で、全面にＴｉ
Ｎ／Ａｌ／Ｔｉの積層膜１１３をスパッタ形成する。あ
るいは、ＩＴＯ／Ｃｒの積層膜をスパッタ形成してもよ
い。この積層膜１１３では、表面の金属膜がコンタクト
性のある金属で構成されることが肝要である。そして、
図外の第３フォトレジストを塗布し、前記第３フォトレ
ジストに対して第３フォトマスクを用いて通常の露光に
よるパターン露光を行う。前記第３フォトマスクは、一
部が前記ドレイン開口部２０６を覆うドレイン電極２１
３及びこれにつながるドレインバスライン２０３、一部
が前記ソース開口部２０７を覆うソース電極２１４およ
びこれにつながる前記共通電極に対して１／２ピッチず
れて形成される枠状の画素電極２０９、前記共通電極コ
ンタクトホール２１９上に延在される共通配線結束線２
２１、ゲート端子部２１０、ドレイン端子部２１１、前
記共通配線結束線２２１につながる共通電極端子部２２
０のパターン形状を有するフォトマスクである。
【００５３】そして、前記第３フォトレジストを用いて
前記ＴｉＮ／Ａｌ／Ｔｉの積層膜１１３をドライエッチ
ングし、あるいは前記ＩＴＯ／Ｃｒの積層膜をウェット
エッチングすることにより、ドレイン電極２１３、これ
につながるドレインバスライン２０３及びドレイン端子
部２１１と、ソース電極２１４及びこれにつながる枠状
の画素電極２０９と、前記共通配線結束線２２１及びこ
れにつながる共通電極端子部２２０と、ゲート端子部２
１０とが形成される。その後、第３フォトレジストは剥
離する。これにより、ドレイン電極２１３は前記真性ａ
−Ｓｉ膜１０４のドレインとしてのオーミックコンタク
ト層１０９をドレインバスライン２０３に電気接続し、
ソース電極２１４は前記真性ａ−Ｓｉ膜１０４のソース
としてのオーミックコンタクト層１０９を前記画素電極
２０９に電気接続し、共通配線結束線２２１は共通配線
を共通電極端子部２２０に電気接続し、前記ゲート端子
部２１０は前記ゲートバスラインコンタクトホール２０
８を介して前記ゲートバスライン２０２に電気接続さ
れ、前記ドレイン端子部２１１は前記ドレインバスライ
ン２０３に電気接続されることになる。
前記ＴｉＮ／Ａｌ／Ｔｉの積層膜１１３をドライエッチ
ングし、あるいは前記ＩＴＯ／Ｃｒの積層膜をウェット
エッチングすることにより、ドレイン電極２１３、これ
につながるドレインバスライン２０３及びドレイン端子
部２１１と、ソース電極２１４及びこれにつながる枠状
の画素電極２０９と、前記共通配線結束線２２１及びこ
れにつながる共通電極端子部２２０と、ゲート端子部２
１０とが形成される。その後、第３フォトレジストは剥
離する。これにより、ドレイン電極２１３は前記真性ａ
−Ｓｉ膜１０４のドレインとしてのオーミックコンタク
ト層１０９をドレインバスライン２０３に電気接続し、
ソース電極２１４は前記真性ａ−Ｓｉ膜１０４のソース
としてのオーミックコンタクト層１０９を前記画素電極
２０９に電気接続し、共通配線結束線２２１は共通配線
を共通電極端子部２２０に電気接続し、前記ゲート端子
部２１０は前記ゲートバスラインコンタクトホール２０
８を介して前記ゲートバスライン２０２に電気接続さ
れ、前記ドレイン端子部２１１は前記ドレインバスライ
ン２０３に電気接続されることになる。
【００５４】以上のように、本発明の第６の実施形態の
アクティブマトリクス基板では、第１ＰＲ工程におい
て、ハーフトーン露光を利用することで、ゲート電極２
０１ａ、アイランド２０１ｂとゲートバスライン２０
２、及び共通電極２１８が形成される。また、第２ＰＲ
工程においては、ドレイン開口部２０６、ソース開口部
２０７、ゲートバスラインコンタクトホール２０８、共
通電極コンタクトホール２１９が形成される。その後、
第３ＰＲ工程においてドレイン電極２１３、ソース電極
２１４、ドレインバスライン２０３、画素電極２０９、
共通配線結束線２２１、ゲート端子部２１０、ドレイン
端子部２１１、共通電極端子部２２０が形成される。し
たがって、１回のハーフトーン露光を利用した第１ない
し第３のＰＲ工程のみで、本発明のアクティブマトリク
ス基板の製造が可能になり、製造工程にかかるコストを
削減してアクティブマトリクス基板を低価格に製造する
ことが可能になる。この実施形態でも、第３、４の実施
形態と同様に通常ＰＲ工程を用いるため、トランジスタ
寸法の精度が高くなる。
アクティブマトリクス基板では、第１ＰＲ工程におい
て、ハーフトーン露光を利用することで、ゲート電極２
０１ａ、アイランド２０１ｂとゲートバスライン２０
２、及び共通電極２１８が形成される。また、第２ＰＲ
工程においては、ドレイン開口部２０６、ソース開口部
２０７、ゲートバスラインコンタクトホール２０８、共
通電極コンタクトホール２１９が形成される。その後、
第３ＰＲ工程においてドレイン電極２１３、ソース電極
２１４、ドレインバスライン２０３、画素電極２０９、
共通配線結束線２２１、ゲート端子部２１０、ドレイン
端子部２１１、共通電極端子部２２０が形成される。し
たがって、１回のハーフトーン露光を利用した第１ない
し第３のＰＲ工程のみで、本発明のアクティブマトリク
ス基板の製造が可能になり、製造工程にかかるコストを
削減してアクティブマトリクス基板を低価格に製造する
ことが可能になる。この実施形態でも、第３、４の実施
形態と同様に通常ＰＲ工程を用いるため、トランジスタ
寸法の精度が高くなる。
【００５５】次に、前記第５の実施形態の他の変形例で
ある第７の実施形態を説明する。図３０は工程フロー図
であり、図３１〜図３２は各工程の平面図と断面図であ
る。図３１において、ハーフトーン露光を利用した第１
ＰＲ工程は第５の実施形態と全く同様である。また、図
３２に示すように、ハーフトーン露光を利用した第２Ｐ
Ｒ工程についても第５の実施形態と同様である。ただ
し、ここでは第２ＰＲ工程において、第２フォトマスク
のパターン形状を第５の実施形態とは相違させ、チャネ
ル保護膜としてのＳｉＮ膜をドライエッチングし、ドレ
イン開口部２０６、ソース開口部２０７、ゲートバスラ
インコンタクトホール２０８、共通電極コンタクトホー
ル２１９を開口し、さらに、ＩＴＯ膜により、ゲート端
子部２１０、ドレイン端子部２１１、共通電極端子部２
２０と共に、画素電極２０９を同時に形成している。
ある第７の実施形態を説明する。図３０は工程フロー図
であり、図３１〜図３２は各工程の平面図と断面図であ
る。図３１において、ハーフトーン露光を利用した第１
ＰＲ工程は第５の実施形態と全く同様である。また、図
３２に示すように、ハーフトーン露光を利用した第２Ｐ
Ｒ工程についても第５の実施形態と同様である。ただ
し、ここでは第２ＰＲ工程において、第２フォトマスク
のパターン形状を第５の実施形態とは相違させ、チャネ
ル保護膜としてのＳｉＮ膜をドライエッチングし、ドレ
イン開口部２０６、ソース開口部２０７、ゲートバスラ
インコンタクトホール２０８、共通電極コンタクトホー
ル２１９を開口し、さらに、ＩＴＯ膜により、ゲート端
子部２１０、ドレイン端子部２１１、共通電極端子部２
２０と共に、画素電極２０９を同時に形成している。
【００５６】さらに、図３３に示すように、前記第５の
実施形態と同様に、前記ドレイン開口部２０６及びソー
ス開口部２０７を通して露出されている前記真性ａ−Ｓ
ｉ膜１０４の表面をＰＨ３ 処理してｎ＋ 層、すなわち
オーミックコンタクト層１０９を形成する。あるいは、
高濃度ｎ＋ 型ａ−Ｓｉ膜をＣＶＤ法により形成してオ
ーミックコンタクト層を形成する。その上で、全面にＣ
ｒ膜１１０を０．１〜０．３μｍ程度にスパッタ形成
し、これを第３フォトマスクにより通常露光した図外の
第３フォトレジストによりウェットエッチングし、ドレ
イン電極２１３、これにつながるドレインバスライン２
０３及びドレイン端子コンタクト部２１６と、前記画素
電極２０９につながるソース電極２１４と、前記共通配
線結束線２２１及びこれにつながる共通電極コンタクト
部２２２と、ゲート端子コンタクト部２１５とが形成さ
れる。これにより、ドレイン電極２１３は前記真性ａ−
Ｓｉ膜１０４のドレインとしてのオーミックコンタクト
層１０９をドレインバスライン２０３に電気接続し、ソ
ース電極２１４は前記真性ａ−Ｓｉ膜１０４のソースと
してのオーミックコンタクト層１０９を前記画素電極２
０９に電気接続し、共通配線結束線２２１は共通配線を
共通電極端子コンタクト部２２２を介して共通電極端子
部２２０に電気接続し、前記ゲート端子コンタクト部２
１５は前記ゲートバスラインコンタクトホール２０８を
介して前記ゲートバスライン２０２を前記ゲート端子部
２１０に電気接続し、前記ドレイン端子コンタクト部２
１６は前記ドレインバスライン２０３を前記ドレイン端
子部２１１に電気接続することになる。なお、前記Ｃｒ
に代えて、Ｍｏ、Ａｌ／Ｔｉを用いてもよい。
実施形態と同様に、前記ドレイン開口部２０６及びソー
ス開口部２０７を通して露出されている前記真性ａ−Ｓ
ｉ膜１０４の表面をＰＨ３ 処理してｎ＋ 層、すなわち
オーミックコンタクト層１０９を形成する。あるいは、
高濃度ｎ＋ 型ａ−Ｓｉ膜をＣＶＤ法により形成してオ
ーミックコンタクト層を形成する。その上で、全面にＣ
ｒ膜１１０を０．１〜０．３μｍ程度にスパッタ形成
し、これを第３フォトマスクにより通常露光した図外の
第３フォトレジストによりウェットエッチングし、ドレ
イン電極２１３、これにつながるドレインバスライン２
０３及びドレイン端子コンタクト部２１６と、前記画素
電極２０９につながるソース電極２１４と、前記共通配
線結束線２２１及びこれにつながる共通電極コンタクト
部２２２と、ゲート端子コンタクト部２１５とが形成さ
れる。これにより、ドレイン電極２１３は前記真性ａ−
Ｓｉ膜１０４のドレインとしてのオーミックコンタクト
層１０９をドレインバスライン２０３に電気接続し、ソ
ース電極２１４は前記真性ａ−Ｓｉ膜１０４のソースと
してのオーミックコンタクト層１０９を前記画素電極２
０９に電気接続し、共通配線結束線２２１は共通配線を
共通電極端子コンタクト部２２２を介して共通電極端子
部２２０に電気接続し、前記ゲート端子コンタクト部２
１５は前記ゲートバスラインコンタクトホール２０８を
介して前記ゲートバスライン２０２を前記ゲート端子部
２１０に電気接続し、前記ドレイン端子コンタクト部２
１６は前記ドレインバスライン２０３を前記ドレイン端
子部２１１に電気接続することになる。なお、前記Ｃｒ
に代えて、Ｍｏ、Ａｌ／Ｔｉを用いてもよい。
【００５７】以上のように、本発明の第７の実施形態の
アクティブマトリクス基板では、第２ＰＲ工程におい
て、ＩＴＯ膜１０７により画素電極２０９を形成し、そ
の後に形成するソース電極２１４を画素電極２０９に電
気接続した構成としているので、第６の実施形態に比較
して画素電極２０９を薄く形成することが可能になる。
アクティブマトリクス基板では、第２ＰＲ工程におい
て、ＩＴＯ膜１０７により画素電極２０９を形成し、そ
の後に形成するソース電極２１４を画素電極２０９に電
気接続した構成としているので、第６の実施形態に比較
して画素電極２０９を薄く形成することが可能になる。
【００５８】次に、前記第５の実施形態のさらに他の変
形例である第８の実施形態を説明する。図３４は工程フ
ロー図であり、図３５〜図３７は各工程の平面図と断面
図である。図３５において、ハーフトーン露光を利用し
た第１ＰＲ工程は第５の実施形態と全く同様である。ま
た、図３６に示すように、通常の露光を利用した第２Ｐ
Ｒ工程については第６の実施形態と同様である。これ
ら、第１及び第２ＰＲ工程により、ゲートアイランド２
０１、ゲートバスライン２０２、共通電極２１８が形成
され、さらにその上のチャネル保護膜としてのＳｉＮ膜
１０６に、ドレイン開口部２０６、ソース開口部２０
７、ゲートバスラインコンタクトホール２０８、共通電
極コンタクトホール２１９が開口される。
形例である第８の実施形態を説明する。図３４は工程フ
ロー図であり、図３５〜図３７は各工程の平面図と断面
図である。図３５において、ハーフトーン露光を利用し
た第１ＰＲ工程は第５の実施形態と全く同様である。ま
た、図３６に示すように、通常の露光を利用した第２Ｐ
Ｒ工程については第６の実施形態と同様である。これ
ら、第１及び第２ＰＲ工程により、ゲートアイランド２
０１、ゲートバスライン２０２、共通電極２１８が形成
され、さらにその上のチャネル保護膜としてのＳｉＮ膜
１０６に、ドレイン開口部２０６、ソース開口部２０
７、ゲートバスラインコンタクトホール２０８、共通電
極コンタクトホール２１９が開口される。
【００５９】次いで、図３７に示すように、前記ドレイ
ン開口部２０６及びソース開口部２０７を通して露出さ
れている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処
理してｎ＋ 層、すなわちオーミックコンタクト層１０
９を形成する。あるいは、高濃度ｎ＋ 型ａ−Ｓｉ膜を
ＣＶＤ法により形成してオーミックコンタクト層を形成
する。その上で、ＩＴＯ膜１０７をスパッタ法により３
０〜１００ｎｍの厚さに形成する。なお、ＩＴＯ膜に代
えてＴｉＮ膜でもよい。さらに、その上に、Ｃｒ膜１１
０を０．１〜０．３μｍ程度にスパッタ形成する。そし
て、第３フォトマスクによりハーフトーン露光を行った
第３フォトレジスト１１２により、先ず、前記Ｃｒ膜１
１０とＩＴＯ膜１０７を順次ウェットエッチングし、次
いで第３フォトレジストをＯ２ アッシングした上でＣ
ｒ膜１１０のみをウェットエッチングする。これによ
り、前記ＩＴＯ膜１０７のみが残された領域で、画素電
極２０９、ゲート端子部２１０、ドレイン端子部２１
１、共通電極端子部２２０が形成され、また、前記Ｃｒ
膜１１０とＩＴＯ膜１０７が積層された領域で、ドレイ
ン電極２１３、これにつながるドレインバスライン２０
３及びドレイン端子コンタクト部２１６と、前記画素電
極２０９につながるソース電極２１４と、前記共通配線
結束部２２１及びこれにつながる共通電極コンタクト部
２２２と、ゲート端子コンタクト部２１５とが形成され
る。なお、前記Ｃｒ／ＩＴＯに代えて、Ｍｏ／ＩＴＯ、
Ｃｒ／ＴｉＮ、Ｍｏ／ＴｉＮ、Ａｌ／ＴｉＮを用いても
よい。
ン開口部２０６及びソース開口部２０７を通して露出さ
れている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処
理してｎ＋ 層、すなわちオーミックコンタクト層１０
９を形成する。あるいは、高濃度ｎ＋ 型ａ−Ｓｉ膜を
ＣＶＤ法により形成してオーミックコンタクト層を形成
する。その上で、ＩＴＯ膜１０７をスパッタ法により３
０〜１００ｎｍの厚さに形成する。なお、ＩＴＯ膜に代
えてＴｉＮ膜でもよい。さらに、その上に、Ｃｒ膜１１
０を０．１〜０．３μｍ程度にスパッタ形成する。そし
て、第３フォトマスクによりハーフトーン露光を行った
第３フォトレジスト１１２により、先ず、前記Ｃｒ膜１
１０とＩＴＯ膜１０７を順次ウェットエッチングし、次
いで第３フォトレジストをＯ２ アッシングした上でＣ
ｒ膜１１０のみをウェットエッチングする。これによ
り、前記ＩＴＯ膜１０７のみが残された領域で、画素電
極２０９、ゲート端子部２１０、ドレイン端子部２１
１、共通電極端子部２２０が形成され、また、前記Ｃｒ
膜１１０とＩＴＯ膜１０７が積層された領域で、ドレイ
ン電極２１３、これにつながるドレインバスライン２０
３及びドレイン端子コンタクト部２１６と、前記画素電
極２０９につながるソース電極２１４と、前記共通配線
結束部２２１及びこれにつながる共通電極コンタクト部
２２２と、ゲート端子コンタクト部２１５とが形成され
る。なお、前記Ｃｒ／ＩＴＯに代えて、Ｍｏ／ＩＴＯ、
Ｃｒ／ＴｉＮ、Ｍｏ／ＴｉＮ、Ａｌ／ＴｉＮを用いても
よい。
【００６０】以上のように、本発明の第８の実施形態の
アクティブマトリクス基板では、第３ＰＲ工程におい
て、ハーフトーン露光を利用することで、コンタクト性
のあるＩＴＯ膜１０７により画素電極２０９及び各端子
部２１０，２１１，２２０と、低抵抗なＣｒ膜１１０に
よる各バスライン２０３，２２１と各コンタクト部２１
５，２１６，２２１とが同時に形成されることになる。
この実施形態でも、第３、４の実施形態と同様に通常Ｐ
Ｒ工程を用いるため、トランジスタ寸法の精度が高くな
る。
アクティブマトリクス基板では、第３ＰＲ工程におい
て、ハーフトーン露光を利用することで、コンタクト性
のあるＩＴＯ膜１０７により画素電極２０９及び各端子
部２１０，２１１，２２０と、低抵抗なＣｒ膜１１０に
よる各バスライン２０３，２２１と各コンタクト部２１
５，２１６，２２１とが同時に形成されることになる。
この実施形態でも、第３、４の実施形態と同様に通常Ｐ
Ｒ工程を用いるため、トランジスタ寸法の精度が高くな
る。
【００６１】次に、前記第５の実施形態のさらに他の変
形例である第９の実施形態を説明する。図３８は工程フ
ロー図であり、図３９〜図４１は各工程の平面図と断面
図である。図３９において、ハーフトーン露光を利用し
た第１ＰＲ工程は第５の実施形態と同様であるが、ここ
では共通電極は形成せず、共通配線２２３のみを形成す
る。また、図４０に示すように、ハーフトーン露光を利
用した第２ＰＲ工程においては、チャネル保護膜として
のＳｉＮ膜をドライエッチングし、ドレイン開口部２０
６、ソース開口部２０７、ゲートバスラインコンタクト
ホール２０８、共通電極コンタクトホール２１９、共通
配線コンタクトホール２２４を開口し、さらに、ＩＴＯ
膜により、ゲート端子部２１０、ドレイン端子部２１
１、共通電極端子部２２０を形成している。
形例である第９の実施形態を説明する。図３８は工程フ
ロー図であり、図３９〜図４１は各工程の平面図と断面
図である。図３９において、ハーフトーン露光を利用し
た第１ＰＲ工程は第５の実施形態と同様であるが、ここ
では共通電極は形成せず、共通配線２２３のみを形成す
る。また、図４０に示すように、ハーフトーン露光を利
用した第２ＰＲ工程においては、チャネル保護膜として
のＳｉＮ膜をドライエッチングし、ドレイン開口部２０
６、ソース開口部２０７、ゲートバスラインコンタクト
ホール２０８、共通電極コンタクトホール２１９、共通
配線コンタクトホール２２４を開口し、さらに、ＩＴＯ
膜により、ゲート端子部２１０、ドレイン端子部２１
１、共通電極端子部２２０を形成している。
【００６２】さらに、図４１に示すように、前記ドレイ
ン開口部２０６及びソース開口部２０７を通して露出さ
れている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処
理してｎ＋ 層、すなわちオーミックコンタクト層１０
９を形成する。あるいは、高濃度ｎ＋ 型ａ−Ｓｉ膜を
ＣＶＤ法により形成してオーミックコンタクト層を形成
する。その上で、全面にＣｒ膜１１０を０．１〜０．３
μｍ程度にスパッタ形成し、これを第３フォトマスクに
より通常露光した図外の第３フォトレジストによりウェ
ットエッチングし、ドレイン電極２１３、これにつなが
るドレインバスライン２０３及びドレイン端子コンタク
ト部２１６と、画素電極２０９及びこの画素電極２０９
につながるソース電極２１４と、前記共通配線２２３に
前記共通配線コンタクトホール２１９ａを介してつなが
る共通電極２１８と、前記共通配線２２３に前記共通電
極コンタクトホール２１９を介してつながる共通配線結
束線２２１及び共通電極コンタクト部２２２と、ゲート
端子コンタクト部２１５とが形成される。これにより、
ドレイン電極２１３は前記真性ａ−Ｓｉ膜１０４のドレ
インとしてのオーミックコンタクト層１０９をドレイン
バスライン２０３に電気接続し、ソース電極２１４は前
記真性ａ−Ｓｉ膜１０４のソースとしてのオーミックコ
ンタクト層１０９を前記画素電極２０９に電気接続し、
共通配線結束線２２１は共通配線２２３ないし共通電極
２１８を共通電極端子コンタクト部２２２を介して共通
電極端子部２２０に電気接続し、前記ゲート端子コンタ
クト部２１５は前記ゲートバスラインコンタクトホール
２０８を介して前記ゲートバスライン２０２を前記ゲー
ト端子部２１０に電気接続し、前記ドレイン端子コンタ
クト部２１６は前記ドレインバスライン２０３を前記ド
レイン端子部２１１に電気接続することになる。なお、
前記Ｃｒに代えて、Ｍｏ、Ａｌ／Ｔｉを用いてもよい。
ン開口部２０６及びソース開口部２０７を通して露出さ
れている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処
理してｎ＋ 層、すなわちオーミックコンタクト層１０
９を形成する。あるいは、高濃度ｎ＋ 型ａ−Ｓｉ膜を
ＣＶＤ法により形成してオーミックコンタクト層を形成
する。その上で、全面にＣｒ膜１１０を０．１〜０．３
μｍ程度にスパッタ形成し、これを第３フォトマスクに
より通常露光した図外の第３フォトレジストによりウェ
ットエッチングし、ドレイン電極２１３、これにつなが
るドレインバスライン２０３及びドレイン端子コンタク
ト部２１６と、画素電極２０９及びこの画素電極２０９
につながるソース電極２１４と、前記共通配線２２３に
前記共通配線コンタクトホール２１９ａを介してつなが
る共通電極２１８と、前記共通配線２２３に前記共通電
極コンタクトホール２１９を介してつながる共通配線結
束線２２１及び共通電極コンタクト部２２２と、ゲート
端子コンタクト部２１５とが形成される。これにより、
ドレイン電極２１３は前記真性ａ−Ｓｉ膜１０４のドレ
インとしてのオーミックコンタクト層１０９をドレイン
バスライン２０３に電気接続し、ソース電極２１４は前
記真性ａ−Ｓｉ膜１０４のソースとしてのオーミックコ
ンタクト層１０９を前記画素電極２０９に電気接続し、
共通配線結束線２２１は共通配線２２３ないし共通電極
２１８を共通電極端子コンタクト部２２２を介して共通
電極端子部２２０に電気接続し、前記ゲート端子コンタ
クト部２１５は前記ゲートバスラインコンタクトホール
２０８を介して前記ゲートバスライン２０２を前記ゲー
ト端子部２１０に電気接続し、前記ドレイン端子コンタ
クト部２１６は前記ドレインバスライン２０３を前記ド
レイン端子部２１１に電気接続することになる。なお、
前記Ｃｒに代えて、Ｍｏ、Ａｌ／Ｔｉを用いてもよい。
【００６３】次に、前記第９の実施形態の変形例である
第１０の実施形態を説明する。図４２は工程フロー図で
あり、図４３〜図４５は各工程の平面図と断面図であ
る。図４３において、ハーフトーン露光を利用した第１
ＰＲ工程は第９の実施形態と同様であり、共通配線２２
３を形成する。また、図４４に示すように、ハーフトー
ン露光を利用した第２ＰＲ工程においては、チャネル保
護膜としてのＳｉＮ膜をドライエッチングし、ドレイン
開口部２０６、ソース開口部２０７、ゲートバスライン
コンタクトホール２０８、共通電極コンタクトホール２
１９、共通配線コンタクトホール２２４を開口し、さら
に、ＩＴＯ膜により、ゲート端子部２１０、ドレイン端
子部２１１、共通電極端子部２２０を形成し、さらに前
記共通配線コンタクトホール２２４を介して前記共通配
線２２３に接続される共通電極２１８を形成している。
第１０の実施形態を説明する。図４２は工程フロー図で
あり、図４３〜図４５は各工程の平面図と断面図であ
る。図４３において、ハーフトーン露光を利用した第１
ＰＲ工程は第９の実施形態と同様であり、共通配線２２
３を形成する。また、図４４に示すように、ハーフトー
ン露光を利用した第２ＰＲ工程においては、チャネル保
護膜としてのＳｉＮ膜をドライエッチングし、ドレイン
開口部２０６、ソース開口部２０７、ゲートバスライン
コンタクトホール２０８、共通電極コンタクトホール２
１９、共通配線コンタクトホール２２４を開口し、さら
に、ＩＴＯ膜により、ゲート端子部２１０、ドレイン端
子部２１１、共通電極端子部２２０を形成し、さらに前
記共通配線コンタクトホール２２４を介して前記共通配
線２２３に接続される共通電極２１８を形成している。
【００６４】さらに、図４５に示すように、前記ドレイ
ン開口部２０６及びソース開口部２０７を通して露出さ
れている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処
理してｎ＋ 層、すなわちオーミックコンタクト層１０
９を形成する。あるいは、高濃度ｎ＋ 型ａ−Ｓｉ膜を
ＣＶＤ法により形成してオーミックコンタクト層を形成
する。その上で、全面にＣｒ膜１１０を０．１〜０．３
μｍ程度にスパッタ形成し、これを第３フォトマスクに
より通常露光した図外の第３フォトレジストによりウェ
ットエッチングし、ドレイン電極２１３、これにつなが
るドレインバスライン２０３及びドレイン端子コンタク
ト部２１６と、画素電極２０９及びこの画素電極２０９
につながるソース電極２１４と、前記共通配線２２３に
前記共通電極コンタクトホール２１９を介してつながる
共通配線結束線２２１及び共通電極コンタクト部２２２
と、ゲート端子コンタクト部２１５とが形成される。こ
れにより、ドレイン電極２１３は前記真性ａ−Ｓｉ膜１
０４のドレインとしてのオーミックコンタクト層１０９
をドレインバスライン２０３に電気接続し、ソース電極
２１４は前記真性ａ−Ｓｉ膜１０４のソースとしてのオ
ーミックコンタクト層１０９を前記画素電極２０９に電
気接続し、共通配線結束線２２１は共通配線２２３ない
し共通電極２１８を共通電極端子コンタクト部２２２を
介して共通電極端子部２２０に電気接続し、前記ゲート
端子コンタクト部２１５は前記ゲートバスラインコンタ
クトホール２０８を介して前記ゲートバスライン２０２
を前記ゲート端子部２１０に電気接続し、前記ドレイン
端子コンタクト部２１６は前記ドレインバスライン２０
３を前記ドレイン端子部２１１に電気接続することにな
る。なお、前記Ｃｒに代えて、Ｍｏ、Ａｌ／Ｔｉを用い
てもよい。
ン開口部２０６及びソース開口部２０７を通して露出さ
れている前記真性ａ−Ｓｉ膜１０４の表面をＰＨ３ 処
理してｎ＋ 層、すなわちオーミックコンタクト層１０
９を形成する。あるいは、高濃度ｎ＋ 型ａ−Ｓｉ膜を
ＣＶＤ法により形成してオーミックコンタクト層を形成
する。その上で、全面にＣｒ膜１１０を０．１〜０．３
μｍ程度にスパッタ形成し、これを第３フォトマスクに
より通常露光した図外の第３フォトレジストによりウェ
ットエッチングし、ドレイン電極２１３、これにつなが
るドレインバスライン２０３及びドレイン端子コンタク
ト部２１６と、画素電極２０９及びこの画素電極２０９
につながるソース電極２１４と、前記共通配線２２３に
前記共通電極コンタクトホール２１９を介してつながる
共通配線結束線２２１及び共通電極コンタクト部２２２
と、ゲート端子コンタクト部２１５とが形成される。こ
れにより、ドレイン電極２１３は前記真性ａ−Ｓｉ膜１
０４のドレインとしてのオーミックコンタクト層１０９
をドレインバスライン２０３に電気接続し、ソース電極
２１４は前記真性ａ−Ｓｉ膜１０４のソースとしてのオ
ーミックコンタクト層１０９を前記画素電極２０９に電
気接続し、共通配線結束線２２１は共通配線２２３ない
し共通電極２１８を共通電極端子コンタクト部２２２を
介して共通電極端子部２２０に電気接続し、前記ゲート
端子コンタクト部２１５は前記ゲートバスラインコンタ
クトホール２０８を介して前記ゲートバスライン２０２
を前記ゲート端子部２１０に電気接続し、前記ドレイン
端子コンタクト部２１６は前記ドレインバスライン２０
３を前記ドレイン端子部２１１に電気接続することにな
る。なお、前記Ｃｒに代えて、Ｍｏ、Ａｌ／Ｔｉを用い
てもよい。
【００６５】ここで、前記各実施形態には、図４８に示
した保護素子２２５を有している。この保護素子を形成
する場合に、ゲート金属とドレイン金属を電気的に接続
する必要がある。このゲート・ドレイン接続部の構造に
ついては、詳細な説明は省略するが、前記各実施形態の
各ゲート・ドレイン接続部の構造は図４６に示す通りで
ある。同図（ａ）は実施形態１，２の構造、同図（ｂ）
は実施形態３，４の構造、同図（ｃ）は実施形態５，
６，７，９，１０の構造、同図（ｄ）は実施形態８の構
造である。
した保護素子２２５を有している。この保護素子を形成
する場合に、ゲート金属とドレイン金属を電気的に接続
する必要がある。このゲート・ドレイン接続部の構造に
ついては、詳細な説明は省略するが、前記各実施形態の
各ゲート・ドレイン接続部の構造は図４６に示す通りで
ある。同図（ａ）は実施形態１，２の構造、同図（ｂ）
は実施形態３，４の構造、同図（ｃ）は実施形態５，
６，７，９，１０の構造、同図（ｄ）は実施形態８の構
造である。
【００６６】また、前記各実施形態においては、フォト
レジストを異なる厚さにパターン形成する技術としてハ
ーフトーン露光法を用いているが、二重露光法を用いて
もよい。この二重露光法は、図４７に示すように、先ず
（ａ）のように、フォトレジストを厚く形成する領域を
マスクしたマスクＭ１で通常の露光量未満、例えば１／
２で１回目の露光を行う。次に（ｂ）のように、フォト
レジストを薄く形成する領域を含む領域をマスクしたマ
スクＭ２で通常の露光量での露光を行う。その後、フォ
トレジストを現像することにより、（ｃ）のように、異
なる厚さのパターンをしたフォトレジストが形成され
る。この二重露光法では、露光回数は２回になるが、２
回のＰＲ工程を行う場合に比較してＰＲ塗布、現像、剥
離工程が１回ずつ削減できる。
レジストを異なる厚さにパターン形成する技術としてハ
ーフトーン露光法を用いているが、二重露光法を用いて
もよい。この二重露光法は、図４７に示すように、先ず
（ａ）のように、フォトレジストを厚く形成する領域を
マスクしたマスクＭ１で通常の露光量未満、例えば１／
２で１回目の露光を行う。次に（ｂ）のように、フォト
レジストを薄く形成する領域を含む領域をマスクしたマ
スクＭ２で通常の露光量での露光を行う。その後、フォ
トレジストを現像することにより、（ｃ）のように、異
なる厚さのパターンをしたフォトレジストが形成され
る。この二重露光法では、露光回数は２回になるが、２
回のＰＲ工程を行う場合に比較してＰＲ塗布、現像、剥
離工程が１回ずつ削減できる。
【００６７】
【発明の効果】以上説明したように本発明のアクティブ
マトリクス基板では、薄膜トランジスタを構成するため
のゲート電極、ゲート絶縁膜、半導体膜の積層構造から
なるゲートアイランドの構成として、前記ゲート絶縁膜
及び前記半導体膜はゲート電極と同一もしくはこれより
も小さい平面形状に形成されてチャネル保護膜により被
覆され、かつチャネル保護膜に設けられた開口を通して
前記半導体膜にドレイン電極及びソース電極が形成され
ているので、上層に形成されるチャネル保護膜によって
半導体膜とゲート絶縁膜の側面をチャネル保護膜によっ
て被覆することが可能になり、液晶層内に存在する不純
物が拡散や電界により半導体膜中に入ることが防止さ
れ、ＴＦＴの特性を改善することが可能になる。
マトリクス基板では、薄膜トランジスタを構成するため
のゲート電極、ゲート絶縁膜、半導体膜の積層構造から
なるゲートアイランドの構成として、前記ゲート絶縁膜
及び前記半導体膜はゲート電極と同一もしくはこれより
も小さい平面形状に形成されてチャネル保護膜により被
覆され、かつチャネル保護膜に設けられた開口を通して
前記半導体膜にドレイン電極及びソース電極が形成され
ているので、上層に形成されるチャネル保護膜によって
半導体膜とゲート絶縁膜の側面をチャネル保護膜によっ
て被覆することが可能になり、液晶層内に存在する不純
物が拡散や電界により半導体膜中に入ることが防止さ
れ、ＴＦＴの特性を改善することが可能になる。
【００６８】また、本発明の製造方法では、縦電界方式
のアクティブマトリクス基板の製造方法では、２つのＰ
Ｒ工程にハーフトーン露光法を使用し、横電界方式のア
クティブマトリクス基板の製造に際しては、少なくとも
１つのＰＲ工程にハーフトーン露光法を使用すること
で、３回のＰＲ工程のみで当該アクティブマトリクス基
板の製造が可能になり、アクティブマトリクス基板のさ
らなる低コスト化を実現することができる。
のアクティブマトリクス基板の製造方法では、２つのＰ
Ｒ工程にハーフトーン露光法を使用し、横電界方式のア
クティブマトリクス基板の製造に際しては、少なくとも
１つのＰＲ工程にハーフトーン露光法を使用すること
で、３回のＰＲ工程のみで当該アクティブマトリクス基
板の製造が可能になり、アクティブマトリクス基板のさ
らなる低コスト化を実現することができる。
【図１】本発明の第１の実施形態の工程を示すフロー図
である。
である。
【図２】本発明の第１の実施形態の第１ＰＲ工程の平面
図と断面図のその１である。
図と断面図のその１である。
【図３】本発明の第１の実施形態の第１ＰＲ工程の平面
図と断面図のその２である。
図と断面図のその２である。
【図４】本発明の第１の実施形態の第１ＰＲ工程の平面
図と断面図のその３である。
図と断面図のその３である。
【図５】本発明の第１の実施形態の第１ＰＲ工程の平面
図と断面図のその４である。
図と断面図のその４である。
【図６】本発明の第１の実施形態の第２ＰＲ工程の平面
図と断面図のその１である。
図と断面図のその１である。
【図７】本発明の第１の実施形態の第２ＰＲ工程の平面
図と断面図のその２である。
図と断面図のその２である。
【図８】本発明の第１の実施形態の第３ＰＲ工程の平面
図と断面図のその１である。
図と断面図のその１である。
【図９】本発明の第１の実施形態の第３ＰＲ工程の平面
図と断面図のその２である。
図と断面図のその２である。
【図１０】本発明の第２の実施形態の工程を示すフロー
図である。
図である。
【図１１】本発明の第２の実施形態の第１ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図１２】本発明の第２の実施形態の第２ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図１３】本発明の第２の実施形態の第３ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図１４】本発明の第３の実施形態の工程を示すフロー
図である。
図である。
【図１５】本発明の第３の実施形態の第１ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図１６】本発明の第３の実施形態の第２ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図１７】本発明の第３の実施形態の第３ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図１８】本発明の第４の実施形態の工程を示すフロー
図である。
図である。
【図１９】本発明の第４の実施形態の第１ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図２０】本発明の第４の実施形態の第２ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図２１】本発明の第４の実施形態の第３ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図２２】本発明の第５の実施形態の工程を示すフロー
図である。
図である。
【図２３】本発明の第５の実施形態の第１ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図２４】本発明の第５の実施形態の第２ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図２５】本発明の第５の実施形態の第３ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図２６】本発明の第６の実施形態の工程を示すフロー
図である。
図である。
【図２７】本発明の第６の実施形態の第１ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図２８】本発明の第６の実施形態の第２ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図２９】本発明の第６の実施形態の第３ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図３０】本発明の第７の実施形態の工程を示すフロー
図である。
図である。
【図３１】本発明の第７の実施形態の第１ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図３２】本発明の第７の実施形態の第２ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図３３】本発明の第７の実施形態の第３ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図３４】本発明の第８の実施形態の工程を示すフロー
図である。
図である。
【図３５】本発明の第８の実施形態の第１ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図３６】本発明の第８の実施形態の第２ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図３７】本発明の第９の実施形態の第３ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図３８】本発明の第９の実施形態の工程を示すフロー
図である。
図である。
【図３９】本発明の第９の実施形態の第１ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図４０】本発明の第９の実施形態の第２ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図４１】本発明の第９の実施形態の第３ＰＲ工程の平
面図と断面図である。
面図と断面図である。
【図４２】本発明の第１０の実施形態の工程を示すフロ
ー図である。
ー図である。
【図４３】本発明の第１０の実施形態の第１ＰＲ工程の
平面図と断面図である。
平面図と断面図である。
【図４４】本発明の第１０の実施形態の第２ＰＲ工程の
平面図と断面図である。
平面図と断面図である。
【図４５】本発明の第１０の実施形態の第３ＰＲ工程の
平面図と断面図である。
平面図と断面図である。
【図４６】各実施形態のゲート・ドレイン接続部の断面
図である。
図である。
【図４７】二重露光法を説明するための工程図である。
【図４８】本発明にかかるアクティブマトリクス基板の
一部の等価回路図である。
一部の等価回路図である。
【図４９】従来のＴＦＴの断面図である。
【図５０】ハーフトーン露光法によりＴＦＴを形成する
従来方法を説明するための断面図である。
従来方法を説明するための断面図である。
１０１ 透明絶縁性基板 １０２ Ｔｉ／Ａｌ膜（ゲート電極膜） １０３ ＳｉＮ膜（ゲート絶縁膜） １０４ 真性ａ−Ｓｉ膜（半導体膜） １０５ 第１フォトレジスト １０６ ＳｉＮ膜（チャネル保護膜） １０７ ＩＴＯ膜（透明電極膜） １０８ 第２フォトレジスト １０９ 高濃度ｎ＋ 型ａ−Ｓｉ膜（オーミックコンタ
クト層） １１０ Ｃｒ膜 １１１ ＳｉＮ膜（配線保護膜） １１２ 第３フォトレジスト １１３ ＴｉＮ／Ａｌ／Ｔｉ積層膜 ２００ ＴＦＴ（薄膜トランジスタ） ２０１ａ ゲート電極 ２０１ｂ アイランド ２０２ ゲートバスライン ２０３ ドレインバスライン ２０３Ａ 分離ドレインバスライン ２０３Ｂ 接続ドレインバスライン ２０４ ゲート・ドレイン交差部 ２０５ 遮光部 ２０６ ドレイン開口部 ２０７ ソース開口部 ２０８ ゲートバスラインコンタクトホール ２０９ 画素電極 ２１０ ゲート端子部 ２１１ ドレイン端子部 ２１２ ゲートストレージ，コモンストレージ ２１３ ドレイン電極 ２１４ ソース電極 ２１５ ゲート端子コンタクト部 ２１６ ドレイン端子コンタクト部 ２１７ ドレインバスラインコンタクトホール ２１８ 共通電極 ２１９ 共通電極コンタクトホール ２２０ 共通電極端子部 ２２１ 共通電極バスライン ２２２ 共通電極端子コンタクト部 ２２３ 共通配線 ２２４ 共通配線コンタクトホール ２２５ 保護素子
クト層） １１０ Ｃｒ膜 １１１ ＳｉＮ膜（配線保護膜） １１２ 第３フォトレジスト １１３ ＴｉＮ／Ａｌ／Ｔｉ積層膜 ２００ ＴＦＴ（薄膜トランジスタ） ２０１ａ ゲート電極 ２０１ｂ アイランド ２０２ ゲートバスライン ２０３ ドレインバスライン ２０３Ａ 分離ドレインバスライン ２０３Ｂ 接続ドレインバスライン ２０４ ゲート・ドレイン交差部 ２０５ 遮光部 ２０６ ドレイン開口部 ２０７ ソース開口部 ２０８ ゲートバスラインコンタクトホール ２０９ 画素電極 ２１０ ゲート端子部 ２１１ ドレイン端子部 ２１２ ゲートストレージ，コモンストレージ ２１３ ドレイン電極 ２１４ ソース電極 ２１５ ゲート端子コンタクト部 ２１６ ドレイン端子コンタクト部 ２１７ ドレインバスラインコンタクトホール ２１８ 共通電極 ２１９ 共通電極コンタクトホール ２２０ 共通電極端子部 ２２１ 共通電極バスライン ２２２ 共通電極端子コンタクト部 ２２３ 共通配線 ２２４ 共通配線コンタクトホール ２２５ 保護素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内田 宏之 鹿児島県出水市大野原町2080 鹿児島日本 電気株式会社内 Ｆターム(参考） 2H092 JA26 JA29 JA30 JA36 JA38 JA40 JA42 JA44 JA46 JA47 JB05 JB23 JB24 JB32 JB33 JB51 JB57 KA05 KA07 KA12 KA18 MA05 MA08 MA14 MA16 MA18 MA41 NA27 PA09 5C094 AA13 AA43 AA44 BA03 BA43 CA19 EA04 EA05 EA07 GB10 5F110 AA16 AA26 BB01 CC07 CC08 DD02 EE03 EE04 EE14 EE44 FF03 FF30 GG02 GG15 GG35 GG45 HJ01 HJ17 HL01 HL03 HL04 HL07 HL08 HL11 HL12 HL23 HL24 HL27 HM19 NN04 NN24 NN35 NN72 QQ01 QQ09 5G435 AA17 BB12 CC09 KK05 KK09 KK10
Claims (22)
- 【請求項１】 透明絶縁性基板上に複数の直交する走査
線及び信号線と、前記走査線と前記信号線に囲まれた領
域に薄膜トランジスタ及び画素電極とが形成された縦電
界方式液晶表示装置のアクティブマトリクス基板におい
て、前記薄膜トランジスタは、前記透明絶縁性基板に形
成され走査線に接続するゲート電極と、前記ゲート電極
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成された半導体膜と、前記半導体膜上に対向して形成
された前記信号線に接続するドレイン電極及び前記画素
電極に接続するソース電極とを備え、前記ゲート絶縁膜
及び前記半導体膜は前記ゲート電極と同一もしくはこれ
よりも小さい平面形状に形成されてチャネル保護膜によ
り被覆され、前記ドレイン電極及びソース電極は前記チ
ャネル保護膜に設けられた開口を通して前記半導体膜に
接続され、前記画素電極は前記チャネル保護膜上に形成
されていることを特徴とするアクティブマトリクス基
板。 - 【請求項２】 透明絶縁性基板上に複数の直交する走査
線及び信号線と、前記走査線に平行な複数の共通配線
と、前記走査線と前記信号線に囲まれた領域に薄膜トラ
ンジスタと、前記共通配線に接続する共通電極及び画素
電極とが形成された横電界方式液晶表示装置のアクティ
ブマトリクス基板において、前記薄膜トランジスタは、
前記透明絶縁性基板に形成され走査線に接続するゲート
電極と、前記ゲート電極上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成された半導体膜と、前記
半導体膜上に対向して形成された前記信号線に接続する
ドレイン電極及び前記画素電極に接続するソース電極と
を備え、前記ゲート絶縁膜及び前記半導体膜は前記ゲー
ト電極と同一もしくはこれよりも小さい平面形状に形成
されてチャネル保護膜により被覆され、前記ドレイン電
極及びソース電極は前記チャネル保護膜に設けられた開
口を通して前記半導体膜に接続され、前記共通配線は前
記チャネル保護膜の下層に形成され、前記画素電極は前
記チャネル保護膜上に形成されていることを特徴とする
アクティブマトリクス基板。 - 【請求項３】 前記半導体膜は真性アモルファスシリコ
ン膜で構成され、前記ソース電極及びドレイン電極との
接触部にはオーミックコンタクト層が形成されているこ
とを特徴とする請求項１または２に記載のアクティブマ
トリクス基板。 - 【請求項４】 前記走査線は前記ゲート電極と同一導電
層で形成されていることを特徴とする請求項１ないし３
のいずれかに記載のアクティブマトリクス基板。 - 【請求項５】 前記信号線は前記ドレイン電極及びソー
ス電極と同一導電層で形成されていることを特徴とする
請求項１ないし４のいずれかに記載のアクティブマトリ
クス基板。 - 【請求項６】 前記信号線は前記ドレイン電極及びソー
ス電極と同一導電層で形成されている接続信号線と、前
記ゲート電極と同一導電層で形成されている分離信号線
とで構成され、前記チャネル保護膜に設けたコンタクト
ホールを介して相互に接続されていることを特徴とする
請求項１，３，４のいずれかに記載のアクティブマトリ
クス基板。 - 【請求項７】 前記共通電極は前記ゲート電極と同一導
電層で形成されていることを特徴とする請求項２に記載
のアクティブマトリクス基板。 - 【請求項８】 前記共通電極は画素電極と同一導電層で
形成され、その基部が前記チャネル保護膜に設けられた
コンタクトホールを介して、前記ドレイン電極と同一導
電層で形成された接続電極により共通電極に接続されて
いることを特徴とする請求項２に記載のアクティブマト
リクス基板。 - 【請求項９】 前記共通電極は前記ドレイン電極及びソ
ース電極と同一導電層で形成され、その基部が前記チャ
ネル保護膜に設けたコンタクトホールを介して、共通電
極に接続されていることを特徴とする請求項２に記載の
アクティブマトリクス基板。 - 【請求項１０】 前記共通配線はその端部が前記チャネ
ル保護膜に設けられたコンタクトホールを介して前記ド
レイン電極及びソース電極と同一導電層で形成された共
通配線結束部で相互に接続され、前記共通配線結束部に
は外部接続端子としての共通配線端子が設けられ、前記
共通配線端子は前記画素電極または、前記ドレイン電極
及びソース電極と同一導電層で形成されていることを特
徴とする請求項２、３、４、５、８、９のいずれかに記
載のアクティブマトリクス基板。 - 【請求項１１】 前記走査線には外部接続端子としての
ゲート端子が設けられ、前記信号線には外部接続端子と
してのドレイン端子が設けられ、前記ゲート端子及び前
記ドレイン端子は前記画素電極または前記ドレイン電極
及びソース電極と同一導電層で形成されていることを特
徴とする請求項１ないし９のいずれかに記載のアクティ
ブマトリクス基板。 - 【請求項１２】 透明絶縁性基板に第１導電膜、ゲート
絶縁膜、真性半導体膜を積層し、ハーフトーン露光法を
用いた第１フォトレジストにより前記真性半導体膜、ゲ
ート絶縁膜及び第１導電膜を所要のパターンにエッチン
グし、さらにアッシングした前記第１フォトレジストに
より前記真性半導体膜及びゲート絶縁膜を所要のパター
ンにエッチングする第１フォトリソグラフィ工程と、全
面にチャネル保護膜、透明導電膜を積層し、ハーフトー
ン露光法を用いた第２フォトレジストにより前記透明導
電膜及びチャネル保護膜を所要のパターンにエッチング
し、さらにアッシングした前記第２フォトレジストによ
り前記透明導電膜を所要のパターンにエッチングする第
２フォトリソグラフィ工程と、全面にＶ価元素のプラズ
マ処理を施すかまたはＶ価元素が導入された半導体膜を
形成した後、第２導電膜または第２導電膜とパッシベー
ション絶縁膜とを積層して形成し、第３フォトレジスト
により前記第２導電膜または前記第２導電膜及びパッシ
ベーション絶縁膜を所要のパターンにエッチングする第
３フォトリソグラフィ工程とを含み、前記第１フォトリ
ソグラフィ工程において少なくともゲート電極及びこれ
に接続される走査線と、ゲート絶縁膜及び真性半導体膜
とを形成し、前記第２フォトリソグラフィ工程において
少なくとも前記真性半導体膜を露出するドレイン開口部
及びソース開口部と、前記画素電極とを形成し、前記第
３フォトリソグラフィ工程において少なくともドレイン
電極及びこれに接続される信号線と、前記画素電極に接
続されるソース電極とを形成することを特徴とするアク
ティブマトリクス基板の製造方法。 - 【請求項１３】 透明絶縁性基板に第１導電膜、ゲート
絶縁膜、真性半導体膜を積層し、ハーフトーン露光法を
用いた第１フォトレジストにより前記真性半導体膜、ゲ
ート絶縁膜及び第１導電膜を所要のパターンにエッチン
グし、さらにアッシングした前記第１フォトレジストに
より前記真性半導体膜及びゲート絶縁膜を所要のパター
ンにエッチングする第１フォトリソグラフィ工程と、全
面にチャネル保護膜、透明導電膜を積層し、ハーフトー
ン露光法を用いた第２フォトレジストにより前記透明導
電膜及びチャネル保護膜を所要のパターンにエッチング
し、さらにアッシングした前記第２フォトレジストによ
り前記透明導電膜を所要のパターンにエッチングする第
２フォトリソグラフィ工程と、全面にＶ価元素のプラズ
マ処理を施すかまたはＶ価元素が導入された半導体膜を
形成した後、第２導電膜または第２導電膜とパッシベー
ション絶縁膜とを積層してを形成し、第３フォトレジス
トにより前記第２導電膜または前記第２導電膜及びパッ
シベーション絶縁膜を所要のパターンにエッチングする
第３フォトリソグラフィ工程とを含み、前記第１フォト
リソグラフィ工程において少なくともゲート電極、これ
に接続される走査線、及び分離信号線と、ゲート絶縁膜
及び真性半導体膜とを形成し、前記第２フォトリソグラ
フィ工程において少なくとも前記真性半導体膜を露出す
るドレイン開口部及びソース開口部と、前記画素電極と
を形成し、前記第３フォトリソグラフィ工程において少
なくともドレイン電極及び前記分離信号線を相互に接続
する接続信号線と、前記画素電極に接続されるソース電
極とを形成することを特徴とするアクティブマトリクス
基板の製造方法。 - 【請求項１４】 透明絶縁性基板に第１導電膜、ゲート
絶縁膜、真性半導体膜を積層し、ハーフトーン露光法を
用いた第１フォトレジストにより前記真性半導体膜、ゲ
ート絶縁膜及び第１導電膜を所要のパターンにエッチン
グし、さらにアッシングした前記第１フォトレジストに
より前記真性半導体膜及びゲート絶縁膜を所要のパター
ンにエッチングする第１フォトリソグラフィ工程と、全
面にチャネル保護膜を形成し、第２フォトレジストによ
り前記チャネル保護膜を所要のパターンにエッチングす
る第２フォトリソグラフィ工程と、全面にＶ価元素のプ
ラズマ処理を行った後、透明導電膜及び第２導電膜を積
層し、ハーフトーン露光法を用いた第３フォトレジスト
により前記第２導電膜及び透明導電膜を所要のパターン
にエッチングし、さらにアッシングした前記第３フォト
レジストにより前記第２導電膜を所要のパターンにエッ
チングする第３フォトリソグラフィ工程とを含み、前記
第１フォトリソグラフィ工程において少なくともゲート
電極及びこれに接続される走査線と、ゲート絶縁膜及び
真性半導体膜とを形成し、前記第２フォトリソグラフィ
工程において少なくとも前記真性半導体膜を露出するド
レイン開口部及びソース開口部を形成し、前記第３フォ
トリソグラフィ工程において少なくとも画素電極と、ド
レイン電極及びこれに接続される信号線と、前記画素電
極に接続されるソース電極とを形成することを特徴とす
るアクティブマトリクス基板の製造方法。 - 【請求項１５】 透明絶縁性基板に第１導電膜、ゲート
絶縁膜、真性半導体膜を積層し、ハーフトーン露光法を
用いた第１フォトレジストにより前記真性半導体膜、ゲ
ート絶縁膜及び第１導電膜を所要のパターンにエッチン
グし、さらにアッシングした前記第１フォトレジストに
より前記真性半導体膜及びゲート絶縁膜を所要のパター
ンにエッチングする第１フォトリソグラフィ工程と、全
面にチャネル保護膜を形成し、第２フォトレジストによ
り前記チャネル保護膜を所要のパターンにエッチングす
る第２フォトリソグラフィ工程と、全面にＶ価元素のプ
ラズマ処理を行った後、透明導電膜及び第２導電膜を積
層し、ハーフトーン露光法を用いた第３フォトレジスト
により前記第２導電膜及び透明導電膜を所要のパターン
にエッチングし、さらにアッシングした前記第３フォト
レジストにより前記第２導電膜を所要のパターンにエッ
チングする第３フォトリソグラフィ工程とを含み、前記
第１フォトリソグラフィ工程において少なくともゲート
電極、これに接続される走査線、及び分離信号線と、ゲ
ート絶縁膜及び真性半導体膜とを形成し、前記第２フォ
トリソグラフィ工程において少なくとも前記真性半導体
膜を露出するドレイン開口部及びソース開口部を形成
し、前記第３フォトリソグラフィ工程において少なくと
も画素電極と、ドレイン電極及び前記分離信号線を相互
に接続する接続信号線と、前記画素電極に接続されるソ
ース電極とを形成することを特徴とするアクティブマト
リクス基板の製造方法。 - 【請求項１６】 透明絶縁性基板に第１導電膜、ゲート
絶縁膜、真性半導体膜を積層し、ハーフトーン露光法を
用いた第１フォトレジストにより前記真性半導体膜、ゲ
ート絶縁膜及び第１導電膜を所要のパターンにエッチン
グし、さらにアッシングした前記第１フォトレジストに
より前記真性半導体膜及びゲート絶縁膜を所要のパター
ンにエッチングする第１フォトリソグラフィ工程と、全
面にチャネル保護膜、第２導電膜を積層し、ハーフトー
ン露光法を用いた第２フォトレジストにより前記第２導
電膜及びチャネル保護膜を所要のパターンにエッチング
し、さらにアッシングした前記第２フォトレジストによ
り前記第２導電膜を所要のパターンにエッチングする第
２フォトリソグラフィ工程と、全面にＶ価元素のプラズ
マ処理を施すかまたはＶ価元素が導入された半導体膜を
形成した後、第３導電膜を形成し、第３フォトレジスト
により前記第３導電膜を所要のパターンにエッチングす
る第３フォトリソグラフィ工程とを含み、前記第１フォ
トリソグラフィ工程において少なくともゲート電極及び
これに接続される走査線と、共通配線と、ゲート絶縁膜
及び真性半導体膜とを形成し、前記第２フォトリソグラ
フィ工程において少なくとも前記真性半導体膜を露出す
るドレイン開口部及びソース開口部と、前記共通配線端
部を露出する共通配線開口部と、走査線、信号線、共通
配線結束線の各端子とを形成し、前記第３フォトリソグ
ラフィ工程において少なくともドレイン電極及びこれに
接続される信号線と、ソース電極及びこれに接続される
櫛歯状の画素電極と、前記共通配線を相互に接続する共
通配線結束線とを形成することを特徴とするアクティブ
マトリクス基板の製造方法。 - 【請求項１７】 透明絶縁性基板に第１導電膜、ゲート
絶縁膜、真性半導体膜を積層し、ハーフトーン露光法を
用いた第１フォトレジストにより前記真性半導体膜、ゲ
ート絶縁膜及び第１導電膜を所要のパターンにエッチン
グし、さらにアッシングした前記第１フォトレジストに
より前記真性半導体膜及びゲート絶縁膜を所要のパター
ンにエッチングする第１フォトリソグラフィ工程と、全
面にチャネル保護膜を形成し、第２フォトレジストによ
り前記チャネル保護膜を所要のパターンにエッチングす
る第２フォトリソグラフィ工程と、全面にＶ価元素のプ
ラズマ処理を施すかまたはＶ価元素が導入された半導体
膜を形成した後、第２導電膜を形成し、第３フォトレジ
ストにより前記第２導電膜を所要のパターンにエッチン
グする第３フォトリソグラフィ工程とを含み、前記第１
フォトリソグラフィ工程においてゲート電極及びこれに
接続される走査線と、共通配線と、ゲート絶縁膜及び真
性半導体膜とを形成し、前記第２フォトリソグラフィ工
程において前記半導体膜を露出するドレイン開口部及び
ソース開口部と、前記共通配線端子部を露出する共通配
線開口部とを形成し、前記第３フォトリソグラフィ工程
においてドレイン電極及びこれに接続される信号線と、
前記ソース電極及びこれに接続される櫛歯状の画素電極
と、前記共通配線を相互に接続する共通配線結束線とを
形成することを特徴とするアクティブマトリクス基板の
製造方法。 - 【請求項１８】 透明絶縁性基板に第１導電膜、ゲート
絶縁膜、真性半導体膜を積層し、ハーフトーン露光法を
用いた第１フォトレジストにより前記真性半導体膜、ゲ
ート絶縁膜及び第１導電膜を所要のパターンにエッチン
グし、さらにアッシングした前記第１フォトレジストに
より前記真性半導体膜及びゲート絶縁膜を所要のパター
ンにエッチングする第１フォトリソグラフィ工程と、全
面にチャネル保護膜、第２導電膜を積層し、ハーフトー
ン露光法を用いた第２フォトレジストにより前記第２導
電膜及びチャネル保護膜を所要のパターンにエッチング
し、さらにアッシングした前記第２フォトレジストによ
り前記第２導電膜を所要のパターンにエッチングする第
２フォトリソグラフィ工程と、全面にＶ価元素のプラズ
マ処理を施すかまたはＶ価元素が導入された半導体膜を
形成した後、第３導電膜を形成し、第３フォトレジスト
により前記第３導電膜を所要のパターンにエッチングす
る第３フォトリソグラフィ工程とを含み、前記第１フォ
トリソグラフィ工程において少なくともゲート電極及び
これに接続される走査線と、共通配線と、ゲート絶縁膜
及び真性半導体膜とを形成し、前記第２フォトリソグラ
フィ工程において少なくとも前記半導体膜を露出するド
レイン開口部及びソース開口部と、前記共通配線端部を
露出する共通配線開口部と、櫛歯状の画素電極とを形成
し、前記第３フォトリソグラフィ工程において少なくと
もドレイン電極及びこれに接続される信号線と、前記画
素電極に接続されるソース電極と、前記共通線配を相互
に接続する共通配線結束線とを形成することを特徴とす
るアクティブマトリクス基板の製造方法。 - 【請求項１９】 透明絶縁性基板に第１導電膜、ゲート
絶縁膜、真性半導体膜を積層し、ハーフトーン露光法を
用いた第１フォトレジストにより前記真性半導体膜、ゲ
ート絶縁膜及び第１導電膜を所要のパターンにエッチン
グし、さらにアッシングした前記第１フォトレジストに
より前記真性半導体膜及びゲート絶縁膜を所要のパター
ンにエッチングする第１フォトリソグラフィ工程と、全
面にチャネル保護膜を形成し、第２フォトレジストによ
り前記チャネル保護膜を所要のパターンにエッチングす
る第２フォトリソグラフィ工程と、全面にＶ価元素のプ
ラズマ処理を施すかまたはＶ価元素が導入された半導体
膜を形成した後、第２導電膜及び第３導電膜を積層し、
ハートトーン露光法を用いた第３フォトレジストにより
前記第３導電膜及び前記第２導電膜を所要のパターンに
エッチングし、アッシングした前記第３フォトレジスト
膜により前記第２導電膜をエッチングする第３フォトリ
ソグラフィ工程とを含み、前記第１フォトリソグラフィ
工程において少なくともゲート電極及びこれに接続され
る走査線と、共通配線と、ゲート絶縁膜及び真性半導体
膜とを形成し、前記第２フォトリソグラフィ工程におい
て少なくとも前記真性半導体膜を露出するドレイン開口
部及びソース開口部と、前記共通配線端部を露出する共
通配線開口部とを形成し、前記第３フォトリソグラフィ
工程において少なくともドレイン電極及びこれに接続さ
れる信号線と、前記第２導電膜のみで構成される櫛歯状
の画素電極及びこれに接続されるソース電極と、前記共
通配線を相互に接続する共通配線結束線とを形成するこ
とを特徴とするアクティブマトリクス基板の製造方法。 - 【請求項２０】 第１フォトリソグラフィ工程において
共通電極を形成することを特徴とする請求項１６ないし
１９のいずれかに記載のアクティブマトリクス基板の製
造方法。 - 【請求項２１】 第２フォトリソグラフィ工程において
共通電極を形成することを特徴とする請求項１６または
１８に記載のアクティブマトリクス基板の製造方法。 - 【請求項２２】 第３フォトリソグラフィ工程において
共通電極を形成することを特徴とする請求項１６ないし
１９のいずれかに記載のアクティブマトリクス基板の製
造方法。
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