JPS63218925A

JPS63218925A - 薄膜トランジスタアレイ基板及びその製造方法

Info

Publication number: JPS63218925A
Application number: JP62052519A
Authority: JP
Inventors: Yutaka Minamino; 裕南野; Noriko Ookawa; 大川　野里子; Takao Kawaguchi; 隆夫川口; Yoshiya Takeda; 悦矢武田; Seiichi Nagata; 清一永田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-03-06
Filing date: 1987-03-06
Publication date: 1988-09-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は薄膜トランジスタ（ＴＰＴ）を用いたアクティ
ブマトリックス表示基板及びその製造方法に関し、特に
液晶ディスプレー用基板の製造方法に関する。

従来の技術ＴＰＴを用いたアクティブマトリックス型表示基板を用
いたディスプレーは、単純マトリックス型表示装置に比
べて高い画質が得られるため盛んに研究されている。Ｔ
ＰＴを用いたアクティブマトリックス型表示装置は第１
０図に示す構成である。透光性基板２０に形成されたソ
ース又はドレーン電極母線２１及びゲート電極母線２２
とＴＦＴ２３と絵素電極２４を支持している表示基板２
５と対向電極２６を有する対向基板２７とから構成され
ており、これらの基板２５と２７の間に液晶が封入され
る。このようなＴＰＴを用いたアクティブマトリックス
型表示基板は単純マトリックス型表示装置に対して工程
が多く高価になるという欠点があり、工程を減らす方法
が提案されている。例えば、特開昭５９−５０１５６２
号にはマスク操作を２段階に減する方法が開示されてい
るが、この方法のＴＰＴは半導体の上に絶縁物を形成す
る順スタガー型であり、良質のＴＰＴを得るのは困難で
ある。

一方、絶縁物の上に半導体を形成する逆スタガー型ＴＰ
Ｔは良質のＴＰＴが得られるが、マトリックス表示基板
の製造にはマスク操作５段階を必要とされていた。この
方法は第１１図で説明する。ＴＰＴは絶縁基板３０上に
堆積されたＣｒゲート３１とＳｉ３Ｎ３絶縁層３２とａ
ｓｉ（アモルファスシリコン）層３４とＡＩソース３５
とＡＩドレーン３６とで形成されている。絵素電極３８
はＩＴＯ（Ｉｎｄ　ｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）で形
成されている。ＴＦＴと絵素電極３８は絶縁層３２に形
成されたコンタクトホール４２に続（ドレーン３６に結
合されている。この構造を形成するには次のパターン形
成工程が必要である。

（１）ＩＴＯを選択エツチングして絵素電極３８を形成
する。

（２）ゲート金属を選択エツチングしてゲート電極母線
３１を形成する。

（３）絶縁層３２に開口部４２を設ける（周辺部ゲート
電極母線取出部も形成する）。

（４）ａＳ　ｉ半導体を選択エツチングして島状パター
ンのａＳｉ層３４とする。

（５）ソースドレーン金属を選択エツチングしてソース
電極母線３５及びコンタクトホール４２を介して絵素電
極３８と接続されたドレーン３６を形成する。

この方法は５枚のマスクを必要とする。上述した製造方
法ではソース・ドレーン電極と半導体層とのオーミック
をとるためのドープしたｎ＋−ａＳｉ層が形成されてい
ない。このｎ＋−ａＳｉ層を堆積する工程を加えるには
、ソース・ドレーンのパターンでｎ＋−ａＳｉ層を除去
しかつ半導体層のａＳｉ層４がエツチングされないよう
に８８１層上にあらかじめ（上述のパターン工程の（２
）と（３）の間で）チャンネル保護層を形成する工程が
必要となる。この場合６枚マスクが必要となる。

発明が解決しようとする問題点上述のように絶縁層を堆積した後、半導体層を堆積する
逆スタガー型の良質のＴＰＴを用いたアクティブマトリ
ックス表示基板を得るには５〜６枚のマスクが必要であ
り工程が多かった。

本発明は、ＴＰＴを用いたアクティブマトリックス基板
をより少ないマスク工程で作成可能とすることを目的と
する。

問題点を解決するための手段本発明は、各絵素に薄膜トランジスタ及び表示用の絵素
電極を構成要素として含むアクティブマトリックス型表
示基板であって、ゲート電極母線が透明電極と透明電極
の少なくとも一部を金属で積層した多層膜から構成され
る表示基板である。

この表示基板は透明電極及び金属の多層膜を堆積形成後
、１段階のマスク操作でパターン形成を行う本発明の製
造方法でゲート電極及び表示用の絵素電極を同時に形成
できる。さらに上述したパターン形成後、別のマスクで
表示用の絵素電極上の金属の少なくとも一部を除去する
本発明の製造方法で透明な絵素電極が得られる。更にゲ
ート絶縁膜として金属の酸化物を用いることを特徴とし
ている。

作用従来の技術で示した透明電極をエツチングして絵素電極
３８を形成する工程とゲート金属をエツチングしてゲー
ト電極母線３１を形成する工程を構成していた透明電極
及びゲート金属を積層し、同一パターンでゲート金属及
び透明電極をエツチングする。さらに絵素電極を透明に
したい場合は、別のプロセスで透明電極上の金属をエツ
チングすることができる。しかしながらこの場合には、
ゲート電極の一部として全部或は一部としてＩＴＯを用
いるために、ゲート絶縁層を形成する際に水素など還元
性の物質を含む絶縁層（たとえば５ｉＨｓとＮ　Ｈ４混
合ガスのプラズマＣＶＤ法での窒化シリコン膜）ではＩ
ＴＯとの間で良好な界面を形成することが困難となる。

ここでゲート絶縁膜として金属酸化物を用いることによ
り、ゲート電極の一部であるＩＴＯにゲート絶縁膜形成
時にダメージを与えることがなく良好なゲート電極−ゲ
ート絶縁層界面を持つＴＰＴを作ることが出来る。

実施例以下実施例に関して平面図、断面図を用いて説明する。

（実施例１）第２図は工程を説明する平面図、第１図は工程断面図で
ある。

（１）ガラス基板１０上にＤＣスパッタ法で透明電極Ｉ
ＴＯを１００ＯＡ、Ｃｒ金属層１０００Ａを堆積する。

（２）ＩＴＯ，Ｃｒを、ＩＴＯｌｌａ、Ｃｒ１２ａより
なるゲート電極、ＩＴＯｌｌｂ、Ｃｒ１２ｂよりなる絵
素電極の形に残すようにエツチングを施す。第２図ａは
Ｃｒ電極１２ａ、１２ｂのパターンを形成し、この下に
はＴＴＯｌｌａ、１１ｂが形成されている。

（３）次にＤＣスパッタ法で絶縁層としてのＴａＯｘ１
３を４０００Ａ、プラズマＣＶＤ法で半導体層としてａ
Ｓｉ層１４を１０００Ａ堆積する。

（４）層１３，１４を第１図すに示すパターンの形に残
すように第２のマスクを用いてフォトリソ工程にてエツ
チングを施し、ゲート絶縁層とチャンネル領域となるａ
ｓｉｍ＆領域を形成する。

（５）次にＤＣスパッタ法でＡＩを７０００Ａ堆積する
。

（６）ＡＩを第２図Ｃに示すパターンのソース（または
ドレーン）電極１５ａ、ドレーン（またはソース）電極
１５ｂの形に残すように第３のマスクを用いたフォトリ
ソ工程にてエツチングする。出来上がったアクティブマ
トリックス基板の第２図のＡ−Ａ’　、Ｂ−Ｂ’線部分
の断面図を第１図ａｓｂに示す。なおｗ％２図において
図示していないが、１２ａ、１２ｂの下にはＩＴＯＩＩ
ａ、ｌｌｂが、ａｓｉ１４の下にはゲート絶縁層１３が
それぞれ同一パターンで形成されている。

本実施例では３枚のマスクでアクティブマトリックス基
板を形成できる。絵素電極上にＣｒの絵素電極１２ｂの
部分が残っているので反射型の液晶ディスプレー等に用
いることができる。なお第１．２図の基板ともう１枚の
ガラス基板（カラーの場合カラーフィルター形成）を対
向させ、これらの間に液晶を封入すれば液晶表示装置と
なる。

（実施例２）本実施例は実施例１とほぼ同一である。共通の工程の説
明を省く。第４図はこの工程で形成された基板の平面図
、第３図ａ、ｂは第４図のＣ−Ｃ’　、Ｄ−Ｄ’線断面
を示す。

実施例１の（１）、（２）に続いて、（３）ＤＣスパッタ法で絶縁層としてのＴａＯｘ１３を
４０００Ａ、プラズマＣＶＤ法で半導体層としてａｓｉ
層１４を１０００Ａ％　ｎ＋ａＳ　ｉ層５００Ａ１６を
堆積する。

（４）層１３．１４．１６を第２図すに示すパターンと
同じ形に残すようにエツチング形成する。

（５）ＤＣスパッタ法でＭｏＳｉ２を５００Ａ。

Ａ１を７０００Ａ堆積する。

（６）　Ａ　Ｉ　Ｎ　Ｍ　ｏ　Ｓ　ｉ２を選択的にエツ
チングし、第３図に示すパターンのＡｔソース（または
ドレーン）電極１５ａ、ＡＩドレーン（またはソース）
電極１５ｂ、ＡＩゲートバックアップ金属１５ｃの形に
残すようにエツチングする。ＡＩの下のＭｏＳｉ２１７
をエツチングするとき、１５ａ　％　１５　ｂ　ｓ　１
５　ｃのパターンにおおわれていない露出している部分
のｎ＋ａｓｉ１６およびａＳｉ層の一部をエツチングす
る。さらに１５ａ〜１５　ｃ　ｓ　１４　ａでおおわれ
ていないゲート電極、絵素電極上のＣｒ金属１２ｂをエ
ツチングすることにより、第４図、第３図に示すように
、透明なパターンｌｌａ、ｌｌｂを露出させることが出
来絵素電極は光を透過する電極となる。

このようにして出来上がった第４図に示すアクティブマ
トリックス基板のＣ−Ｃ’　、Ｄ−Ｄ’線の断面図を第
３図ａ、ｂに示す。本実施例では３枚のマスクでアクテ
ィブマトリックス基板が形成できる。絵素電極は透明で
あるので透過型液晶ディスプレー等に用いられる。

（実施例３）本実施例はチャンネル保護層を設ける場合であり、第５
図に示す等価回路の絵素単位（破線内）をもつアクティ
ブマトリックス基板を実現する方法である。１０１はゲ
ートライン、１５ａはソースライン（またはドレーンラ
イン）、１５ｄは共通電極、１０４はトランジスタ、１
０５は液晶等の負荷容量、１０６は共通電極に接続され
た補助容量である。工程を第７図の最終平面図、第８図
の工程断面図を用いて説明する。第８図のＸは第７図の
Ｅ−Ｅ’線部分の工程、Ｙは第７図に示していないが、
周辺部のゲート電極母線の取り出し部の断面工程である
。

実施例１の工程（１）、（２）は共通である。

この工程に引続き、（３）ＤＣスパッタ法で絶縁層としてのＴａＯｘ１３を
４０００Ａ、プラズマＣＶＤ法で半導体層としてａＳｉ
層１４を５００Ａ、Ｓ　ｉＮｘ層１８を１００ＯＡ堆積
する。

（４）チャンネル保護層となる層１８を第７図に示すパ
ターン１８ａの形に残すようエツチングする。（第８図
ｂ）（５）プラズマＣＶＤ法で不純物ドープｎ＋ａｓｉ層１
６を５００Ａ堆積する。（第８図Ｃ）（６）層１６．１
４．１３．１２を第７図の斜線部パターン５０およびゲ
ート電極取り出し部をエツチングしてＩＴＯＩＩを露出
させる。（第８図ｄ）このときゲート電極の取り出し部
分にはＩＴＯｌｌｄが露出される。

（７）ＤＣスパッタ法でＭｏＳｉ２を５００Ａ。

Ａ１１５を７０００Ａ堆積する。

（８）層１５．１７を第７図に示すパターンのソース（
またはドレーン）電極１５ａ１ドレーン（またはソース
）電極１５ｂ、共通電極１５ｄのパターンに残すように
エツチングする。さらに１５ｄのパターンに残すように
エツチングする。さらに１５ｇ、１５ｂ、１５ｄ、１８
ａにおおわれていない露出している贋１６．１４をエツ
チングする。（第８図ｅ）このようにして出来上がったアクティブマトリックス基
板は、４枚マスクで完成することが出来る。

（実施例４）本実施例もチャンネル保護層を設ける場合であり、第６
図に示す等価回路の絵素単位（破線内）をもつアクティ
ブマトリックス回路を実現する方法である。１１１はゲ
ートライン、１１２はソースライン（またはドレーンラ
イン）、１１３は次段のゲートライン、１１４はトラン
ジスタ、１１５は液晶等の負荷容量、１１６は次段ゲー
トラインに接続された補助容量である。これを実現する
アクティブマトリックス回路の工程を第９図の平面図に
示す。

本実施例では４枚マスクでＴＰＴを実現できる。

上述した実施例ではゲート電極をＩＴＯ上にＣｒ金属で
ゲート配線を形成する方法を示したが、ＩＴＯの代わり
に透明電極としてＳ　ｎ　０２　、ＣｄＯｌＺｎＯ等が
ある。透明電極上の金属は半導体層及び絶縁層のエツチ
ング剤に耐えられる材料を選択すればよ（、ＡＩ、Ｃｒ
２Ｍｏ１シリサイド等がある。さらに金属はＡＩとＭ　
ｏ　Ｓ　＋　２　、Ａ　ＩとＴｉ等の２種類以上の層か
らなっていてもかまわない。また、絶縁層としてはＴａ
Ｏｘを例としたが、Ｓ　１０＊　、Ａ　１２０２等酸化
−物であれば特に材料を選ぶものではない。またこの絶
縁層は単層である必要はな（、ゲート電極と接する部分
が酸化物であればよいので、例えばＴａＯｘ／ＳｉＮｘ
二重絶縁膜構造でも可能であることは自明である。半導
体層をａＳｉとしたが、ＣｄＳｅ、Ｔｅ、ｐｏｌｙｓｉ
等でも良い。またエツチングもウェットエツチング、ド
ライエツチング（反応性イオンエツチング、ケミカルド
ライエツチング）のどちらでも良い。

発明の効果本発明によるプロセスをもちいると従来マスクが５から
６段階必要とされる逆スタガー型ＴＰＴ用いたアクティ
ブマトリックス基板のマスク数を１枚減らすことができ
る。更に工夫を（わえると３から４段階までマスク枚数
を減らすことが出来、低コスト化、歩留まりの向上に大
きく寄与する構造及び製造方法を開示した。

【図面の簡単な説明】

第１図及び第２図はおのおの、本発明の実施例１の工程
を説明する断面図及び平面図、第３図及び第４図は本発
明の実施例２の工程を説明する断面図及び平面図、第５
図及び第６図は実施例３及び実施例４の等価回路図、第
７図及び第８図は本発明の実施例３の工程を説明する平
面図及び断面図、第９図は本発明実施例４の工程を説明
する平面図、第１０図はＴＰＴを用いた表示装置の分解
図、第１１図は逆スタガー型ＴＰＴを用いた従来のプロ
セスを説明する図である。１１・・・透明電極、１２・・・金属層、１２ａ・・・
ゲートパスラインパターン、１２ｂ・・・絵素電極パタ
ーン。代理人の氏名　弁理士　中尾敏男　ほか１名第１図第２図（幻第２図（Ｃ〕第３図／／α 箔４図１５図第６図第７図第８図Ｘ（Ｅ−Ｅ’避げ１面）　　　　　　　　　Ｙ（ケニト
電オ々１耳に出合ｐ第９図第１０図？１ｉｌ１図

Claims

【特許請求の範囲】

（１）信号を伝達するソース又はドレーン電極母線と信
号を伝達するゲート電極母線と、前記ソース又はドレー
ン電極母線及び前記ゲート電極母線の交叉部に形成され
た薄膜トランジスタと、前記薄膜トランジスタのドレー
ン又はソースと接続された電極とを構成要素として含み
、前記ゲート電極母線が、少なくとも透明電極層を構成
要素として含む層から構成され、ゲート絶縁膜が単層或
は複層から構成されており、少なくともゲート電極と接
する部分が酸化物より形成されることを特徴とする薄膜
トランジスタアレイ基板。
（２）信号を伝達するソース又はドレーン電極母線と、
信号を伝達するゲート電極母線と、前記ソース又はドレ
ーン電極母線及び前記ゲート電極母線の交叉部に形成さ
れた薄膜トランジスタと、前記薄膜トランジスタのドレ
ーン又はソースと接続された電極とを構成要素として含
む基板の製造方法において、ゲート電極として絶縁性基
板上に少なくとも透明電極層を構成要素として含む層を
堆積し、前記層を同一マスクを用いて選択的に除去し、
前記ゲート電極母線及び絵素電極のパターンを同時に分
離形成する第１工程と、前記ゲート電極および絵素電極
上にゲート絶縁膜が単層或は複層から構成されており、
少なくともゲート電極と接する部分が酸化物よりなる絶
縁層を形成し、前記ゲート電極上に薄膜トランジスタを
形成する第２の工程を備えてなることを特徴とする薄膜
トランジスタアレイ基板の製造方法。
（３）第１の工程の後、前記絵素電極のパターン上の前
記透明電極層を露出する工程を有することを特徴とする
特許請求の範囲第２項記載の薄膜トランジスタアレイ基
板の製造方法。
（４）薄膜トランジスタの形成は、絶縁層及び半導体層
を堆積する工程と、前記絶縁層と半導体層を同一マスク
を用いて選択的に除去し、ゲート電極母線とソース又は
ドレーン電極母線の交又する部分及び前記薄膜トランジ
スタを形成する部分の前記半導体層及び前記絶縁層を残
し、少なくとも前記ゲート電極母線の周辺取出部及び前
記表示電極の部分の前記半導体層及び前記絶縁層を除去
する工程よりなることを特徴とする特許請求の範囲第２
項記載の薄膜トランジスタアレイ基板の製造方法。