JP2001296557A - 液晶表示装置用薄膜トランジスタ基板及びその製造方法 - Google Patents
液晶表示装置用薄膜トランジスタ基板及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 薄膜トランジスタ基板の製造工程を単純化す
ることにある。 【解決手段】 基板の上に、ゲート線及びゲートパッド
２３を含むゲート配線と、共通信号線２４及び共通電極
２５，２６を含む共通電極配線とを形成し、その上にゲ
ート絶縁膜、半導体層、接触層を連続蒸着し、金属など
の導電体層を蒸着した後、導電体層上部に感光膜を形成
する。その次に、導電体層、接触層、半導体層をエッチ
ングしてデータ線６１、データパッド６４、ソース電極
６２及びドレーン電極６３を含むデータ配線、画素信号
線及び画素電極を含む画素電極配線、接触層パターン、
そして半導体層パターンを形成する。その次に、保護膜
を形成し、アセンブリー工程後に薄膜トランジスタ基板
の露出された部分に該当する保護膜をゲート絶縁膜と共
に乾式エッチングで除去してゲートパッドとデータパッ
ドとを露出させる。
ることにある。 【解決手段】 基板の上に、ゲート線及びゲートパッド
２３を含むゲート配線と、共通信号線２４及び共通電極
２５，２６を含む共通電極配線とを形成し、その上にゲ
ート絶縁膜、半導体層、接触層を連続蒸着し、金属など
の導電体層を蒸着した後、導電体層上部に感光膜を形成
する。その次に、導電体層、接触層、半導体層をエッチ
ングしてデータ線６１、データパッド６４、ソース電極
６２及びドレーン電極６３を含むデータ配線、画素信号
線及び画素電極を含む画素電極配線、接触層パターン、
そして半導体層パターンを形成する。その次に、保護膜
を形成し、アセンブリー工程後に薄膜トランジスタ基板
の露出された部分に該当する保護膜をゲート絶縁膜と共
に乾式エッチングで除去してゲートパッドとデータパッ
ドとを露出させる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置用薄膜
トランジスタ基板及びその製造方法に関する。
トランジスタ基板及びその製造方法に関する。
【０００２】
【従来の技術】液晶表示装置は現在最も広く使用されて
いる平板表示装置の中の一つであって、二つの基板の間
に液晶を注入し、二つの基板の間に印加する電場の強さ
を調節することによって光透過量を調節する構造からな
っている。二つの基板のうちの一つは薄膜トランジスタ
を含む基板であって、多数のゲート配線とデータ配線、
そして画素電極を含み、薄膜を形成して写真エッチング
する工程を数回反復することによって製造される。
いる平板表示装置の中の一つであって、二つの基板の間
に液晶を注入し、二つの基板の間に印加する電場の強さ
を調節することによって光透過量を調節する構造からな
っている。二つの基板のうちの一つは薄膜トランジスタ
を含む基板であって、多数のゲート配線とデータ配線、
そして画素電極を含み、薄膜を形成して写真エッチング
する工程を数回反復することによって製造される。
【０００３】この工程において薄膜をエッチングする時
に使用されるマスクの数が工程数を代表し、マスクの数
によって製造費用に大きな差異が生じるので製造費用を
節減させるためにはマスクの数を減少させるのが好まし
い。
に使用されるマスクの数が工程数を代表し、マスクの数
によって製造費用に大きな差異が生じるので製造費用を
節減させるためにはマスクの数を減少させるのが好まし
い。
【０００４】
【発明が解決しようとする課題】本発明の課題は薄膜ト
ランジスタ基板の製造工程を単純化することにある。
ランジスタ基板の製造工程を単純化することにある。
【０００５】
【課題を解決するための手段】このような課題を解決す
るために本発明ではデータ配線及び画素電極と半導体層
パターンとを一度の写真エッチング工程で形成する。
るために本発明ではデータ配線及び画素電極と半導体層
パターンとを一度の写真エッチング工程で形成する。
【０００６】本発明による薄膜トランジスタ基板の製造
方法は、まず、第１基板の上に、多数のゲート線及びゲ
ートパッドを含むゲート配線と、共通信号線と共通電極
とを含む共通電極配線とを形成する。次いで、ゲート絶
縁膜を形成し、半導体層パターンと抵抗性接触層パター
ンとを形成する。次いで、ゲート線と交差して画素領域
をなす多数のデータ線、データパッド、ソース電極及び
ドレーン電極を含むデータ配線と、ドレーン電極と連結
されていて共通電極と平行な画素電極とを形成し、保護
膜を形成する。ここで、保護膜を形成する段階は、第１
基板と前記第１基板と対向している第２基板とを配置す
るアセンブリー工程後に、露出されている保護膜をゲー
ト絶縁膜と共にエッチングしてゲートパッドとデータパ
ッドとを露出させる段階を含む。
方法は、まず、第１基板の上に、多数のゲート線及びゲ
ートパッドを含むゲート配線と、共通信号線と共通電極
とを含む共通電極配線とを形成する。次いで、ゲート絶
縁膜を形成し、半導体層パターンと抵抗性接触層パター
ンとを形成する。次いで、ゲート線と交差して画素領域
をなす多数のデータ線、データパッド、ソース電極及び
ドレーン電極を含むデータ配線と、ドレーン電極と連結
されていて共通電極と平行な画素電極とを形成し、保護
膜を形成する。ここで、保護膜を形成する段階は、第１
基板と前記第１基板と対向している第２基板とを配置す
るアセンブリー工程後に、露出されている保護膜をゲー
ト絶縁膜と共にエッチングしてゲートパッドとデータパ
ッドとを露出させる段階を含む。
【０００７】一方、ゲートパッドとデータパッドとを露
出させる段階は、アセンブリー工程後に第１及び第２基
板の間に液晶分子を注入して封合してから実施すること
ができ、ゲートパッド及びデータパッドの一部分にシー
ル剤を塗布する段階をさらに含むこともできる。
出させる段階は、アセンブリー工程後に第１及び第２基
板の間に液晶分子を注入して封合してから実施すること
ができ、ゲートパッド及びデータパッドの一部分にシー
ル剤を塗布する段階をさらに含むこともできる。
【０００８】本発明においてデータ配線と画素電極、接
触層パターン及び半導体層パターンを形成する段階は感
光膜パターンを利用した写真エッチング工程によって行
われ、感光膜パターンは、ソース及びドレーン電極の間
に位置して第１の厚さを有する第１部分と、第１部分よ
り厚い厚さを有してデータ配線と画素電極とを形成する
ための第２部分と、第１部分より厚さが薄い第３部分と
を含むことができる。
触層パターン及び半導体層パターンを形成する段階は感
光膜パターンを利用した写真エッチング工程によって行
われ、感光膜パターンは、ソース及びドレーン電極の間
に位置して第１の厚さを有する第１部分と、第１部分よ
り厚い厚さを有してデータ配線と画素電極とを形成する
ための第２部分と、第１部分より厚さが薄い第３部分と
を含むことができる。
【０００９】この時、感光膜パターンの形成には透過率
の異なる薄膜を含むマスクを利用することができ、マス
クは第１部分に該当する部分に２０乃至５０％の透過率
を有する薄膜が形成されており、第２部分に該当する部
分に３％以下の透過率を有する薄膜が形成されているの
がよい。
の異なる薄膜を含むマスクを利用することができ、マス
クは第１部分に該当する部分に２０乃至５０％の透過率
を有する薄膜が形成されており、第２部分に該当する部
分に３％以下の透過率を有する薄膜が形成されているの
がよい。
【００１０】また、本発明による感光膜パターンの形成
にはソース電極とドレーン電極との間に該当する部分に
解像度より小さい微細パターンが形成されているマスク
を利用することができ、微細パターンはスリットパター
ンやモザイクパターンであり、微細パターンの幅は２μ
ｍ以下であるのが好ましい。
にはソース電極とドレーン電極との間に該当する部分に
解像度より小さい微細パターンが形成されているマスク
を利用することができ、微細パターンはスリットパター
ンやモザイクパターンであり、微細パターンの幅は２μ
ｍ以下であるのが好ましい。
【００１１】一方、本発明においてゲート配線を形成す
る段階は補助データ線を形成する段階を含み、ゲート絶
縁膜を形成する段階は補助データ線を露出させる第１接
触孔を形成する段階を含み、接触層パターン、半導体層
パターン及び第１接触孔を形成する段階は厚さの異なる
感光膜パターンを利用して行われ、感光膜パターンは、
接触層パターン及び半導体層パターンに対応して第１の
厚さを有する第１部分と、第１部分より厚い厚さを有す
る第２部分と、第１接触孔に対応して第１部分より薄い
厚さを有する第３部分とを含むこともできる。
る段階は補助データ線を形成する段階を含み、ゲート絶
縁膜を形成する段階は補助データ線を露出させる第１接
触孔を形成する段階を含み、接触層パターン、半導体層
パターン及び第１接触孔を形成する段階は厚さの異なる
感光膜パターンを利用して行われ、感光膜パターンは、
接触層パターン及び半導体層パターンに対応して第１の
厚さを有する第１部分と、第１部分より厚い厚さを有す
る第２部分と、第１接触孔に対応して第１部分より薄い
厚さを有する第３部分とを含むこともできる。
【００１２】ここで、画素電極は線状電極からなり、共
通電極と平行に形成することができる。
通電極と平行に形成することができる。
【００１３】本発明ではゲート線と同一な物質でゲート
線と分離されていて補助データ線と平行な方向に前記補
助データ線に隣接するように少なくとも一つ以上の遮光
パターンを形成する段階をさらに含むことができ、この
時、画素電極と遮光パターンとが一部重畳するように形
成することができ、または画素電極と遮光パターンとが
２μｍ以内の間隔をおいて離れているように形成するこ
ともできる。
線と分離されていて補助データ線と平行な方向に前記補
助データ線に隣接するように少なくとも一つ以上の遮光
パターンを形成する段階をさらに含むことができ、この
時、画素電極と遮光パターンとが一部重畳するように形
成することができ、または画素電極と遮光パターンとが
２μｍ以内の間隔をおいて離れているように形成するこ
ともできる。
【００１４】また、本発明ではゲートパッドと連結され
ているゲート線短絡台を形成してゲート絶縁膜にゲート
線短絡台を露出させる第２接触孔を形成した後、第２接
触孔を通じてゲート線短絡台と連結されていてデータパ
ッドと連結されているデータ線短絡台をさらに形成する
こともできる。
ているゲート線短絡台を形成してゲート絶縁膜にゲート
線短絡台を露出させる第２接触孔を形成した後、第２接
触孔を通じてゲート線短絡台と連結されていてデータパ
ッドと連結されているデータ線短絡台をさらに形成する
こともできる。
【００１５】本発明による液晶表示装置において、第１
基板は、透明基板の上に、横方向を有する多数のゲート
線及びゲート線と連結されているゲートパッドを含むゲ
ート配線と、ゲート線と平行な共通信号線及び共通信号
線と連結されている縦方向の共通電極を含む共通電極配
線とが形成されている。ゲート配線及び共通電極配線は
ゲート絶縁膜で覆われており、その上に半導体層パター
ンと接触層パターンとが形成されている。次いで、ゲー
ト絶縁膜及び接触層パターンの上部にはゲート線と交差
して画素領域をなす多数のデータ線、データ線と連結さ
れているデータパッド、データ線の一部または分枝から
なるソース電極、ソース電極と分離されているドレーン
電極を含むデータ配線と、画素領域にドレーン電極と連
結されていて共通電極と平行な画素電極とが形成されて
おり、その上にデータ配線及び画素電極を覆っている保
護膜が形成されている。第１基板は第２基板と対向して
おり、第１基板に形成されているゲート絶縁膜及び保護
膜は第２基板及びデータパッドで覆われていない部分が
除去されている。
基板は、透明基板の上に、横方向を有する多数のゲート
線及びゲート線と連結されているゲートパッドを含むゲ
ート配線と、ゲート線と平行な共通信号線及び共通信号
線と連結されている縦方向の共通電極を含む共通電極配
線とが形成されている。ゲート配線及び共通電極配線は
ゲート絶縁膜で覆われており、その上に半導体層パター
ンと接触層パターンとが形成されている。次いで、ゲー
ト絶縁膜及び接触層パターンの上部にはゲート線と交差
して画素領域をなす多数のデータ線、データ線と連結さ
れているデータパッド、データ線の一部または分枝から
なるソース電極、ソース電極と分離されているドレーン
電極を含むデータ配線と、画素領域にドレーン電極と連
結されていて共通電極と平行な画素電極とが形成されて
おり、その上にデータ配線及び画素電極を覆っている保
護膜が形成されている。第１基板は第２基板と対向して
おり、第１基板に形成されているゲート絶縁膜及び保護
膜は第２基板及びデータパッドで覆われていない部分が
除去されている。
【００１６】ここで、接触層パターンはデータ配線及び
画素電極と同一な形態を有し、半導体層パターンはソー
ス電極とドレーン電極との間を除いてはデータ配線及び
画素電極と同一な形態を有することができる。
画素電極と同一な形態を有し、半導体層パターンはソー
ス電極とドレーン電極との間を除いてはデータ配線及び
画素電極と同一な形態を有することができる。
【００１７】また、本発明による液晶表示装置におい
て、第１基板は、ゲート配線と同一な物質で形成されて
いる補助データ線と、ゲート絶縁膜に形成されていて補
助データ線を露出させる第１接触孔とをさらに含むこと
もできる。
て、第１基板は、ゲート配線と同一な物質で形成されて
いる補助データ線と、ゲート絶縁膜に形成されていて補
助データ線を露出させる第１接触孔とをさらに含むこと
もできる。
【００１８】ここで、画素電極は少なくとも二つ以上の
線状電極からなり、線状電極はデータ線に隣接してお
り、画素電極は線状電極の両端が互いに連結されてリン
グ形態をなしていることができる。
線状電極からなり、線状電極はデータ線に隣接してお
り、画素電極は線状電極の両端が互いに連結されてリン
グ形態をなしていることができる。
【００１９】また、本発明ではゲート線と分離されてい
て補助データ線と平行な方向に補助データ線に隣接した
遮光パターンを少なくとも一つ以上含むことができ、画
素電極と遮光パターンとが一部重畳していたり画素電極
と遮光パターンとが２μｍ以内の間隔をおいて離れてい
ることができる。
て補助データ線と平行な方向に補助データ線に隣接した
遮光パターンを少なくとも一つ以上含むことができ、画
素電極と遮光パターンとが一部重畳していたり画素電極
と遮光パターンとが２μｍ以内の間隔をおいて離れてい
ることができる。
【００２０】一方、本発明による他の薄膜トランジスタ
基板の製造方法ではゲートパッド部には絶縁膜または半
導体層が積層されないようにシャドーフレームを利用し
て覆う。
基板の製造方法ではゲートパッド部には絶縁膜または半
導体層が積層されないようにシャドーフレームを利用し
て覆う。
【００２１】詳しくは、画面表示部及び周辺部を含む絶
縁基板の上に、画面表示部のゲート線及びゲート電極と
周辺部のゲートパッドとを含むゲート配線と、画面表示
部の共通電極線及び共通電極を含む共通配線とを形成す
る。次に、ゲートパッドの少なくとも一部分は覆わず、
画面表示部の基板及びゲート配線を覆うゲート絶縁膜を
形成し、ゲート絶縁膜パターンの上に半導体層パターン
及び接触層パターンを形成する。次に、接触層パターン
の上に、画面表示部のデータ線とソース電極及びドレー
ン電極と周辺部のデータパッドとを含むデータ配線と、
画面表示部の画素電極線及び画素電極を含む画素配線と
を形成する。この時、ゲート絶縁膜はゲートパッドの上
部に積層されないように少なくともゲートパッドが形成
されているゲートパッド部に第１非成膜領域を有するシ
ャドーフレームを利用して形成される。
縁基板の上に、画面表示部のゲート線及びゲート電極と
周辺部のゲートパッドとを含むゲート配線と、画面表示
部の共通電極線及び共通電極を含む共通配線とを形成す
る。次に、ゲートパッドの少なくとも一部分は覆わず、
画面表示部の基板及びゲート配線を覆うゲート絶縁膜を
形成し、ゲート絶縁膜パターンの上に半導体層パターン
及び接触層パターンを形成する。次に、接触層パターン
の上に、画面表示部のデータ線とソース電極及びドレー
ン電極と周辺部のデータパッドとを含むデータ配線と、
画面表示部の画素電極線及び画素電極を含む画素配線と
を形成する。この時、ゲート絶縁膜はゲートパッドの上
部に積層されないように少なくともゲートパッドが形成
されているゲートパッド部に第１非成膜領域を有するシ
ャドーフレームを利用して形成される。
【００２２】ここで、シャドーマスクは、データパッド
が形成されているデータパッド部にゲート絶縁膜または
半導体パターンまたは接触層パターンが積層されないよ
うに第２非成膜領域をさらに含むことができる。
が形成されているデータパッド部にゲート絶縁膜または
半導体パターンまたは接触層パターンが積層されないよ
うに第２非成膜領域をさらに含むことができる。
【００２３】ここで、データ配線、接触層パターン及び
半導体パターンは一つの感光膜パターンを利用した写真
エッチング工程によって形成され、感光膜パターンはソ
ース電極及びドレーン電極の間のチャンネル部に対応す
る部分を含み、第１の厚さを有する第１部分と第１厚さ
より厚い厚さを有する第２部分と第１及び第２部分を除
いた部分に位置して厚さのない第３部分とを含むのが好
ましい。
半導体パターンは一つの感光膜パターンを利用した写真
エッチング工程によって形成され、感光膜パターンはソ
ース電極及びドレーン電極の間のチャンネル部に対応す
る部分を含み、第１の厚さを有する第１部分と第１厚さ
より厚い厚さを有する第２部分と第１及び第２部分を除
いた部分に位置して厚さのない第３部分とを含むのが好
ましい。
【００２４】データ配線と接触層パターン及び半導体パ
ターンとを一つのマスクを利用して形成することができ
る。まず、ゲート絶縁膜、半導体層、接触層及び導電体
層を蒸着して導電層上に感光膜を塗布し、マスクを通じ
て露光して現像することで第２部分がデータ配線及び画
素配線の上部に位置するように感光膜パターンを形成す
る。次に、第３部分の下の導電層とその下部の接触層及
び半導体層、第１部分とその下の導電層及び接触層、そ
して第２部分の一部厚さをエッチングしてそれぞれ導電
層、接触層、半導体層からなるデータ配線、接触層パタ
ーン、半導体パターンを形成し、感光膜パターンを除去
する。より詳しくは、まず、第３部分の下の導電層を湿
式または乾式エッチングして接触層を露出させ、第３部
分の下の接触層及びその下の半導体層を第１部分と共に
乾式エッチングして第３部分の下のゲート絶縁膜及び第
１部分の下の導電層を露出させると共に半導体層からな
る半導体パターンを完成する。次に、第１部分の下の導
電層及びその下の接触層をエッチングして除去すること
によってデータ配線及び接触層パターンを完成する。
ターンとを一つのマスクを利用して形成することができ
る。まず、ゲート絶縁膜、半導体層、接触層及び導電体
層を蒸着して導電層上に感光膜を塗布し、マスクを通じ
て露光して現像することで第２部分がデータ配線及び画
素配線の上部に位置するように感光膜パターンを形成す
る。次に、第３部分の下の導電層とその下部の接触層及
び半導体層、第１部分とその下の導電層及び接触層、そ
して第２部分の一部厚さをエッチングしてそれぞれ導電
層、接触層、半導体層からなるデータ配線、接触層パタ
ーン、半導体パターンを形成し、感光膜パターンを除去
する。より詳しくは、まず、第３部分の下の導電層を湿
式または乾式エッチングして接触層を露出させ、第３部
分の下の接触層及びその下の半導体層を第１部分と共に
乾式エッチングして第３部分の下のゲート絶縁膜及び第
１部分の下の導電層を露出させると共に半導体層からな
る半導体パターンを完成する。次に、第１部分の下の導
電層及びその下の接触層をエッチングして除去すること
によってデータ配線及び接触層パターンを完成する。
【００２５】半導体層、接触層及び導電体層を蒸着する
段階で、シャドーフレームを利用してゲートパッド部に
選択的に半導体層、接触層または導電体層が積層されな
いようにすることができ、感光膜パターンはゲートパッ
ド部に対応して、第１または第２の厚さを有したり厚さ
のない第４部分をさらに含むことができる。
段階で、シャドーフレームを利用してゲートパッド部に
選択的に半導体層、接触層または導電体層が積層されな
いようにすることができ、感光膜パターンはゲートパッ
ド部に対応して、第１または第２の厚さを有したり厚さ
のない第４部分をさらに含むことができる。
【００２６】ここで、写真エッチング工程に使用される
マスクは、光の一部のみが透過することができる第１部
分と、光が完全に透過できない第２部分と、光が完全に
透過することができる第３部分とを含み、感光膜パター
ンは陽性感光膜であり、マスクの第１、第２、第３部分
はそれぞれ露光過程で感光膜パターンの第１、第２、第
３部分に対応するように整列されるのが好ましい。
マスクは、光の一部のみが透過することができる第１部
分と、光が完全に透過できない第２部分と、光が完全に
透過することができる第３部分とを含み、感光膜パター
ンは陽性感光膜であり、マスクの第１、第２、第３部分
はそれぞれ露光過程で感光膜パターンの第１、第２、第
３部分に対応するように整列されるのが好ましい。
【００２７】光の透過率を調節するためにマスクの第１
部分は半透明膜を含むことができ、露光段階で使用され
る光源の分解能より大きさの小さいパターンを含むこと
ができる。また、感光膜パターンの第１部分はリフロー
を通じて形成することもできる。
部分は半透明膜を含むことができ、露光段階で使用され
る光源の分解能より大きさの小さいパターンを含むこと
ができる。また、感光膜パターンの第１部分はリフロー
を通じて形成することもできる。
【００２８】このように本発明では画素電極とデータ配
線、半導体層パターンを一度の写真エッチング工程で形
成し、パッドを露出させるための保護膜をエッチングす
る工程は薄膜トランジスタ基板とカラーフィルタ基板と
を配置した後に実施するため、工程が単純化されるので
製造費用を節減することができる。一方、本発明による
他の薄膜トランジスタ基板では、ゲート配線と同一な物
質で補助データ線を形成し、一度の写真エッチング工程
で補助データ線を露出させる接触孔と半導体層パターン
とを形成するのでデータ線の断線を防止しながらも工程
数が増加しない。また、シャドーフレームを利用してパ
ッド部にゲート絶縁膜が積層されないようにすることに
よって製造工程を単純化することができる。
線、半導体層パターンを一度の写真エッチング工程で形
成し、パッドを露出させるための保護膜をエッチングす
る工程は薄膜トランジスタ基板とカラーフィルタ基板と
を配置した後に実施するため、工程が単純化されるので
製造費用を節減することができる。一方、本発明による
他の薄膜トランジスタ基板では、ゲート配線と同一な物
質で補助データ線を形成し、一度の写真エッチング工程
で補助データ線を露出させる接触孔と半導体層パターン
とを形成するのでデータ線の断線を防止しながらも工程
数が増加しない。また、シャドーフレームを利用してパ
ッド部にゲート絶縁膜が積層されないようにすることに
よって製造工程を単純化することができる。
【００２９】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施例について詳細に説明する。
の実施例について詳細に説明する。
【００３０】図１は本発明の実施例による液晶表示装置
の上部及び下部基板を配置した状態を示す断面図であ
り、図２は本発明の実施例による液晶表示装置の平面図
である。
の上部及び下部基板を配置した状態を示す断面図であ
り、図２は本発明の実施例による液晶表示装置の平面図
である。
【００３１】図１及び図２に示されているように、液晶
表示装置の二つの基板のうちの一つの基板は薄膜トラン
ジスタ基板１であり他の一つはカラーフィルタを含む基
板４（以下、カラーフィルタ基板という）であって、通
常、薄膜トランジスタ基板１は下部に配置してカラーフ
ィルタ基板４は上部に配置する。二つの基板１、４の内
側面には各々電界生成電極２、５が形成されており、そ
の上には配向膜３、６が形成されており、各配向膜３、
６は一定の方向にラビングされている。配向膜３、６の
間には液晶分子７が挿入されており、各基板の外側面に
は偏光板８、９が付着されていて、偏光板８、９の偏光
軸が互いに垂直をなすように配置されている。
表示装置の二つの基板のうちの一つの基板は薄膜トラン
ジスタ基板１であり他の一つはカラーフィルタを含む基
板４（以下、カラーフィルタ基板という）であって、通
常、薄膜トランジスタ基板１は下部に配置してカラーフ
ィルタ基板４は上部に配置する。二つの基板１、４の内
側面には各々電界生成電極２、５が形成されており、そ
の上には配向膜３、６が形成されており、各配向膜３、
６は一定の方向にラビングされている。配向膜３、６の
間には液晶分子７が挿入されており、各基板の外側面に
は偏光板８、９が付着されていて、偏光板８、９の偏光
軸が互いに垂直をなすように配置されている。
【００３２】図２に示されているように、薄膜トランジ
スタ基板１はカラーフィルタ基板４より大きく、薄膜ト
ランジスタ基板１に形成されていて外部からの信号を各
配線に伝達するためのパッド部は二つの基板１、４を配
置した時にカラーフィルタ基板４で覆われないで露出さ
れている。
スタ基板１はカラーフィルタ基板４より大きく、薄膜ト
ランジスタ基板１に形成されていて外部からの信号を各
配線に伝達するためのパッド部は二つの基板１、４を配
置した時にカラーフィルタ基板４で覆われないで露出さ
れている。
【００３３】図３はこのような液晶表示装置の製造工程
中の液晶セルを形成する工程を示したものである。
中の液晶セルを形成する工程を示したものである。
【００３４】まず、二つの基板のうちの一つ、例えば、
カラーフィルタ基板に熱硬化性樹脂であるシール剤を印
刷するが、このシール剤は二つの基板を一定の間隙を維
持させながら接着するためのものである。次いで、二つ
の基板の間隔を精密で均一にするために薄膜トランジス
タ基板に一定の大きさのスペーサを塗布する。その次
に、アセンブリー工程で薄膜トランジスタ基板の画素電
極とカラーフィルタ基板のカラーフィルタとを一致させ
て組立ててホットプレスを実施する。その次に、二つの
基板の間に液晶分子を注入して注入口を封合する工程を
実施する。
カラーフィルタ基板に熱硬化性樹脂であるシール剤を印
刷するが、このシール剤は二つの基板を一定の間隙を維
持させながら接着するためのものである。次いで、二つ
の基板の間隔を精密で均一にするために薄膜トランジス
タ基板に一定の大きさのスペーサを塗布する。その次
に、アセンブリー工程で薄膜トランジスタ基板の画素電
極とカラーフィルタ基板のカラーフィルタとを一致させ
て組立ててホットプレスを実施する。その次に、二つの
基板の間に液晶分子を注入して注入口を封合する工程を
実施する。
【００３５】このような液晶表示装置に用いられる薄膜
トランジスタ基板及びその製造方法に関する本発明の実
施例を添付図面に基づいて詳細に説明する。
トランジスタ基板及びその製造方法に関する本発明の実
施例を添付図面に基づいて詳細に説明する。
【００３６】まず、図４は本発明の第１実施例による薄
膜トランジスタ基板の配置図であり、図５は図４のV−
V'線の断面図である。
膜トランジスタ基板の配置図であり、図５は図４のV−
V'線の断面図である。
【００３７】図４及び図５に示されているように、絶縁
基板１０の上に、アルミニウム（Ａｌ）またはアルミニ
ウム合金（Ａｌ ａｌｌｏｙ）、モリブデン（Ｍｏ）ま
たはモリブデン−タングステン（ＭｏＷ）合金、クロム
（Ｃｒ）、タンタル（Ｔａ）などの金属または導電体か
らなるゲート配線と共通電極配線とが形成されている。
ゲート配線は、横方向にのびている走査信号線またはゲ
ート線２１と、ゲート線２１の端に連結されていて外部
から走査信号の印加を受けてゲート線２１に伝達するゲ
ートパッド２３とを含み、ゲート線２１の一部は薄膜ト
ランジスタのゲート電極２２になる。共通電極配線は共
通信号線２４と共通電極２５、２６とを含み、共通信号
線２４は隣接する二つのゲート線２１の間にゲート線２
１と平行で前段のゲート線２１に隣接するように形成さ
れており、共通電極２５、２６は縦方向に形成されて共
通信号線２４と連結されている。ここで、ゲート配線２
１、２２、２３は単一層で形成したが、二重層または三
重層で形成することができる。二重層以上で形成する場
合には一つの層は抵抗の小さい物質で形成して他の層は
他の物質との接触特性が良い物質で形成するのが好まし
い。
基板１０の上に、アルミニウム（Ａｌ）またはアルミニ
ウム合金（Ａｌ ａｌｌｏｙ）、モリブデン（Ｍｏ）ま
たはモリブデン−タングステン（ＭｏＷ）合金、クロム
（Ｃｒ）、タンタル（Ｔａ）などの金属または導電体か
らなるゲート配線と共通電極配線とが形成されている。
ゲート配線は、横方向にのびている走査信号線またはゲ
ート線２１と、ゲート線２１の端に連結されていて外部
から走査信号の印加を受けてゲート線２１に伝達するゲ
ートパッド２３とを含み、ゲート線２１の一部は薄膜ト
ランジスタのゲート電極２２になる。共通電極配線は共
通信号線２４と共通電極２５、２６とを含み、共通信号
線２４は隣接する二つのゲート線２１の間にゲート線２
１と平行で前段のゲート線２１に隣接するように形成さ
れており、共通電極２５、２６は縦方向に形成されて共
通信号線２４と連結されている。ここで、ゲート配線２
１、２２、２３は単一層で形成したが、二重層または三
重層で形成することができる。二重層以上で形成する場
合には一つの層は抵抗の小さい物質で形成して他の層は
他の物質との接触特性が良い物質で形成するのが好まし
い。
【００３８】ゲート配線２１、２２、２３と共通電極配
線２４、２５、２６の上には窒化シリコン（ＳｉＮｘ）
などからなるゲート絶縁膜３０が形成されてこれらを覆
っている。
線２４、２５、２６の上には窒化シリコン（ＳｉＮｘ）
などからなるゲート絶縁膜３０が形成されてこれらを覆
っている。
【００３９】ゲート絶縁膜３０の上には水素化アモルフ
ァスシリコンなどの半導体からなる半導体層パターン４
１が形成されており、半導体層パターン４１の上にはリ
ンなどのｎ型不純物で高濃度にドーピングされているア
モルファスシリコンなどからなる抵抗性接触層パターン
または中間層パターン５１、５２が形成されている。
ァスシリコンなどの半導体からなる半導体層パターン４
１が形成されており、半導体層パターン４１の上にはリ
ンなどのｎ型不純物で高濃度にドーピングされているア
モルファスシリコンなどからなる抵抗性接触層パターン
または中間層パターン５１、５２が形成されている。
【００４０】接触層パターン５１、５２の上にはＣｒ、
ＡｌまたはＡｌ合金などの導電物質からなるデータ配線
６１、６２、６３、６４と画素電極配線６５、６６とが
形成されている。データ配線は縦方向に形成されている
データ線６１、データ線６１の一端部に連結されて外部
から画像信号の印加を受けるデータパッド６４、データ
線６１の一部であるソース電極６２、及びソース電極６
２と分離されているドレーン電極６３からなる。画素電
極配線はゲート線２１及びデータ線６１で囲まれた画素
領域に、ドレーン電極６３と連結されていて横方向に形
成されている画素信号線６５と、画素信号線６５と連結
されていて共通電極２５、２６の間に共通電極２５、２
６と平行に形成されている画素電極６６とを含む。ここ
で、データ配線６１、６２、６３、６４及び画素電極配
線６５、６６もゲート配線２１、２２、２３及び共通電
極配線２４、２５、２６と同様に単一層で形成すること
ができるが、二重層または三重層で形成することもでき
る。
ＡｌまたはＡｌ合金などの導電物質からなるデータ配線
６１、６２、６３、６４と画素電極配線６５、６６とが
形成されている。データ配線は縦方向に形成されている
データ線６１、データ線６１の一端部に連結されて外部
から画像信号の印加を受けるデータパッド６４、データ
線６１の一部であるソース電極６２、及びソース電極６
２と分離されているドレーン電極６３からなる。画素電
極配線はゲート線２１及びデータ線６１で囲まれた画素
領域に、ドレーン電極６３と連結されていて横方向に形
成されている画素信号線６５と、画素信号線６５と連結
されていて共通電極２５、２６の間に共通電極２５、２
６と平行に形成されている画素電極６６とを含む。ここ
で、データ配線６１、６２、６３、６４及び画素電極配
線６５、６６もゲート配線２１、２２、２３及び共通電
極配線２４、２５、２６と同様に単一層で形成すること
ができるが、二重層または三重層で形成することもでき
る。
【００４１】データ配線６１、６２、６３、６４及び画
素電極配線６５、６６の上には保護膜７０が形成されて
いる。図４及び図５に示されているように、保護膜７０
はゲート絶縁膜３０と共にパッド部で除去されてゲート
パッド２３及びデータパッド６４が全て露出されてお
り、ゲートパッド２３の上部のゲート絶縁膜３０及び保
護膜７０が全て除去されているが、データパッド６４部
では保護膜７０は全て除去されているがゲート絶縁膜３
０はデータパッド６４で覆われていない部分のみ除去さ
れている。従って、データパッド６４の下部のゲート絶
縁膜３０は残っている。保護膜７０は窒化シリコンまた
はアクリル系などの有機絶縁物質からなることができ
る。
素電極配線６５、６６の上には保護膜７０が形成されて
いる。図４及び図５に示されているように、保護膜７０
はゲート絶縁膜３０と共にパッド部で除去されてゲート
パッド２３及びデータパッド６４が全て露出されてお
り、ゲートパッド２３の上部のゲート絶縁膜３０及び保
護膜７０が全て除去されているが、データパッド６４部
では保護膜７０は全て除去されているがゲート絶縁膜３
０はデータパッド６４で覆われていない部分のみ除去さ
れている。従って、データパッド６４の下部のゲート絶
縁膜３０は残っている。保護膜７０は窒化シリコンまた
はアクリル系などの有機絶縁物質からなることができ
る。
【００４２】このような薄膜トランジスタ基板の製造方
法について図６乃至図１２と前記の図４及び図５とを参
照して詳細に説明する。
法について図６乃至図１２と前記の図４及び図５とを参
照して詳細に説明する。
【００４３】まず、図６及び図７に示されているよう
に、基板１０の上に金属などの導電体層をスパッタリン
グなどの方法で１，０００Å乃至３，０００Åの厚さに
蒸着してパターニングし、ゲート線２１及びゲートパッ
ド２３を含むゲート配線と、ゲート線２１と平行な共通
信号線２４及び共通信号線２４と連結されている共通電
極２５、２６を含む共通電極配線とを形成する。ここ
で、ゲート線２１の一部はゲート電極２２になる。
に、基板１０の上に金属などの導電体層をスパッタリン
グなどの方法で１，０００Å乃至３，０００Åの厚さに
蒸着してパターニングし、ゲート線２１及びゲートパッ
ド２３を含むゲート配線と、ゲート線２１と平行な共通
信号線２４及び共通信号線２４と連結されている共通電
極２５、２６を含む共通電極配線とを形成する。ここ
で、ゲート線２１の一部はゲート電極２２になる。
【００４４】次いで、図８及び図１２に示されているよ
うに、データ配線６１、６２、６３、６４、画素電極配
線６５、６６、接触層パターン５３及び半導体層４０を
形成する。
うに、データ配線６１、６２、６３、６４、画素電極配
線６５、６６、接触層パターン５３及び半導体層４０を
形成する。
【００４５】まず、図９に示されているように、ゲート
絶縁膜３０、半導体層４０、接触層５０を化学蒸着法を
用いて各々１，５００Å乃至５，０００Å、５００Å乃
至２，０００Å、３００Å乃至６００Åの厚さに連続蒸
着し、金属などの導電体層６０をスパッタリングなどの
方法で１，５００Å乃至３，０００Åの厚さに蒸着した
後、導電体層６０の上部に感光膜９１、９２を形成す
る。
絶縁膜３０、半導体層４０、接触層５０を化学蒸着法を
用いて各々１，５００Å乃至５，０００Å、５００Å乃
至２，０００Å、３００Å乃至６００Åの厚さに連続蒸
着し、金属などの導電体層６０をスパッタリングなどの
方法で１，５００Å乃至３，０００Åの厚さに蒸着した
後、導電体層６０の上部に感光膜９１、９２を形成す
る。
【００４６】この時、透過率の異なる膜が形成されてい
るマスクを利用したり解像度より小さいスリットまたは
モザイクパターンが形成されているマスクを利用して感
光膜９１、９２の厚さを異にする。透過率の異なる膜が
形成されているマスクを利用する場合には、マスクは透
明基板の上のデータ配線及び画素電極配線に該当する部
分に透過率が３％以下である薄膜が形成されており、薄
膜トランジスタのチャンネルに該当する部分に２０％乃
至５０％である薄膜が形成されており、感光膜９１、９
２中のデータ配線及び画素電極が形成される第１部分９
１は最も厚い厚さに形成され、薄膜トランジスタのチャ
ンネルが形成される第２部分９２は第１部分９１より厚
さが薄く、その他の部分は全て除去される。
るマスクを利用したり解像度より小さいスリットまたは
モザイクパターンが形成されているマスクを利用して感
光膜９１、９２の厚さを異にする。透過率の異なる膜が
形成されているマスクを利用する場合には、マスクは透
明基板の上のデータ配線及び画素電極配線に該当する部
分に透過率が３％以下である薄膜が形成されており、薄
膜トランジスタのチャンネルに該当する部分に２０％乃
至５０％である薄膜が形成されており、感光膜９１、９
２中のデータ配線及び画素電極が形成される第１部分９
１は最も厚い厚さに形成され、薄膜トランジスタのチャ
ンネルが形成される第２部分９２は第１部分９１より厚
さが薄く、その他の部分は全て除去される。
【００４７】一方、解像度より小さいスリットまたはモ
ザイクパターンが形成されているマスクを利用する場合
には、薄膜トランジスタのチャンネルに該当する部分に
解像度より小さいスリットまたはモザイクパターンが形
成されているため、図９に示されているように厚さの異
なる感光膜９１、９２を形成することができる。この
時、スリットとモザイクパターンは２μｍ以下の大きさ
を有する。
ザイクパターンが形成されているマスクを利用する場合
には、薄膜トランジスタのチャンネルに該当する部分に
解像度より小さいスリットまたはモザイクパターンが形
成されているため、図９に示されているように厚さの異
なる感光膜９１、９２を形成することができる。この
時、スリットとモザイクパターンは２μｍ以下の大きさ
を有する。
【００４８】次いで、感光膜９２及びその下部の膜、即
ち、導電体層６０、接触層５０及び半導体層４０に対す
るエッチングを進める。この時、データ配線部及び画素
電極部（Ａ）はデータ配線６１、６２、６３、６４、画
素電極配線６５、６６及びその下部の膜がそのまま残っ
ており、チャンネル部（Ｃ）は半導体層パターン４１の
みが残っており、その他の部分（Ｂ）は上の三層６０、
５０、４０が全て除去されてゲート絶縁膜３０が露出さ
れなければならない。
ち、導電体層６０、接触層５０及び半導体層４０に対す
るエッチングを進める。この時、データ配線部及び画素
電極部（Ａ）はデータ配線６１、６２、６３、６４、画
素電極配線６５、６６及びその下部の膜がそのまま残っ
ており、チャンネル部（Ｃ）は半導体層パターン４１の
みが残っており、その他の部分（Ｂ）は上の三層６０、
５０、４０が全て除去されてゲート絶縁膜３０が露出さ
れなければならない。
【００４９】まず、図１０に示されているように、その
他の部分（Ｂ）の露出されている導電体層６０を除去し
てその下部の接触層５０を露出させる。この過程では乾
式エッチングまたは湿式エッチング方法を全て使用する
ことができ、この時、導電体層６０はエッチングされて
感光膜９１、９２は殆どエッチングされない条件下で行
うのが良い。しかし、乾式エッチングの場合、導電体層
６０のみがエッチングされて感光膜９１、９２はエッチ
ングされない条件を見つけるのが難しいので、感光膜９
１、９２も共にエッチングされる条件下で行うことが可
能である。この場合には、湿式エッチングの場合より第
２部分９２の厚さを厚くすることでこの過程で第２部分
９２が除去されて下部の導電体層６０が露出されること
のないようにする。
他の部分（Ｂ）の露出されている導電体層６０を除去し
てその下部の接触層５０を露出させる。この過程では乾
式エッチングまたは湿式エッチング方法を全て使用する
ことができ、この時、導電体層６０はエッチングされて
感光膜９１、９２は殆どエッチングされない条件下で行
うのが良い。しかし、乾式エッチングの場合、導電体層
６０のみがエッチングされて感光膜９１、９２はエッチ
ングされない条件を見つけるのが難しいので、感光膜９
１、９２も共にエッチングされる条件下で行うことが可
能である。この場合には、湿式エッチングの場合より第
２部分９２の厚さを厚くすることでこの過程で第２部分
９２が除去されて下部の導電体層６０が露出されること
のないようにする。
【００５０】このようにすれば、図１０に示されている
ように、チャンネル部（Ｃ）とデータ配線部及び画素電
極部（Ａ）の導電体パターン６７のみが残り、その他の
部分（Ｂ）の導電体層６０は全て除去されてその下部の
接触層５０が露出される。この時、残った導電体パター
ン６７は、ソース及びドレーン電極６２、６３が分離さ
れないで連結されている点以外はデータ配線６１、６
２、６３、６４及び画素電極配線６５、６６の形態と同
一である。また、乾式エッチングを用いた場合、感光膜
９１、９２もある程度の厚さにエッチングされる。
ように、チャンネル部（Ｃ）とデータ配線部及び画素電
極部（Ａ）の導電体パターン６７のみが残り、その他の
部分（Ｂ）の導電体層６０は全て除去されてその下部の
接触層５０が露出される。この時、残った導電体パター
ン６７は、ソース及びドレーン電極６２、６３が分離さ
れないで連結されている点以外はデータ配線６１、６
２、６３、６４及び画素電極配線６５、６６の形態と同
一である。また、乾式エッチングを用いた場合、感光膜
９１、９２もある程度の厚さにエッチングされる。
【００５１】次いで、図１１に示されているように、そ
の他の部分（Ｂ）の露出された接触層５０及びその下部
の半導体層４０を感光膜の第２部分９２と共に乾式エッ
チング方法で同時に除去する。この時のエッチングは感
光膜９１、９２、接触層５０及び半導体層４０（半導体
層と接触層とはエッチング選択性が殆ど無い）が同時に
エッチングされてゲート絶縁膜３０はエッチングされな
い条件下で行わなければならず、特に感光膜９１、９２
と半導体層４０とに対するエッチング比がほぼ同一な条
件でエッチングするのが好ましい。感光膜９１、９２と
半導体層４０とに対するエッチング比が同一な場合、第
２部分９２の厚さは半導体層４０と接触層５０との厚さ
の和と同一であるかそれより小さくなければならない。
の他の部分（Ｂ）の露出された接触層５０及びその下部
の半導体層４０を感光膜の第２部分９２と共に乾式エッ
チング方法で同時に除去する。この時のエッチングは感
光膜９１、９２、接触層５０及び半導体層４０（半導体
層と接触層とはエッチング選択性が殆ど無い）が同時に
エッチングされてゲート絶縁膜３０はエッチングされな
い条件下で行わなければならず、特に感光膜９１、９２
と半導体層４０とに対するエッチング比がほぼ同一な条
件でエッチングするのが好ましい。感光膜９１、９２と
半導体層４０とに対するエッチング比が同一な場合、第
２部分９２の厚さは半導体層４０と接触層５０との厚さ
の和と同一であるかそれより小さくなければならない。
【００５２】このようにすれば、図１１に示されている
ように、チャンネル部（Ｃ）の第２部分９２が除去され
て導電体パターン６７が露出され、その他の部分（Ｂ）
の接触層５０及び半導体層４０が除去されてその下部の
ゲート絶縁膜３０が露出される。一方、データ配線部及
び画素電極部（Ａ）の第１部分９１もエッチングされる
ので厚さが薄くなる。また、この段階で半導体層パター
ン４１が完成する。図面符号５３は導電体パターン６７
の下部の接触層パターンを指す。
ように、チャンネル部（Ｃ）の第２部分９２が除去され
て導電体パターン６７が露出され、その他の部分（Ｂ）
の接触層５０及び半導体層４０が除去されてその下部の
ゲート絶縁膜３０が露出される。一方、データ配線部及
び画素電極部（Ａ）の第１部分９１もエッチングされる
ので厚さが薄くなる。また、この段階で半導体層パター
ン４１が完成する。図面符号５３は導電体パターン６７
の下部の接触層パターンを指す。
【００５３】次いで、アッシングを通じてチャンネル部
（Ｃ）の導電体パターン６７の表面に残っている感光膜
のクズを除去する。アッシング方法としてはプラズマ気
体を用いたりマイクロ波を用いることができ、主に用い
る組成物としては酸素がある。
（Ｃ）の導電体パターン６７の表面に残っている感光膜
のクズを除去する。アッシング方法としてはプラズマ気
体を用いたりマイクロ波を用いることができ、主に用い
る組成物としては酸素がある。
【００５４】その次に、図１２に示されているように、
チャンネル部（Ｃ）の導電体パターン６７及びその下部
の接触層パターン５３をエッチングして除去する。この
時、エッチングは導電体パターン６７と接触層パターン
５３との全てに対して乾式エッチングのみで行うことが
でき、導電体パターン６７に対しては湿式エッチング
で、接触層パターン５３に対しては乾式エッチングで行
うこともできる。この時、図１０に示されているよう
に、半導体層４０の一部が除去されて厚さが薄くなるこ
とがあり、感光膜の第１部分９１もある程度の厚さにエ
ッチングされる。この時のエッチングはゲート絶縁膜３
０がエッチングされない条件で行わなければならず、第
１部分９１がエッチングされてその下部のデータ配線６
１、６２、６３、６４及び画素電極配線６５、６６が露
出されることがないように感光膜が厚いのが好ましい。
チャンネル部（Ｃ）の導電体パターン６７及びその下部
の接触層パターン５３をエッチングして除去する。この
時、エッチングは導電体パターン６７と接触層パターン
５３との全てに対して乾式エッチングのみで行うことが
でき、導電体パターン６７に対しては湿式エッチング
で、接触層パターン５３に対しては乾式エッチングで行
うこともできる。この時、図１０に示されているよう
に、半導体層４０の一部が除去されて厚さが薄くなるこ
とがあり、感光膜の第１部分９１もある程度の厚さにエ
ッチングされる。この時のエッチングはゲート絶縁膜３
０がエッチングされない条件で行わなければならず、第
１部分９１がエッチングされてその下部のデータ配線６
１、６２、６３、６４及び画素電極配線６５、６６が露
出されることがないように感光膜が厚いのが好ましい。
【００５５】このようにすれば、ソース電極６２とドレ
ーン電極６３とが分離されながらデータ配線６１、６
２、６３、６４とその下部の接触層パターン５１、５２
とが完成する。
ーン電極６３とが分離されながらデータ配線６１、６
２、６３、６４とその下部の接触層パターン５１、５２
とが完成する。
【００５６】最後に、データ配線部及び画素電極部
（Ａ）に残っている感光膜の第１部分９１を除去する。
しかし、第１部分９１の除去はチャンネル部（Ｃ）の導
電体パターン６７を除去した後でその下の接触層パター
ン５３を除去する前に行われることもある。
（Ａ）に残っている感光膜の第１部分９１を除去する。
しかし、第１部分９１の除去はチャンネル部（Ｃ）の導
電体パターン６７を除去した後でその下の接触層パター
ン５３を除去する前に行われることもある。
【００５７】また、データ配線を乾式エッチングの可能
な物質で形成する場合には感光膜の厚さを調節すること
によって前述のように数回の中間工程を経ないで一度の
エッチング工程で接触層パターン５１、５２、半導体層
パターン４１、データ配線６１、６２、６３、６４及び
画素電極配線６５、６６を形成することができる。即
ち、Ｂ部分の導電体層６０、接触層５０及び半導体層４
０をエッチングする間にＣ部分の感光膜９２とその下部
の接触層５０とをエッチングしてＡ部分の感光膜９１の
一部のみをエッチングする条件を選択することで一度の
工程で形成することができる。
な物質で形成する場合には感光膜の厚さを調節すること
によって前述のように数回の中間工程を経ないで一度の
エッチング工程で接触層パターン５１、５２、半導体層
パターン４１、データ配線６１、６２、６３、６４及び
画素電極配線６５、６６を形成することができる。即
ち、Ｂ部分の導電体層６０、接触層５０及び半導体層４
０をエッチングする間にＣ部分の感光膜９２とその下部
の接触層５０とをエッチングしてＡ部分の感光膜９１の
一部のみをエッチングする条件を選択することで一度の
工程で形成することができる。
【００５８】このようにしてデータ配線６１、６２、６
３、６４及び画素電極配線６５、６６を形成した後、図
４及び図５に示したように、窒化シリコンをＣＶＤ方法
で蒸着したり有機絶縁物質をスピンコーティングして
２，０００Å以上の厚さを有する保護膜７０を形成す
る。その次に、保護膜７０をゲート絶縁膜３０と共にエ
ッチングしてゲートパッド２３及びデータパッド６４を
露出させ、図２に示したように、アセンブリー工程後に
薄膜トランジスタ基板の露出された部分を乾式エッチン
グで除去したり液晶分子の注入口を封合する工程後に除
去することができる。この時、保護膜７０またはゲート
絶縁膜３０を除去することによって完全に露出されたパ
ッド部は以後にＴＡＢ（tape automated bonding）ＩＣ
（integratedcircuit）が付着され、ＩＣと接触しない
で露出された部分は周辺環境の影響を受けて不良が発生
することがあるので、これに該当する部分にシール剤を
塗布してこれを防止するのが好ましい。
３、６４及び画素電極配線６５、６６を形成した後、図
４及び図５に示したように、窒化シリコンをＣＶＤ方法
で蒸着したり有機絶縁物質をスピンコーティングして
２，０００Å以上の厚さを有する保護膜７０を形成す
る。その次に、保護膜７０をゲート絶縁膜３０と共にエ
ッチングしてゲートパッド２３及びデータパッド６４を
露出させ、図２に示したように、アセンブリー工程後に
薄膜トランジスタ基板の露出された部分を乾式エッチン
グで除去したり液晶分子の注入口を封合する工程後に除
去することができる。この時、保護膜７０またはゲート
絶縁膜３０を除去することによって完全に露出されたパ
ッド部は以後にＴＡＢ（tape automated bonding）ＩＣ
（integratedcircuit）が付着され、ＩＣと接触しない
で露出された部分は周辺環境の影響を受けて不良が発生
することがあるので、これに該当する部分にシール剤を
塗布してこれを防止するのが好ましい。
【００５９】このように本発明の第１実施例ではデータ
配線、画素電極配線、接触層パターンそして半導体層を
一度の写真エッチング工程で形成してパッド部を露出さ
せる工程をアセンブリー工程または液晶注入口封合工程
後に形成するので工程が単純化される。
配線、画素電極配線、接触層パターンそして半導体層を
一度の写真エッチング工程で形成してパッド部を露出さ
せる工程をアセンブリー工程または液晶注入口封合工程
後に形成するので工程が単純化される。
【００６０】本発明の他の実施例による薄膜トランジス
タ基板及びその製造方法について図１３乃至図２３を参
照して詳細に説明する。
タ基板及びその製造方法について図１３乃至図２３を参
照して詳細に説明する。
【００６１】まず、図１３及び図１４を参照して本発明
の第２実施例による薄膜トランジスタ基板の構造につい
て説明する。
の第２実施例による薄膜トランジスタ基板の構造につい
て説明する。
【００６２】図１３及び図１４に示したように、絶縁基
板１１０の上に、アルミニウム（Ａｌ）またはアルミニ
ウム合金（Al Alloy）、モリブデン（Ｍｏ）またはモリ
ブデン−タングステン（ＭｏＷ）合金、クロム（Ｃ
ｒ）、タンタル（Ｔａ）などの金属または導電体からな
るゲート配線と補助データ線１２５、第１及び第２遮光
パターン１２６１、１２６２、共通電極配線が形成され
ている。ゲート配線は、横方向にのびている走査信号線
またはゲート線１２１と、ゲート線１２１の端に連結さ
れていて外部から走査信号の印加を受けてゲート線１２
１に伝達するゲートパッド１２３と、連結部１２４１を
通じてゲートパッド１２３と連結されている縦方向のゲ
ート線短絡台１２４２とを含み、ゲート線１２１の一部
は薄膜トランジスタのゲート電極１２２になる。補助デ
ータ線１２５は二つのゲート線１２１の間にゲート線１
２１と分離されてゲート線１２１に垂直な方向に形成さ
れており、補助データ線１２５の両側には補助データ線
１２５と平行な第１及び第２遮光パターン１２６１、１
２６２が形成されている。共通電極配線は上部及び下部
共通信号線１２７、１２８と共通電極１２９とを含み、
上部及び下部共通信号線１２７、１２８は隣接する二つ
のゲート線１２１の間にゲート線１２１と平行で各々二
つのゲート線１２１に隣接するように形成されており、
共通電極１２９は縦方向に二つの共通信号線１２７、１
２８を連結し、隣接する二つの補助データ線１２５の中
間に形成されている。ここで、全てのゲート線１２１に
連結されているゲート線短絡台１２４２は工程中に発生
する静電気を分散させる役割を果たす。
板１１０の上に、アルミニウム（Ａｌ）またはアルミニ
ウム合金（Al Alloy）、モリブデン（Ｍｏ）またはモリ
ブデン−タングステン（ＭｏＷ）合金、クロム（Ｃ
ｒ）、タンタル（Ｔａ）などの金属または導電体からな
るゲート配線と補助データ線１２５、第１及び第２遮光
パターン１２６１、１２６２、共通電極配線が形成され
ている。ゲート配線は、横方向にのびている走査信号線
またはゲート線１２１と、ゲート線１２１の端に連結さ
れていて外部から走査信号の印加を受けてゲート線１２
１に伝達するゲートパッド１２３と、連結部１２４１を
通じてゲートパッド１２３と連結されている縦方向のゲ
ート線短絡台１２４２とを含み、ゲート線１２１の一部
は薄膜トランジスタのゲート電極１２２になる。補助デ
ータ線１２５は二つのゲート線１２１の間にゲート線１
２１と分離されてゲート線１２１に垂直な方向に形成さ
れており、補助データ線１２５の両側には補助データ線
１２５と平行な第１及び第２遮光パターン１２６１、１
２６２が形成されている。共通電極配線は上部及び下部
共通信号線１２７、１２８と共通電極１２９とを含み、
上部及び下部共通信号線１２７、１２８は隣接する二つ
のゲート線１２１の間にゲート線１２１と平行で各々二
つのゲート線１２１に隣接するように形成されており、
共通電極１２９は縦方向に二つの共通信号線１２７、１
２８を連結し、隣接する二つの補助データ線１２５の中
間に形成されている。ここで、全てのゲート線１２１に
連結されているゲート線短絡台１２４２は工程中に発生
する静電気を分散させる役割を果たす。
【００６３】本発明でゲート配線１２１、１２２、１２
３、１２４１、１２４２、補助データ線１２５、遮光パ
ターン１２６１、１２６２及び共通電極配線１２７、１
２８、１２９は単一層で形成することができ、二重層ま
たは三重層で形成することもできる。二重層以上に形成
する場合には、一つの層は抵抗の小さい物質で形成して
他の層は他の物質との接触特性が良い物質で形成するの
が好ましい。
３、１２４１、１２４２、補助データ線１２５、遮光パ
ターン１２６１、１２６２及び共通電極配線１２７、１
２８、１２９は単一層で形成することができ、二重層ま
たは三重層で形成することもできる。二重層以上に形成
する場合には、一つの層は抵抗の小さい物質で形成して
他の層は他の物質との接触特性が良い物質で形成するの
が好ましい。
【００６４】ゲート配線１２１、１２２、１２３、１２
４１、１２４２、補助データ線１２５、遮光パターン１
２６１、１２６２及び共通電極配線１２７、１２８、１
２９の上には窒化シリコン（ＳｉＮｘ）などからなるゲ
ート絶縁膜１３０が形成されてこれらを覆っており、補
助データ線１２５、ゲートパッド１２３、そしてゲート
線短絡台１２４２を各々露出させる第１乃至第３接触孔
１３１、１３２、１３３が形成されている。
４１、１２４２、補助データ線１２５、遮光パターン１
２６１、１２６２及び共通電極配線１２７、１２８、１
２９の上には窒化シリコン（ＳｉＮｘ）などからなるゲ
ート絶縁膜１３０が形成されてこれらを覆っており、補
助データ線１２５、ゲートパッド１２３、そしてゲート
線短絡台１２４２を各々露出させる第１乃至第３接触孔
１３１、１３２、１３３が形成されている。
【００６５】ゲート絶縁膜１３０の上には水素化アモル
ファスシリコン（hydrogenated amorphous silicon）な
どの半導体からなる半導体層パターン１４１が形成され
ており、半導体層パターン１４１の上にはリンなどのｎ
型不純物で高濃度にドーピングされているアモルファス
シリコンなどからなる抵抗性接触層パターンまたは中間
層パターン１５１、１５２が形成されている。
ファスシリコン（hydrogenated amorphous silicon）な
どの半導体からなる半導体層パターン１４１が形成され
ており、半導体層パターン１４１の上にはリンなどのｎ
型不純物で高濃度にドーピングされているアモルファス
シリコンなどからなる抵抗性接触層パターンまたは中間
層パターン１５１、１５２が形成されている。
【００６６】接触層パターン１５１、１５２の上にはＭ
ｏまたはＭｏＷ合金、Ｃｒ、ＡｌまたはＡｌ合金、Ｔａ
などの導電物質からなるデータ配線、画素電極１６１及
び補助ゲートパッド１６７が形成されている。データ配
線は縦方向に形成されているデータ線１６２、データ線
１６２の一部であってゲート線１２１の上部に位置する
薄膜トランジスタのソース電極１６３、ゲート電極１２
２または薄膜トランジスタのチャンネル部（Ｃ）に対し
てソース電極１６３の反対側に位置する薄膜トランジス
タのドレーン電極１６４、データ線１６２の一端部に連
結されて外部から画像信号の印加を受けるデータパッド
１６５、及び連結部１６６１を通じてデータパッド１６
５と連結されている横方向のデータ線短絡台１６６２を
含む。データ線短絡台１６６２は静電気放電による素子
の破壊を防止するためのものであって、接触孔１３３を
通じてゲート線短絡台１２４２と連結されている。従っ
て、ゲート配線１２１、１２２、１２３、１２４１、１
２４２またはデータ配線１６２、１６３、１６４、１６
５、１６６１、１６６２のうちのいずれかに静電気が印
加されても全ての配線に分散されるようにする。しか
し、この短絡台１２４２、１６６２は後に除去され、こ
れらを除去する時に線１００に沿って基板を切断する。
画素電極１６１は上部及び下部共通信号線１２７、１２
８、そして第１及び第２遮光パターン１２６１、１２６
２と端部が重畳して中間部分は導電物質が除去されてリ
ング形態をなしている。ここでは画素電極１６１が第１
及び第２遮光パターン１２６１、１２６２と一部重畳し
ているが、重畳しないようにすることもできる。この時
には画素電極１６１と第１及び第２遮光パターン１２６
１、１２６２との間の距離が２μｍ以内になるようにす
る。
ｏまたはＭｏＷ合金、Ｃｒ、ＡｌまたはＡｌ合金、Ｔａ
などの導電物質からなるデータ配線、画素電極１６１及
び補助ゲートパッド１６７が形成されている。データ配
線は縦方向に形成されているデータ線１６２、データ線
１６２の一部であってゲート線１２１の上部に位置する
薄膜トランジスタのソース電極１６３、ゲート電極１２
２または薄膜トランジスタのチャンネル部（Ｃ）に対し
てソース電極１６３の反対側に位置する薄膜トランジス
タのドレーン電極１６４、データ線１６２の一端部に連
結されて外部から画像信号の印加を受けるデータパッド
１６５、及び連結部１６６１を通じてデータパッド１６
５と連結されている横方向のデータ線短絡台１６６２を
含む。データ線短絡台１６６２は静電気放電による素子
の破壊を防止するためのものであって、接触孔１３３を
通じてゲート線短絡台１２４２と連結されている。従っ
て、ゲート配線１２１、１２２、１２３、１２４１、１
２４２またはデータ配線１６２、１６３、１６４、１６
５、１６６１、１６６２のうちのいずれかに静電気が印
加されても全ての配線に分散されるようにする。しか
し、この短絡台１２４２、１６６２は後に除去され、こ
れらを除去する時に線１００に沿って基板を切断する。
画素電極１６１は上部及び下部共通信号線１２７、１２
８、そして第１及び第２遮光パターン１２６１、１２６
２と端部が重畳して中間部分は導電物質が除去されてリ
ング形態をなしている。ここでは画素電極１６１が第１
及び第２遮光パターン１２６１、１２６２と一部重畳し
ているが、重畳しないようにすることもできる。この時
には画素電極１６１と第１及び第２遮光パターン１２６
１、１２６２との間の距離が２μｍ以内になるようにす
る。
【００６７】データ配線１６２、１６３、１６４、１６
５、１６６１、１６６２、画素電極１６１及び補助ゲー
トパッド１６７の上には保護膜１７０が形成されてい
る。保護膜１７０はゲート絶縁膜１３０と共にパッド部
及び短絡台部で除去されてゲートパッド１２３、連結部
１２４１、ゲート線短絡台１２４２、データパッド１６
５、連結部１６６１及びデータ線短絡台１６６２が全て
露出されている。ここで、ゲートパッド１２３、連結部
１２４１及びゲート線短絡台１２４２は上部のゲート絶
縁膜１３０及び保護膜１７０が全て除去されており、デ
ータパッド１６５、連結部１６６１、データ線短絡台１
６６２は上部の保護膜１７０が全て除去されているが、
ゲート絶縁膜１３０はこれらで覆われていない部分のみ
が除去されている。保護膜１７０は窒化シリコンまたは
アクリル系などの有機絶縁物質からなることができる。
５、１６６１、１６６２、画素電極１６１及び補助ゲー
トパッド１６７の上には保護膜１７０が形成されてい
る。保護膜１７０はゲート絶縁膜１３０と共にパッド部
及び短絡台部で除去されてゲートパッド１２３、連結部
１２４１、ゲート線短絡台１２４２、データパッド１６
５、連結部１６６１及びデータ線短絡台１６６２が全て
露出されている。ここで、ゲートパッド１２３、連結部
１２４１及びゲート線短絡台１２４２は上部のゲート絶
縁膜１３０及び保護膜１７０が全て除去されており、デ
ータパッド１６５、連結部１６６１、データ線短絡台１
６６２は上部の保護膜１７０が全て除去されているが、
ゲート絶縁膜１３０はこれらで覆われていない部分のみ
が除去されている。保護膜１７０は窒化シリコンまたは
アクリル系などの有機絶縁物質からなることができる。
【００６８】以下、本発明の第２実施例による薄膜トラ
ンジスタ基板の製造方法について図１５乃至図２３と前
記の図１３及び図１４を参照して詳細に説明する。
ンジスタ基板の製造方法について図１５乃至図２３と前
記の図１３及び図１４を参照して詳細に説明する。
【００６９】まず、図１５及び図１６に示したように、
基板１１０の上に金属などの導電体層をスパッタリング
などの方法で１，０００Å乃至３，０００Åの厚さに蒸
着してパターニングし、ゲート配線１２１、１２２、１
２３、１２４１、１２４２、共通電極配線１２７、１２
８、１２９、補助データ線１２５、そして第１及び第２
遮光パターン１２６１、１２６２を形成する。ゲート配
線はゲート線１２１と、ゲートパッド１２３と、連結部
１２４１を通じてゲートパッド１２３と連結されている
ゲート線短絡台１２４２とを含み、ゲート線１２１の一
部はゲート電極１２２になる。共通電極配線１２７、１
２８、１２９は二つのゲート線１２１の間の上部及び下
部共通信号線１２７、１２８と、これらと連結されてい
る共通電極１２９とを含む。
基板１１０の上に金属などの導電体層をスパッタリング
などの方法で１，０００Å乃至３，０００Åの厚さに蒸
着してパターニングし、ゲート配線１２１、１２２、１
２３、１２４１、１２４２、共通電極配線１２７、１２
８、１２９、補助データ線１２５、そして第１及び第２
遮光パターン１２６１、１２６２を形成する。ゲート配
線はゲート線１２１と、ゲートパッド１２３と、連結部
１２４１を通じてゲートパッド１２３と連結されている
ゲート線短絡台１２４２とを含み、ゲート線１２１の一
部はゲート電極１２２になる。共通電極配線１２７、１
２８、１２９は二つのゲート線１２１の間の上部及び下
部共通信号線１２７、１２８と、これらと連結されてい
る共通電極１２９とを含む。
【００７０】その次に、図１７及び図２１に示したよう
に、接触層パターン１５３、半導体層１４０及び接触孔
１３１、１３２、１３３を形成する。
に、接触層パターン１５３、半導体層１４０及び接触孔
１３１、１３２、１３３を形成する。
【００７１】まず、図１８に示したように、ゲート絶縁
膜１３０、半導体層１４０、接触層１５０を化学蒸着法
を用いて各々１，５００Å乃至５，０００Å、５００Å
乃至２，０００Å、３００Å乃至６００Åの厚さに連続
蒸着した後、接触層１５０の上部に感光膜１９１、１９
２を形成する。この時、前述の第１実施例と同様に透過
率の異なる膜が形成されているマスクや解像度より小さ
いスリットまたはモザイクパターンが形成されているマ
スクを利用して感光膜１９１、１９２の接触層パターン
１５３及び半導体層パターン１４１が形成される第３部
分１９１は最も厚い厚さに形成し、接触孔１３１、１３
２、１３３が形成される部分は全て除去し、残り、即ち
第４部分１９２は第３部分１９１より厚さが薄くなるよ
うにする。
膜１３０、半導体層１４０、接触層１５０を化学蒸着法
を用いて各々１，５００Å乃至５，０００Å、５００Å
乃至２，０００Å、３００Å乃至６００Åの厚さに連続
蒸着した後、接触層１５０の上部に感光膜１９１、１９
２を形成する。この時、前述の第１実施例と同様に透過
率の異なる膜が形成されているマスクや解像度より小さ
いスリットまたはモザイクパターンが形成されているマ
スクを利用して感光膜１９１、１９２の接触層パターン
１５３及び半導体層パターン１４１が形成される第３部
分１９１は最も厚い厚さに形成し、接触孔１３１、１３
２、１３３が形成される部分は全て除去し、残り、即ち
第４部分１９２は第３部分１９１より厚さが薄くなるよ
うにする。
【００７２】次いで、感光膜１９２及びその下部の膜、
即ち、接触層１５０、半導体層１４０及びゲート絶縁膜
１３０に対するエッチングを行う。この時、接触層パタ
ーン１５３及び半導体層パターン１４１が形成される部
分は接触層１５０と半導体層１４０とがそのまま残って
おり、接触孔１３１、１３２、１３３が形成される部分
は接触層１５０、半導体層１４０及びゲート絶縁膜１３
０が除去されて下部のゲートパッド１２３、ゲート線短
絡台１２４２及び補助データ線１２５が露出され、残り
の部分は接触層１５０と半導体層１４０とが全て除去さ
れてゲート絶縁膜１３０のみが残っていなければならな
い。
即ち、接触層１５０、半導体層１４０及びゲート絶縁膜
１３０に対するエッチングを行う。この時、接触層パタ
ーン１５３及び半導体層パターン１４１が形成される部
分は接触層１５０と半導体層１４０とがそのまま残って
おり、接触孔１３１、１３２、１３３が形成される部分
は接触層１５０、半導体層１４０及びゲート絶縁膜１３
０が除去されて下部のゲートパッド１２３、ゲート線短
絡台１２４２及び補助データ線１２５が露出され、残り
の部分は接触層１５０と半導体層１４０とが全て除去さ
れてゲート絶縁膜１３０のみが残っていなければならな
い。
【００７３】まず、図１９に示すように、乾式エッチン
グまたは湿式エッチング方法で接触孔１３１、１３２、
１３３が形成される部分の露出されている接触層１５
０、半導体層１４０及びゲート絶縁膜１３０を除去す
る。
グまたは湿式エッチング方法で接触孔１３１、１３２、
１３３が形成される部分の露出されている接触層１５
０、半導体層１４０及びゲート絶縁膜１３０を除去す
る。
【００７４】次いで、図２０に示すように、アッシング
のような方法で第４部分１９２を除去してその下部の接
触層１５０を露出する。ここで、第３部分１９１の上部
もある程度除去されて厚さが薄くなる。
のような方法で第４部分１９２を除去してその下部の接
触層１５０を露出する。ここで、第３部分１９１の上部
もある程度除去されて厚さが薄くなる。
【００７５】その次に、図２１に示したように、露出さ
れた接触層１５０及び半導体層１４０をエッチングして
接触層パターン１５３と半導体層パターン１４１とを形
成し、残っている感光膜の第３部分１９１を除去する。
れた接触層１５０及び半導体層１４０をエッチングして
接触層パターン１５３と半導体層パターン１４１とを形
成し、残っている感光膜の第３部分１９１を除去する。
【００７６】その次に、図２２及び図２３に示したよう
に、金属などの導電体層をスパッタリングなどの方法で
１，５００Å乃至３，０００Åの厚さに蒸着した後、パ
ターニングして、画素電極１６１と、データ線１６２、
ドレーン電極１６４、データパッド１６５、連結部１６
６１及びデータ線短絡台１６６２を含むデータ配線と、
補助ゲートパッド１６７とを形成する。ここで、データ
線１６２の一部はソース電極１６３になる。次いで、露
出された接触層パターン１５３をエッチングして接触層
パターン１５１、１５２を完成する。この時、画素電極
１６１は上部及び下部共通信号線１２７、１２８、そし
て第１及び第２遮光パターン１２６１、１２６２の一部
と重畳して中間部分が除去されてリング形態をなすよう
にする。ここでは画素電極１６１が第１及び第２遮光パ
ターン１２６１、１２６２と一部重畳するようにする
が、画素電極１６１と第１及び第２遮光パターン１２６
１、１２６２とが２μｍ以内の間隔をおいて離れている
ように形成することもできる。補助ゲートパッド１６７
はゲートパッド１２３と外部回路装置との接着性を補完
してパッドを保護する役割を果たすものであって必須の
ものではなく、これの適用如何は選択的である。
に、金属などの導電体層をスパッタリングなどの方法で
１，５００Å乃至３，０００Åの厚さに蒸着した後、パ
ターニングして、画素電極１６１と、データ線１６２、
ドレーン電極１６４、データパッド１６５、連結部１６
６１及びデータ線短絡台１６６２を含むデータ配線と、
補助ゲートパッド１６７とを形成する。ここで、データ
線１６２の一部はソース電極１６３になる。次いで、露
出された接触層パターン１５３をエッチングして接触層
パターン１５１、１５２を完成する。この時、画素電極
１６１は上部及び下部共通信号線１２７、１２８、そし
て第１及び第２遮光パターン１２６１、１２６２の一部
と重畳して中間部分が除去されてリング形態をなすよう
にする。ここでは画素電極１６１が第１及び第２遮光パ
ターン１２６１、１２６２と一部重畳するようにする
が、画素電極１６１と第１及び第２遮光パターン１２６
１、１２６２とが２μｍ以内の間隔をおいて離れている
ように形成することもできる。補助ゲートパッド１６７
はゲートパッド１２３と外部回路装置との接着性を補完
してパッドを保護する役割を果たすものであって必須の
ものではなく、これの適用如何は選択的である。
【００７７】最後に、図１３及び図１４に示したよう
に、窒化シリコンをＣＶＤ方法で蒸着したり有機絶縁物
質をスピンコーティングして２，０００Å以上の厚さを
有する保護膜１７０を形成する。次いで、前述の第１実
施例と同様にアセンブリー工程または液晶分子注入口封
合工程後に露出された保護膜１７０とゲート絶縁膜１３
０とをエッチングして補助ゲートパッド１６７、データ
パッド１６５、連結部１２４１、１６６１及び短絡台１
２４２、１６６２を露出させる。
に、窒化シリコンをＣＶＤ方法で蒸着したり有機絶縁物
質をスピンコーティングして２，０００Å以上の厚さを
有する保護膜１７０を形成する。次いで、前述の第１実
施例と同様にアセンブリー工程または液晶分子注入口封
合工程後に露出された保護膜１７０とゲート絶縁膜１３
０とをエッチングして補助ゲートパッド１６７、データ
パッド１６５、連結部１２４１、１６６１及び短絡台１
２４２、１６６２を露出させる。
【００７８】本発明の第２実施例では、半導体層パター
ンの形成時にゲート絶縁膜に接触孔を形成することでゲ
ート配線とデータ配線とが接触することができるように
するので、短絡台を形成することができる。また、ここ
ではゲートパッドとデータパッドを各々ゲート配線とデ
ータ配線物質で形成したが、ゲート配線とデータ配線の
うちの適当な物質で各々のパッドを形成して接触孔を通
じて配線と連結させることができる。
ンの形成時にゲート絶縁膜に接触孔を形成することでゲ
ート配線とデータ配線とが接触することができるように
するので、短絡台を形成することができる。また、ここ
ではゲートパッドとデータパッドを各々ゲート配線とデ
ータ配線物質で形成したが、ゲート配線とデータ配線の
うちの適当な物質で各々のパッドを形成して接触孔を通
じて配線と連結させることができる。
【００７９】一方、製造工程を単純化するためにシャド
ーフレームを利用してパッド部を覆うことによってゲー
ト絶縁膜または半導体層が積層されないようにしてパッ
ドを露出させることができる。
ーフレームを利用してパッド部を覆うことによってゲー
ト絶縁膜または半導体層が積層されないようにしてパッ
ドを露出させることができる。
【００８０】まず、図２４乃至図２８を参照して本発明
の実施例による薄膜トランジスタ基板の構造について詳
細に説明する。
の実施例による薄膜トランジスタ基板の構造について詳
細に説明する。
【００８１】図２４に示すように、一つの絶縁基板に同
時に一つまたは多数の液晶表示装置用パネル領域が形成
される。例えば、図２４のように、ガラス基板１一つに
６つの液晶表示装置用パネル領域２１０、２２０、２３
０、２４０、２５０、２６０が形成され、形成されたパ
ネルが薄膜トランジスタパネルである場合、パネル領域
２１０、２２０、２３０、２４０、２５０、２６０は多
数の画素からなる画面表示部２１１、２２１、２３１、
２４１、２５１、２６１と周辺部２１２、２２２、２３
２、２４２、２５２、２６２とを含む。画面表示部２１
１、２２１、２３１、２４１、２５１、２６１には主に
薄膜トランジスタ、ゲート線及びデータ線を含む配線及
び画素電極、または共通電極などが行列の形態に反復的
に配置され、周辺部２１２、２２２、２３２、２４２、
２５２、２６２には駆動素子などと連結される要素、即
ちパッドと静電気保護回路などが配置される。
時に一つまたは多数の液晶表示装置用パネル領域が形成
される。例えば、図２４のように、ガラス基板１一つに
６つの液晶表示装置用パネル領域２１０、２２０、２３
０、２４０、２５０、２６０が形成され、形成されたパ
ネルが薄膜トランジスタパネルである場合、パネル領域
２１０、２２０、２３０、２４０、２５０、２６０は多
数の画素からなる画面表示部２１１、２２１、２３１、
２４１、２５１、２６１と周辺部２１２、２２２、２３
２、２４２、２５２、２６２とを含む。画面表示部２１
１、２２１、２３１、２４１、２５１、２６１には主に
薄膜トランジスタ、ゲート線及びデータ線を含む配線及
び画素電極、または共通電極などが行列の形態に反復的
に配置され、周辺部２１２、２２２、２３２、２４２、
２５２、２６２には駆動素子などと連結される要素、即
ちパッドと静電気保護回路などが配置される。
【００８２】図２５は図２４の一つのパネル領域に形成
された液晶表示装置用薄膜トランジスタ基板の配置を概
略的に示した配置図である。
された液晶表示装置用薄膜トランジスタ基板の配置を概
略的に示した配置図である。
【００８３】図２５のように、線１５０に囲まれた画面
表示部２１１、２２１、２３１、２４１、２５１、２６
１には画素配線６５、６６とゲート線２１、データ線６
１及び共通配線２４、２５を含む配線などが形成されて
いる。画面表示部の外側の周辺部２１２、２２２、２３
２、２４２、２５２、２６２にはゲート線２１の端に電
気的に連結されたゲートパッド２３とデータ線６１の端
に連結されたデータパッド６４とが配置されている。
表示部２１１、２２１、２３１、２４１、２５１、２６
１には画素配線６５、６６とゲート線２１、データ線６
１及び共通配線２４、２５を含む配線などが形成されて
いる。画面表示部の外側の周辺部２１２、２２２、２３
２、２４２、２５２、２６２にはゲート線２１の端に電
気的に連結されたゲートパッド２３とデータ線６１の端
に連結されたデータパッド６４とが配置されている。
【００８４】図２４において、周辺部２１２、２２２、
２３２、２４２、２５２、２６２はゲートパッド２３が
形成されている縦部分のゲートパッド部とデータパッド
６４が形成されている横部分のデータパッド部とに分離
することができる。
２３２、２４２、２５２、２６２はゲートパッド２３が
形成されている縦部分のゲートパッド部とデータパッド
６４が形成されている横部分のデータパッド部とに分離
することができる。
【００８５】図２６乃至図２８は図２５の画面表示部の
薄膜トランジスタと画素電極及び配線と周辺部のパッド
などを拡大して示したものであって、図２６は配置図で
あり、図２７は図２６のXXII−XXII'線に沿って切断し
て示した図面で画面表示部の画素部を示した断面図であ
り、図２８は図２６のXXIII−XXIII'線に沿って切断し
て示した図面でゲートパッド部及びデータパッド部を示
した断面図である。
薄膜トランジスタと画素電極及び配線と周辺部のパッド
などを拡大して示したものであって、図２６は配置図で
あり、図２７は図２６のXXII−XXII'線に沿って切断し
て示した図面で画面表示部の画素部を示した断面図であ
り、図２８は図２６のXXIII−XXIII'線に沿って切断し
て示した図面でゲートパッド部及びデータパッド部を示
した断面図である。
【００８６】図２６乃至図２８に示されているように、
大部分の構造は第１実施例による構造と同一である。
大部分の構造は第１実施例による構造と同一である。
【００８７】しかし、第１実施例と異なり、ゲートパッ
ド２３が形成されている周辺部にはゲート絶縁膜３０が
除去されてゲートパッド２３が露出されており、保護膜
は形成されていない。
ド２３が形成されている周辺部にはゲート絶縁膜３０が
除去されてゲートパッド２３が露出されており、保護膜
は形成されていない。
【００８８】ここで、画素配線６５、６６と共通配線２
４、２５とは互いに重畳して維持蓄電器をなす。接触層
パターン５１、５２はその下部の半導体パターン４１と
その上部のデータ配線６１、６２、６３、６４との接触
抵抗を低くする役割を果たし、データ配線６１、６２、
６３、６４及び画素配線６５、６６と完全に同一な形態
を有する。即ち、データ線部中間層パターン５１はデー
タ線部６１、６２、６４と同一で、ドレーン電極用中間
層パターン５２はドレーン電極６３及び画素配線６４、
６５と同一である。また、半導体パターン４１は薄膜ト
ランジスタのチャンネル部（Ｃ）を除けばデータ配線６
１、６２、６３、６４、画素配線６５、６６及び接触層
パターン５１、５２と同一な形態をしている。具体的に
は、薄膜トランジスタ用半導体パターン４１はデータ配
線及び接触層パターンの残りの部分と多少異なる。即
ち、薄膜トランジスタのチャンネル部（Ｃ）においてデ
ータ線部６１、６２、６４、特にソース電極６２とドレ
ーン電極６３とが分離されていてデータ線部中間層５１
とドレーン電極用接触層パターン５２とも分離されてい
るが、薄膜トランジスタ用半導体パターン４１はここで
切れずに連結されて薄膜トランジスタのチャンネルを生
成する。
４、２５とは互いに重畳して維持蓄電器をなす。接触層
パターン５１、５２はその下部の半導体パターン４１と
その上部のデータ配線６１、６２、６３、６４との接触
抵抗を低くする役割を果たし、データ配線６１、６２、
６３、６４及び画素配線６５、６６と完全に同一な形態
を有する。即ち、データ線部中間層パターン５１はデー
タ線部６１、６２、６４と同一で、ドレーン電極用中間
層パターン５２はドレーン電極６３及び画素配線６４、
６５と同一である。また、半導体パターン４１は薄膜ト
ランジスタのチャンネル部（Ｃ）を除けばデータ配線６
１、６２、６３、６４、画素配線６５、６６及び接触層
パターン５１、５２と同一な形態をしている。具体的に
は、薄膜トランジスタ用半導体パターン４１はデータ配
線及び接触層パターンの残りの部分と多少異なる。即
ち、薄膜トランジスタのチャンネル部（Ｃ）においてデ
ータ線部６１、６２、６４、特にソース電極６２とドレ
ーン電極６３とが分離されていてデータ線部中間層５１
とドレーン電極用接触層パターン５２とも分離されてい
るが、薄膜トランジスタ用半導体パターン４１はここで
切れずに連結されて薄膜トランジスタのチャンネルを生
成する。
【００８９】このような本発明の実施例による液晶表示
装置用基板では、半導体パターン４１または接触層パタ
ーン５１、５２はデータ配線６１、６２、６３、６４及
び画素配線６５、６６の外側に張り出すように形成され
ることもできる。また、データ配線６１、６２、６３、
６４及び半導体パターン４１を覆っており、データパッ
ド６４及びゲートパッド２３を露出させ、窒化シリコン
やアクリル系などの有機絶縁物質からなる保護膜をさら
に含むことができ、保護膜の上にデータ配線と電気的に
連結されている補助データ配線をさらに含むことができ
る。
装置用基板では、半導体パターン４１または接触層パタ
ーン５１、５２はデータ配線６１、６２、６３、６４及
び画素配線６５、６６の外側に張り出すように形成され
ることもできる。また、データ配線６１、６２、６３、
６４及び半導体パターン４１を覆っており、データパッ
ド６４及びゲートパッド２３を露出させ、窒化シリコン
やアクリル系などの有機絶縁物質からなる保護膜をさら
に含むことができ、保護膜の上にデータ配線と電気的に
連結されている補助データ配線をさらに含むことができ
る。
【００９０】以下、本発明の実施例による液晶表示装置
用基板の製造方法について図２９乃至４９と前記の図２
４乃至図２８とを参照して詳細に説明する。
用基板の製造方法について図２９乃至４９と前記の図２
４乃至図２８とを参照して詳細に説明する。
【００９１】まず、図２９乃至３１に示すように、金属
などの導電体層をスパッタリングなどの方法で１，００
０Å乃至３，０００Åの厚さに蒸着し、第１マスクを利
用して乾式または湿式エッチングして、基板１０の上に
ゲート線２１、ゲートパッド２３及びゲート電極２２を
含むゲート配線と共通信号線２４及び共通電極２５を含
む共通配線とを形成する。
などの導電体層をスパッタリングなどの方法で１，００
０Å乃至３，０００Åの厚さに蒸着し、第１マスクを利
用して乾式または湿式エッチングして、基板１０の上に
ゲート線２１、ゲートパッド２３及びゲート電極２２を
含むゲート配線と共通信号線２４及び共通電極２５を含
む共通配線とを形成する。
【００９２】次に、図３２及び３３に示すように、ゲー
ト絶縁膜３０、半導体層４０、中間層５０を化学蒸着法
を利用して各々１，５００Å乃至５，０００Å、５００
Å乃至２，０００Å、３００Å乃至６００Åの厚さに連
続蒸着し、次に金属などの導電体層６０をスパッタリン
グなどの方法で１，５００Å乃至３，０００Åの厚さに
蒸着した後、その上に感光膜９０を１μｍ乃至２μｍの
厚さに塗布する。ここで、ゲートパッド２３が形成され
ているゲートパッド部にはゲート絶縁膜３０が積層され
ないように形成し、半導体層４０及び中間層５０または
導電体層６０も選択的に積層されないように形成するこ
とができる。このために図３４に示されているように周
辺部のゲートパッド部に非成膜領域２００を有するシャ
ドーマスク１００を利用する。図３４の斜線を引いた部
分２００は蒸着工程で薄膜が積層されないように覆われ
る遮光幕が形成されている非成膜領域を示したものであ
る。もちろん、後にデータパッド６４が形成されるデー
タパッド部にも三層膜３０、４０、５０が選択的に積層
されないように周辺部２１２、２２２、２３２、２４２
の全てにもシャドーマスク１００に非成膜領域を設ける
こともできる。
ト絶縁膜３０、半導体層４０、中間層５０を化学蒸着法
を利用して各々１，５００Å乃至５，０００Å、５００
Å乃至２，０００Å、３００Å乃至６００Åの厚さに連
続蒸着し、次に金属などの導電体層６０をスパッタリン
グなどの方法で１，５００Å乃至３，０００Åの厚さに
蒸着した後、その上に感光膜９０を１μｍ乃至２μｍの
厚さに塗布する。ここで、ゲートパッド２３が形成され
ているゲートパッド部にはゲート絶縁膜３０が積層され
ないように形成し、半導体層４０及び中間層５０または
導電体層６０も選択的に積層されないように形成するこ
とができる。このために図３４に示されているように周
辺部のゲートパッド部に非成膜領域２００を有するシャ
ドーマスク１００を利用する。図３４の斜線を引いた部
分２００は蒸着工程で薄膜が積層されないように覆われ
る遮光幕が形成されている非成膜領域を示したものであ
る。もちろん、後にデータパッド６４が形成されるデー
タパッド部にも三層膜３０、４０、５０が選択的に積層
されないように周辺部２１２、２２２、２３２、２４２
の全てにもシャドーマスク１００に非成膜領域を設ける
こともできる。
【００９３】ここでは、ゲートパッド部に三層膜３０、
４０、５０が全て形成されないように周辺部に非成膜領
域２００を設けたが、選択的にゲートパッド部に図３５
に示されているように半導体層４０及び中間層５０を積
層することもできる。もちろん、図面には示されていな
いが、シャドーマスク１００を利用してゲートパッド部
に導電体層６０が形成されないようにすることもでき
る。
４０、５０が全て形成されないように周辺部に非成膜領
域２００を設けたが、選択的にゲートパッド部に図３５
に示されているように半導体層４０及び中間層５０を積
層することもできる。もちろん、図面には示されていな
いが、シャドーマスク１００を利用してゲートパッド部
に導電体層６０が形成されないようにすることもでき
る。
【００９４】その後、第２マスクを通じて感光膜９０に
光を照射した後に現像して図３６及び３７に示したよう
に感光膜パターン９１、９２を形成する。この時、感光
膜パターン９１、９２の中の薄膜トランジスタのチャン
ネル部（Ｃ）、即ち、ソース電極６２とドレーン電極６
３との間に位置した第１部分９２はデータ及び画素配線
部（Ａ）、即ち、データ配線６１、６２、６３、６４及
び画素配線６５、６６が形成される部分に位置した第２
部分９１より厚さが薄くなるようにして、その他の部分
（Ｂ）の感光膜は全て除去する。この時、チャンネル部
（Ｃ）に残っている感光膜９２の厚さとデータ配線部
（Ａ）に残っている感光膜９１の厚さとの比は後述する
エッチング工程の工程条件に従って異にしなければなら
ず、第１部分９２の厚さを第２部分９１の厚さの１/２
以下にするのが好ましく、第２部分の厚さは１．６乃至
１．９μｍ程度に形成し、第１部分９２の厚さは２，０
００〜５，０００Å以下の範囲で３，０００〜４，００
０Å程度に形成するのが良い。ここで、感光膜が陽性で
ある場合、データ配線部（Ａ）の透過率は３％以下であ
り、チャンネル部（Ｃ）の透過率は２０〜６０％、より
好ましくは３０〜４０％、その他の部分（Ｂ）の透過率
は９０％以上になるようにマスクを製作するのが好まし
い。
光を照射した後に現像して図３６及び３７に示したよう
に感光膜パターン９１、９２を形成する。この時、感光
膜パターン９１、９２の中の薄膜トランジスタのチャン
ネル部（Ｃ）、即ち、ソース電極６２とドレーン電極６
３との間に位置した第１部分９２はデータ及び画素配線
部（Ａ）、即ち、データ配線６１、６２、６３、６４及
び画素配線６５、６６が形成される部分に位置した第２
部分９１より厚さが薄くなるようにして、その他の部分
（Ｂ）の感光膜は全て除去する。この時、チャンネル部
（Ｃ）に残っている感光膜９２の厚さとデータ配線部
（Ａ）に残っている感光膜９１の厚さとの比は後述する
エッチング工程の工程条件に従って異にしなければなら
ず、第１部分９２の厚さを第２部分９１の厚さの１/２
以下にするのが好ましく、第２部分の厚さは１．６乃至
１．９μｍ程度に形成し、第１部分９２の厚さは２，０
００〜５，０００Å以下の範囲で３，０００〜４，００
０Å程度に形成するのが良い。ここで、感光膜が陽性で
ある場合、データ配線部（Ａ）の透過率は３％以下であ
り、チャンネル部（Ｃ）の透過率は２０〜６０％、より
好ましくは３０〜４０％、その他の部分（Ｂ）の透過率
は９０％以上になるようにマスクを製作するのが好まし
い。
【００９５】ここで、図３７に示されているように、ゲ
ートパッド部には半導体パターン４１、データ配線６
１、６２、６３、６４及び画素配線６５、６６を形成す
る工程でゲートパッド２３を露出させるために第１部分
９２のように感光膜パターン９２を残したが、後のエッ
チング工程でゲートパッド２３を露出させることができ
ればよいので感光膜を除去することもできる。しかしな
がら、後のエッチング工程でゲートパッド２３が損傷す
ることを防止するために第１部分９２のように中間厚さ
を有するように感光膜パターン９２を残すのが好まし
い。また、ゲートパッド部に三層膜３０、４０、５０を
形成しないで導電体層６０を利用してゲートパッド２３
を覆うパッド用バッファー層を形成するためには図３８
に示されているようにゲートパッド部の一部に厚い厚さ
を有する感光膜パターン９１を残すこともできる。
ートパッド部には半導体パターン４１、データ配線６
１、６２、６３、６４及び画素配線６５、６６を形成す
る工程でゲートパッド２３を露出させるために第１部分
９２のように感光膜パターン９２を残したが、後のエッ
チング工程でゲートパッド２３を露出させることができ
ればよいので感光膜を除去することもできる。しかしな
がら、後のエッチング工程でゲートパッド２３が損傷す
ることを防止するために第１部分９２のように中間厚さ
を有するように感光膜パターン９２を残すのが好まし
い。また、ゲートパッド部に三層膜３０、４０、５０を
形成しないで導電体層６０を利用してゲートパッド２３
を覆うパッド用バッファー層を形成するためには図３８
に示されているようにゲートパッド部の一部に厚い厚さ
を有する感光膜パターン９１を残すこともできる。
【００９６】また、図３５に示されているように周辺部
２１２、２２２、２３２、２４２に半導体層４０を残す
場合には、ゲート電極２３を露出させるために図３９に
示されているようにゲートパッド２３の上部の感光膜を
除去することもできる。一方、ゲートパッド部にシャド
ーフレームを利用してゲートパッド部に導電体層が積層
されないようにする場合には、図４０に示されているよ
うに、厚い厚さを有する感光膜パターン９１を形成する
こともできる。
２１２、２２２、２３２、２４２に半導体層４０を残す
場合には、ゲート電極２３を露出させるために図３９に
示されているようにゲートパッド２３の上部の感光膜を
除去することもできる。一方、ゲートパッド部にシャド
ーフレームを利用してゲートパッド部に導電体層が積層
されないようにする場合には、図４０に示されているよ
うに、厚い厚さを有する感光膜パターン９１を形成する
こともできる。
【００９７】この時、異なる厚さを有する感光膜パター
ン９１、９２は前述したように、マスクに解像度より小
さいパターン、例えば、スリットまたは格子形態のパタ
ーンを形成したり半透明膜を設けて光の調査量を調節し
て形成することもできる。一方、半透明膜を利用する場
合には、マスクを製作する時に膜の厚さを調節して光の
透過率を調節することができ、異なる透過率を有する多
数の膜を多層膜に形成して光の透過率を調節することが
できる。この時、光の照射量を調節するためにはクロム
（Ｃｒ）、ＭｇＯ、ＭｏＳｉ、ａ−Ｓｉなどを利用する
ことができる。
ン９１、９２は前述したように、マスクに解像度より小
さいパターン、例えば、スリットまたは格子形態のパタ
ーンを形成したり半透明膜を設けて光の調査量を調節し
て形成することもできる。一方、半透明膜を利用する場
合には、マスクを製作する時に膜の厚さを調節して光の
透過率を調節することができ、異なる透過率を有する多
数の膜を多層膜に形成して光の透過率を調節することが
できる。この時、光の照射量を調節するためにはクロム
（Ｃｒ）、ＭｇＯ、ＭｏＳｉ、ａ−Ｓｉなどを利用する
ことができる。
【００９８】他の方法としては、感光膜のリフローを利
用するものである。この場合には光が完全に透過するこ
とができる部分と光が完全に透過できない部分とに区分
された通常のマスクを利用して感光膜が無いか一定の厚
さに残っている通常の感光膜パターンが形成される。次
に、このような感光膜パターンをリフローさせて残って
いる感光膜のない部分に流れて中間厚さを有する新たな
感光膜パターンを形成する。
用するものである。この場合には光が完全に透過するこ
とができる部分と光が完全に透過できない部分とに区分
された通常のマスクを利用して感光膜が無いか一定の厚
さに残っている通常の感光膜パターンが形成される。次
に、このような感光膜パターンをリフローさせて残って
いる感光膜のない部分に流れて中間厚さを有する新たな
感光膜パターンを形成する。
【００９９】次に、感光膜パターン９１、９２及びその
下部の膜、即ち、導電体層６０、中間層５０及び半導体
層４０に対するエッチングを進める。この時、データ配
線部（Ａ）はデータ配線及びその下部の膜がそのまま残
っており、チャンネル部（Ｃ）は半導体層のみ残ってお
り、残りの部分（Ｂ）の画面表示部は前記３ケ層６０、
５０、４０が全て除去されてゲート絶縁膜３０が露出さ
れ、周辺部はゲートパッド２４が露出されなければなら
ない。
下部の膜、即ち、導電体層６０、中間層５０及び半導体
層４０に対するエッチングを進める。この時、データ配
線部（Ａ）はデータ配線及びその下部の膜がそのまま残
っており、チャンネル部（Ｃ）は半導体層のみ残ってお
り、残りの部分（Ｂ）の画面表示部は前記３ケ層６０、
５０、４０が全て除去されてゲート絶縁膜３０が露出さ
れ、周辺部はゲートパッド２４が露出されなければなら
ない。
【０１００】まず、図４１及び４２に示したように、そ
の他の部分（Ｂ）の露出されている導電体層６０を除去
してその下部の中間層５０を露出させる。この過程では
乾式エッチングまたは湿式エッチング方法を全て使用す
ることができ、この時、導電体層６０はエッチングされ
感光膜パターン９１、９２は殆どエッチングされない条
件下で行うのが良い。しかし、乾式エッチングの場合、
導電体層６０のみをエッチングし感光膜パターン９１、
９２はエッチングされない条件を見つけるのが難しいの
で、感光膜９１、９２も共にエッチングされる条件下で
行うことが可能である。この場合には、湿式エッチング
の場合より第１部分９２の厚さを厚くすることでこの過
程で第１部分９２が除去されて下部の導電体層６０が露
出されることのないようにする。
の他の部分（Ｂ）の露出されている導電体層６０を除去
してその下部の中間層５０を露出させる。この過程では
乾式エッチングまたは湿式エッチング方法を全て使用す
ることができ、この時、導電体層６０はエッチングされ
感光膜パターン９１、９２は殆どエッチングされない条
件下で行うのが良い。しかし、乾式エッチングの場合、
導電体層６０のみをエッチングし感光膜パターン９１、
９２はエッチングされない条件を見つけるのが難しいの
で、感光膜９１、９２も共にエッチングされる条件下で
行うことが可能である。この場合には、湿式エッチング
の場合より第１部分９２の厚さを厚くすることでこの過
程で第１部分９２が除去されて下部の導電体層６０が露
出されることのないようにする。
【０１０１】導電体層６０がＭｏまたはＭｏＷ合金、Ａ
ｌまたはＡｌ合金、Ｔａのうちのいずれか一つである場
合には乾式エッチングや湿式エッチングのうちのいずれ
でも可能である。しかし、Ｃｒは乾式エッチング方法で
はよく除去されないため導電体層６０がＣｒであれば湿
式エッチングのみを利用するのが良い。導電体層６０が
Ｃｒである湿式エッチングの場合にはエッチング液とし
てＣｅＮＨＯ3を使用することができ、導電体層６０が
ＭｏまたはＭｏＷである乾式エッチングの場合のエッチ
ング気体としてはＣＦ4とＨＣｌとの混合気体またはＣ
Ｆ4とＯ2との混合気体を使用することができ後者の場合
には感光膜に対するエッチング比も殆ど類似している。
ｌまたはＡｌ合金、Ｔａのうちのいずれか一つである場
合には乾式エッチングや湿式エッチングのうちのいずれ
でも可能である。しかし、Ｃｒは乾式エッチング方法で
はよく除去されないため導電体層６０がＣｒであれば湿
式エッチングのみを利用するのが良い。導電体層６０が
Ｃｒである湿式エッチングの場合にはエッチング液とし
てＣｅＮＨＯ3を使用することができ、導電体層６０が
ＭｏまたはＭｏＷである乾式エッチングの場合のエッチ
ング気体としてはＣＦ4とＨＣｌとの混合気体またはＣ
Ｆ4とＯ2との混合気体を使用することができ後者の場合
には感光膜に対するエッチング比も殆ど類似している。
【０１０２】このようにすれば、図４１及び図４２に示
したように、チャンネル部（Ｃ）及びデータ配線部
（Ａ）の導電体層、即ち、ソース／ドレーン用導電体パ
ターン６９のみが残りその他の部分（Ｂ）の導電体層６
０は全て除去されてその下部の中間層５０が露出され
る。この時、残った導電体パターン６７はソース及びド
レーン電極６２、６３に分離されないで連結されている
という点を除けばデータ配線６１、６２、６３、６４及
び画素配線６５、６６の形態と同一である。また、乾式
エッチングを利用した場合、感光膜パターン９１、９２
もある程度の厚さにエッチングされる。この時、図３８
のように感光膜パターン９１をゲートパッド部に残す場
合にはゲートパッド２３を覆う図４３に示されているよ
うに導電体パターン６７を残すことができ、図３９のよ
うに感光膜を除去した場合には図４４に示されているよ
うにゲートパッド部２３に半導体層４０及び中間層５０
を残すことができる。
したように、チャンネル部（Ｃ）及びデータ配線部
（Ａ）の導電体層、即ち、ソース／ドレーン用導電体パ
ターン６９のみが残りその他の部分（Ｂ）の導電体層６
０は全て除去されてその下部の中間層５０が露出され
る。この時、残った導電体パターン６７はソース及びド
レーン電極６２、６３に分離されないで連結されている
という点を除けばデータ配線６１、６２、６３、６４及
び画素配線６５、６６の形態と同一である。また、乾式
エッチングを利用した場合、感光膜パターン９１、９２
もある程度の厚さにエッチングされる。この時、図３８
のように感光膜パターン９１をゲートパッド部に残す場
合にはゲートパッド２３を覆う図４３に示されているよ
うに導電体パターン６７を残すことができ、図３９のよ
うに感光膜を除去した場合には図４４に示されているよ
うにゲートパッド部２３に半導体層４０及び中間層５０
を残すことができる。
【０１０３】次に、図４５及び４６に示すように、その
他の部分（Ｂ）の露出された中間層５０及びその下部の
半導体層４０を感光膜の第１部分９２と共に乾式エッチ
ング方法で同時に除去する。この時のエッチングは感光
膜パターン９１、９２、中間層５０及び半導体層４０
（半導体層及び中間層はエッチング選択性が殆ど無い）
が同時にエッチングされゲート絶縁膜３０はエッチング
されない条件下で行わなければならず、特に感光膜パタ
ーン９１、９２及び半導体層４０に対するエッチング比
が殆ど同一な条件でエッチングするのが好ましい。例え
ば、ＳＦ6とＨＣｌとの混合気体、またはＳＦ6とＯ2と
の混合気体を使用すれば殆ど同一な厚さに二つの膜をエ
ッチングすることができる。感光膜パターン９１、９２
及び半導体層４０に対するエッチング比が同一な場合、
第１部分９２の厚さは半導体層４０と中間層５０との厚
さの和と同一であるかそれより小さくなければならな
い。
他の部分（Ｂ）の露出された中間層５０及びその下部の
半導体層４０を感光膜の第１部分９２と共に乾式エッチ
ング方法で同時に除去する。この時のエッチングは感光
膜パターン９１、９２、中間層５０及び半導体層４０
（半導体層及び中間層はエッチング選択性が殆ど無い）
が同時にエッチングされゲート絶縁膜３０はエッチング
されない条件下で行わなければならず、特に感光膜パタ
ーン９１、９２及び半導体層４０に対するエッチング比
が殆ど同一な条件でエッチングするのが好ましい。例え
ば、ＳＦ6とＨＣｌとの混合気体、またはＳＦ6とＯ2と
の混合気体を使用すれば殆ど同一な厚さに二つの膜をエ
ッチングすることができる。感光膜パターン９１、９２
及び半導体層４０に対するエッチング比が同一な場合、
第１部分９２の厚さは半導体層４０と中間層５０との厚
さの和と同一であるかそれより小さくなければならな
い。
【０１０４】このようにすれば、図４５及び４６に示し
たように、チャンネル部（Ｃ）の第１部分９２が除去さ
れてソース／ドレーン用導電体パターン６７が露出さ
れ、その他の部分（Ｂ）の中間層５０及び半導体層４０
が除去されてその下部のゲート絶縁膜３０が露出され、
ゲートパッド部ではゲートパッド２３が露出される。一
方、データ配線部（Ａ）の第２部分９１もエッチングさ
れるので厚さが薄くなる。また、この段階で半導体パタ
ーン４１が完成する。図面符号５７はソース／ドレーン
用導電体パターン６７の下部の中間層パターンを示す。
ここで、ゲートパッド部に図４３及び図４０のように感
光膜パターン９１を形成する場合には図４７及び４８に
示されているように、感光膜パターン９１の厚さが薄く
なる。また、図４４のように半導体層４０及び中間層５
０を残す場合にはこれらが除去されて図４９のようにゲ
ートパッド２３が露出される。
たように、チャンネル部（Ｃ）の第１部分９２が除去さ
れてソース／ドレーン用導電体パターン６７が露出さ
れ、その他の部分（Ｂ）の中間層５０及び半導体層４０
が除去されてその下部のゲート絶縁膜３０が露出され、
ゲートパッド部ではゲートパッド２３が露出される。一
方、データ配線部（Ａ）の第２部分９１もエッチングさ
れるので厚さが薄くなる。また、この段階で半導体パタ
ーン４１が完成する。図面符号５７はソース／ドレーン
用導電体パターン６７の下部の中間層パターンを示す。
ここで、ゲートパッド部に図４３及び図４０のように感
光膜パターン９１を形成する場合には図４７及び４８に
示されているように、感光膜パターン９１の厚さが薄く
なる。また、図４４のように半導体層４０及び中間層５
０を残す場合にはこれらが除去されて図４９のようにゲ
ートパッド２３が露出される。
【０１０５】次いで、アッシングを通じて表面に残留し
ている感光膜のクズを除去する。アッシング方法として
はプラズマ気体を用いたりマイクロ波を用いることがで
き、主に用いる組成物としては酸素がある。
ている感光膜のクズを除去する。アッシング方法として
はプラズマ気体を用いたりマイクロ波を用いることがで
き、主に用いる組成物としては酸素がある。
【０１０６】次に、図２６乃至図２８に示されているよ
うに、チャンネル部（Ｃ）のソース／ドレーン用導電体
パターン６７及びその下部のソース／ドレーン用中間層
パターン５７をエッチングして除去する。この時、エッ
チングはソース／ドレーン用導電体パターン６７と中間
層パターン５７との全てに対して乾式エッチングのみで
進めることができ、ソース／ドレーン用導電体パターン
６７に対しては湿式エッチングで、中間層パターン５７
に対しては乾式エッチングで行うこともできる。前者の
場合にはソース／ドレーン用導電体パターン６７と中間
層パターン５７とのエッチング選択比の大きな条件下で
エッチングを行うのが好ましく、これはエッチング選択
比が大きくない場合にはエッチング終点を見つけるのが
難しいのでチャンネル部（Ｃ）に残る半導体パターン４
１の厚さを調節するのが容易ではないためである。例え
ば、ＳＦ6とＯ2との混合気体を使用してソース／ドレー
ン用導電体パターン６７をエッチングすることを挙げる
ことができる。湿式エッチングと乾式エッチングとを交
互に行う後者の場合には湿式エッチングされるソース／
ドレーン用導電体パターン６７の側面はエッチングされ
るが、乾式エッチングされる中間層パターン５７は殆ど
エッチングされないので階段形態に形成される。中間層
パターン５７及び半導体パターン４１をエッチングする
時に使用されるエッチング気体の例としては前述のＣＦ
4とＨＣｌとの混合気体またはＣＦ4とＯ2との混合気体
があり、ＣＦ4とＯ2との混合気体を使用すれば均一な厚
さに半導体パターン４１を残すことができる。この時、
図４に示したものように半導体パターン４１の一部が除
去されて厚さが薄くなることがあり、感光膜パターンの
第２部分９１もこの時にある程度の厚さにエッチングさ
れる。この時のエッチングはゲート絶縁膜３０及びゲー
トパッド２３がエッチングされない条件下で行わなけれ
ばならず、第２部分９１がエッチングされてその下部の
データ配線６１、６２、６３、６４が露出されることが
ないように感光膜パターンが厚いのが好ましいのはもち
ろんである。
うに、チャンネル部（Ｃ）のソース／ドレーン用導電体
パターン６７及びその下部のソース／ドレーン用中間層
パターン５７をエッチングして除去する。この時、エッ
チングはソース／ドレーン用導電体パターン６７と中間
層パターン５７との全てに対して乾式エッチングのみで
進めることができ、ソース／ドレーン用導電体パターン
６７に対しては湿式エッチングで、中間層パターン５７
に対しては乾式エッチングで行うこともできる。前者の
場合にはソース／ドレーン用導電体パターン６７と中間
層パターン５７とのエッチング選択比の大きな条件下で
エッチングを行うのが好ましく、これはエッチング選択
比が大きくない場合にはエッチング終点を見つけるのが
難しいのでチャンネル部（Ｃ）に残る半導体パターン４
１の厚さを調節するのが容易ではないためである。例え
ば、ＳＦ6とＯ2との混合気体を使用してソース／ドレー
ン用導電体パターン６７をエッチングすることを挙げる
ことができる。湿式エッチングと乾式エッチングとを交
互に行う後者の場合には湿式エッチングされるソース／
ドレーン用導電体パターン６７の側面はエッチングされ
るが、乾式エッチングされる中間層パターン５７は殆ど
エッチングされないので階段形態に形成される。中間層
パターン５７及び半導体パターン４１をエッチングする
時に使用されるエッチング気体の例としては前述のＣＦ
4とＨＣｌとの混合気体またはＣＦ4とＯ2との混合気体
があり、ＣＦ4とＯ2との混合気体を使用すれば均一な厚
さに半導体パターン４１を残すことができる。この時、
図４に示したものように半導体パターン４１の一部が除
去されて厚さが薄くなることがあり、感光膜パターンの
第２部分９１もこの時にある程度の厚さにエッチングさ
れる。この時のエッチングはゲート絶縁膜３０及びゲー
トパッド２３がエッチングされない条件下で行わなけれ
ばならず、第２部分９１がエッチングされてその下部の
データ配線６１、６２、６３、６４が露出されることが
ないように感光膜パターンが厚いのが好ましいのはもち
ろんである。
【０１０７】このようにすれば、ソース電極６２とドレ
ーン電極６３とが分離されながらデータ配線６１、６
２、６３、６４及び画素配線６５、６６とその下部の接
触層パターン５１、５２とが完成する。
ーン電極６３とが分離されながらデータ配線６１、６
２、６３、６４及び画素配線６５、６６とその下部の接
触層パターン５１、５２とが完成する。
【０１０８】最後に、データ配線部（Ａ）に残っている
感光膜の第２部分９１を除去すると、図２６乃至図２８
に示されているように液晶表示装置用薄膜トランジスタ
基板が完成する。ここで、第２部分９１の除去はチャン
ネル部（Ｃ）のソース／ドレーン用導電体パターン６７
を除去した後でその下の接触層パターン５３を除去する
前に行われることもある。
感光膜の第２部分９１を除去すると、図２６乃至図２８
に示されているように液晶表示装置用薄膜トランジスタ
基板が完成する。ここで、第２部分９１の除去はチャン
ネル部（Ｃ）のソース／ドレーン用導電体パターン６７
を除去した後でその下の接触層パターン５３を除去する
前に行われることもある。
【０１０９】このような製造方法において、データ配線
を乾式エッチングの可能な物質で形成する場合には感光
膜パターンの厚さを調節することによって前述のように
数回の中間工程を経ないで一度のエッチング工程で接触
層パターン、半導体層パターン、データ配線を形成する
ことができる。即ち、Ｂ部分の金属層６０、接触層５０
及び半導体層４０をエッチングする間にＣ部分の感光膜
９２とその下部の接触層５０とをエッチングしてＡ部分
の感光膜パターン９１の一部のみをエッチングする条件
を選択することで一度の工程で形成することができる。
を乾式エッチングの可能な物質で形成する場合には感光
膜パターンの厚さを調節することによって前述のように
数回の中間工程を経ないで一度のエッチング工程で接触
層パターン、半導体層パターン、データ配線を形成する
ことができる。即ち、Ｂ部分の金属層６０、接触層５０
及び半導体層４０をエッチングする間にＣ部分の感光膜
９２とその下部の接触層５０とをエッチングしてＡ部分
の感光膜パターン９１の一部のみをエッチングする条件
を選択することで一度の工程で形成することができる。
【０１１０】このような製造方法では半導体パターン４
１がデータ配線６１、６２、６３、６４及び画素配線６
５、６６の下部にのみ形成されたが、感光膜パターン９
２を感光膜パターン９１の周囲に形成して半導体パター
ン４１がデータ配線６１、６２、６３、６４及び画素配
線６５、６６の外側に張り出すように形成することもで
きる。
１がデータ配線６１、６２、６３、６４及び画素配線６
５、６６の下部にのみ形成されたが、感光膜パターン９
２を感光膜パターン９１の周囲に形成して半導体パター
ン４１がデータ配線６１、６２、６３、６４及び画素配
線６５、６６の外側に張り出すように形成することもで
きる。
【０１１１】また、基板の上部に半導体パターン４１、
データ配線６１、６２、６３、６４及び画素配線６５、
６６を覆う保護膜を追加に形成することができ、保護膜
を追加に形成する場合にもゲートパッド部及びデータパ
ッド部を含む周辺部に保護膜が積層されないようにシャ
ドーマスクに非成膜領域を設ける。
データ配線６１、６２、６３、６４及び画素配線６５、
６６を覆う保護膜を追加に形成することができ、保護膜
を追加に形成する場合にもゲートパッド部及びデータパ
ッド部を含む周辺部に保護膜が積層されないようにシャ
ドーマスクに非成膜領域を設ける。
【０１１２】このような本発明による製造方法ではゲー
ト配線及び共通配線を形成するマスクとデータ配線、画
素配線及び半導体パターンを形成し、シャドーフレーム
を利用してゲート絶縁膜がゲートパッドを覆わないよう
にすることで２枚のマスクのみを利用して液晶表示装置
用薄膜トランジスタ基板を完成する。
ト配線及び共通配線を形成するマスクとデータ配線、画
素配線及び半導体パターンを形成し、シャドーフレーム
を利用してゲート絶縁膜がゲートパッドを覆わないよう
にすることで２枚のマスクのみを利用して液晶表示装置
用薄膜トランジスタ基板を完成する。
【０１１３】
【発明の効果】本発明では画素電極、データ配線、半導
体層パターンを一度の写真エッチング工程で形成した
り、シャドーマスクを利用してパッド部に絶縁膜が成膜
されないようにすることによって製造工程を単純化する
ので製造費用を節減することができる。また、ゲート配
線と同一の物質で補助データ線を形成し、一度の写真エ
ッチング工程で補助データ線を露出させる接触孔と半導
体層パターンとを形成するのでデータ線の断線を防止し
ながらも工程数が増加しない。
体層パターンを一度の写真エッチング工程で形成した
り、シャドーマスクを利用してパッド部に絶縁膜が成膜
されないようにすることによって製造工程を単純化する
ので製造費用を節減することができる。また、ゲート配
線と同一の物質で補助データ線を形成し、一度の写真エ
ッチング工程で補助データ線を露出させる接触孔と半導
体層パターンとを形成するのでデータ線の断線を防止し
ながらも工程数が増加しない。
【図１】本発明の実施例による液晶表示装置の上部及び
下部基板を配置した状態を示す断面図である。
下部基板を配置した状態を示す断面図である。
【図２】本発明の実施例による液晶表示装置の平面図で
ある。
ある。
【図３】本発明の実施例による液晶表示装置の製造工程
を示した図面である。
を示した図面である。
【図４】本発明の第１実施例による液晶表示装置用薄膜
トランジスタ基板の配置図である。
トランジスタ基板の配置図である。
【図５】図４のV−V'線に沿って切断した断面図であ
る。
る。
【図６】本発明の第１実施例によって製造する第１段階
での薄膜トランジスタ基板の配置図である。
での薄膜トランジスタ基板の配置図である。
【図７】図６のVIｂ−VIｂ'線に沿って切断した断面図
である。
である。
【図８】図７の次の段階での薄膜トランジスタ基板の配
置図である。
置図である。
【図９】図８のVIIｂ−VIIｂ'線に沿って切断した断面
図である。
図である。
【図１０】図８のVIIｂ−VIIｂ'線に沿って切断した断
面図であって、図９の次の段階を示した図面である。
面図であって、図９の次の段階を示した図面である。
【図１１】図８のVIIｂ−VIIｂ'線に沿って切断した断
面図であって、図１０の次の段階を示した図面である。
面図であって、図１０の次の段階を示した図面である。
【図１２】図８のVIIｂ−VIIｂ'線に沿って切断した断
面図であって、図１１の次の段階を示した図面である。
面図であって、図１１の次の段階を示した図面である。
【図１３】本発明の第２実施例による薄膜トランジスタ
基板の配置図である。
基板の配置図である。
【図１４】図１３のXII−XII'線に沿って切断した断面
図である。
図である。
【図１５】本発明の第２実施例によって製造する第１段
階での薄膜トランジスタ基板の配置図である。
階での薄膜トランジスタ基板の配置図である。
【図１６】図１５のXIII−XIII'線に沿って切断した断
面図である。
面図である。
【図１７】図１６の次の段階での薄膜トランジスタ基板
の配置図である。
の配置図である。
【図１８】図１７のXIV−XIV'線に沿って切断した断面
図である。
図である。
【図１９】図１７のXIV−XIV'線に沿って切断した断面
図であって、図１８の次の段階を示した図面である。
図であって、図１８の次の段階を示した図面である。
【図２０】図１７のXIV−XIV'線に沿って切断した断面
図であって、図１９の次の段階を示した図面である。
図であって、図１９の次の段階を示した図面である。
【図２１】図１７のXIV−XIV'線に沿って切断した断面
図であって、図１９の次の段階を示した図面である。
図であって、図１９の次の段階を示した図面である。
【図２２】図２１の次の段階での薄膜トランジスタ基板
の配置図である。
の配置図である。
【図２３】図２２のXVIII−XVIII'線に沿って切断した
断面図である。
断面図である。
【図２４】本発明の実施例によって液晶表示装置用薄膜
トランジスタ基板を製造するための基板を領域を区分し
て示した図面である。
トランジスタ基板を製造するための基板を領域を区分し
て示した図面である。
【図２５】本発明の実施例によって一つの液晶表示装置
用薄膜トランジスタ基板に形成された素子及び配線を概
略的に示した配置図である。
用薄膜トランジスタ基板に形成された素子及び配線を概
略的に示した配置図である。
【図２６】本発明の第３実施例による液晶表示装置用薄
膜トランジスタ基板の配置図であって、図２５の一つの
画素及びパッドを中心にして拡大した図面である。
膜トランジスタ基板の配置図であって、図２５の一つの
画素及びパッドを中心にして拡大した図面である。
【図２７】図２６に示した薄膜トランジスタ基板をXXII
−XXII'線に沿って切断して示した断面図である。
−XXII'線に沿って切断して示した断面図である。
【図２８】図２６に示した薄膜トランジスタ基板をXXII
I−XXIII'線に沿って切断して示した断面図である。
I−XXIII'線に沿って切断して示した断面図である。
【図２９】本発明の第３実施例による薄膜トランジスタ
基板を製造する第１段階での薄膜トランジスタ基板の配
置図である。
基板を製造する第１段階での薄膜トランジスタ基板の配
置図である。
【図３０】図２９のXXIVｂ−XXIVｂ'線に沿って切断し
て示した断面図である。
て示した断面図である。
【図３１】図２９のXXIVｃ−XXIVｃ'線に沿って切断し
て示した断面図である。
て示した断面図である。
【図３２】図２９のXXIVｂ−XXIVｂ'線に沿って切断し
て示した断面図であって図３０の次の段階での断面図で
ある。
て示した断面図であって図３０の次の段階での断面図で
ある。
【図３３】図２９のXXIVｃ−XXIVｃ'線に沿って切断し
て示した断面図であって、図３１の次の段階での断面図
である。
て示した断面図であって、図３１の次の段階での断面図
である。
【図３４】本発明の実施例による製造工程に使用される
シャドーマスクの構造を示した平面図である。
シャドーマスクの構造を示した平面図である。
【図３５】本発明の第４実施例による製造工程を示した
図面であって、図２９のXXIVｃ−XXIVｃ'線に沿って切
断して示した断面図で、図３１の次の段階での断面図で
ある。
図面であって、図２９のXXIVｃ−XXIVｃ'線に沿って切
断して示した断面図で、図３１の次の段階での断面図で
ある。
【図３６】図２９のXXIVｂ−XXIVｂ'線に沿って切断し
て示した断面図であって、図３２の次の段階での断面図
である。
て示した断面図であって、図３２の次の段階での断面図
である。
【図３７】図２９のXXIVｃ−XXIVｃ'線に沿って切断し
て示した断面図であって、図３３の次の段階での断面図
である。
て示した断面図であって、図３３の次の段階での断面図
である。
【図３８】本発明の第５実施例による製造工程を示した
図面であって、図２９のXXIVｂ−XXIVｂ'線に沿って切
断して示した断面図で、図３３の次の段階での断面図で
ある。
図面であって、図２９のXXIVｂ−XXIVｂ'線に沿って切
断して示した断面図で、図３３の次の段階での断面図で
ある。
【図３９】本発明の第６実施例による製造工程を示した
図面であって、図２９のXXIVｂ−XXIVｂ'線に沿って切
断して示した断面図で、図３３の次の段階での断面図で
ある。
図面であって、図２９のXXIVｂ−XXIVｂ'線に沿って切
断して示した断面図で、図３３の次の段階での断面図で
ある。
【図４０】本発明の第７実施例による製造工程を示した
図面であって、図２９のXXIVｂ−XXIVｂ'線に沿って切
断して示した断面図で、図３３の次の段階での断面図で
ある。
図面であって、図２９のXXIVｂ−XXIVｂ'線に沿って切
断して示した断面図で、図３３の次の段階での断面図で
ある。
【図４１】図２９のXXIVｂ−XXIVｂ'線に沿って切断し
て示した断面図であって、図３６の次の段階での断面図
である。
て示した断面図であって、図３６の次の段階での断面図
である。
【図４２】図２９のXXIVｃ−XXIVｃ'線に沿って切断し
て示した断面図であって、図３７の次の段階での断面図
である。
て示した断面図であって、図３７の次の段階での断面図
である。
【図４３】図２９のXXIVｃ−XXIVｃ'線に沿って切断し
て示した断面図であって、図３８の次の段階での断面図
である。
て示した断面図であって、図３８の次の段階での断面図
である。
【図４４】図２９のXXIVｃ−XXIVｃ'線に沿って切断し
て示した断面図であって、図４０の次の段階での断面図
である。
て示した断面図であって、図４０の次の段階での断面図
である。
【図４５】図２９のXXIVｂ−XXIVｂ'線に沿って切断し
て示した断面図であって、図４１の次の段階での断面図
である。
て示した断面図であって、図４１の次の段階での断面図
である。
【図４６】図２９のXXIVｃ−XXIVｃ'線に沿って切断し
て示した断面図であって、図４２の次の段階での断面図
である。
て示した断面図であって、図４２の次の段階での断面図
である。
【図４７】図２９のXXIVｂ−XXIVｂ'線及びXXIVｃ−XXI
Vｃ'線に沿って切断して示した断面図であって、図４３
の次の段階での断面図である。
Vｃ'線に沿って切断して示した断面図であって、図４３
の次の段階での断面図である。
【図４８】図２９のXXIVｂ−XXIVｂ'線及びXXIVｃ−XXI
Vｃ'線に沿って切断して示した断面図であって、図４０
の次の段階での断面図である。
Vｃ'線に沿って切断して示した断面図であって、図４０
の次の段階での断面図である。
【図４９】図２９のXXIVｂ−XXIVｂ'線及びXXIVｃ−XXI
Vｃ'線に沿って切断して示した断面図であって、図４４
の次の段階での断面図である。
Vｃ'線に沿って切断して示した断面図であって、図４４
の次の段階での断面図である。
１ 薄膜トランジスタ基板 ２，５ 電解生成電極 ３、６ 配向膜 ４ カラーフィルタ基板 ７ 液晶分子 ８，９ 偏光板 １０、１１０ 絶縁基板 ２１、１２１ ゲート線 ２２、１２２ ゲート電極 ２３、１２３ ゲートパッド ２４、１２７、１２８ 共通信号線 ２５、２６、１２９ 共通電極 ３０、１３０ ゲート絶縁膜 ４０、１４０ 半導体層 ４１、１４１ 半導体層パターン ５０、１５０ 接触層 ５１、５２、５３、１５１、１５２、１５３ 接触層パ
ターン ６０ 導電体層 ６１、１６２ データ線 ６２、１６３ ソース電極 ６３、１６４ ドレーン電極 ６４、１６５ データパッド ６５ 画素信号線 ６６、１６１ 画素電極 ６７ 導電体パターン ７０、１７０ 保護膜 ９１、９２、１９１、１９２ 感光膜 １２５ 補助データ線 １２６１ 第１遮光パターン １２６２ 第２遮光パターン １２４１、１６６１ 連結部 １２４２ ゲート線短絡台 １３１、１３２、１３３ 接触孔 １６７ 補助ゲートパッド １６６２ データ線短絡台
ターン ６０ 導電体層 ６１、１６２ データ線 ６２、１６３ ソース電極 ６３、１６４ ドレーン電極 ６４、１６５ データパッド ６５ 画素信号線 ６６、１６１ 画素電極 ６７ 導電体パターン ７０、１７０ 保護膜 ９１、９２、１９１、１９２ 感光膜 １２５ 補助データ線 １２６１ 第１遮光パターン １２６２ 第２遮光パターン １２４１、１６６１ 連結部 １２４２ ゲート線短絡台 １３１、１３２、１３３ 接触孔 １６７ 補助ゲートパッド １６６２ データ線短絡台
Claims (36)
- 【請求項１】第１基板の上に、多数のゲート線及びゲー
トパッドを含むゲート配線と、共通信号線及び共通電極
を含む共通電極配線とを形成する段階と、 ゲート絶縁膜を形成する段階と、 半導体層パターンを形成する段階と、 抵抗性接触層パターンを形成する段階と、 前記ゲート線と交差して画素領域をなす多数のデータ
線、データパッド、ソース電極及びドレーン電極を含む
データ配線と、前記ドレーン電極と連結されていて前記
共通電極と平行な画素電極とを形成する段階と、 保護膜を形成する段階とを含み、 前記保護膜を形成する段階は、前記第１基板と前記第１
基板と対向している第２基板とを配置するアセンブリー
工程後に、露出されている前記保護膜を前記ゲート絶縁
膜と共にエッチングして前記ゲートパッド及び前記デー
タパッドを露出させる段階を含む液晶表示装置用薄膜ト
ランジスタ基板の製造方法。 - 【請求項２】前記ゲートパッド及び前記データパッドを
露出させる段階は、前記アセンブリー工程後に前記第１
及び第２基板の間に液晶分子を注入して封合してから実
施することを特徴とする請求項１に記載の液晶表示装置
用薄膜トランジスタ基板の製造方法。 - 【請求項３】前記ゲートパッド及び前記データパッドの
一部分にシール剤を塗布する段階をさらに含むことを特
徴とする請求項１または２に記載の液晶表示装置用薄膜
トランジスタ基板の製造方法。 - 【請求項４】前記データ配線と前記画素電極、前記接触
層パターン及び前記半導体層パターンを形成する段階は
一つの感光膜パターンを利用した写真エッチング工程か
らなり、 前記感光膜パターンは、前記ソース及びドレーン電極の
間に位置して第１の厚さを有する第１部分、前記第１部
分より厚く前記データ配線と前記画素電極とを形成する
ための第２部分、及び前記第１部分より薄い第３部分を
含むことを特徴とする請求項１に記載の薄膜トランジス
タ基板の製造方法。 - 【請求項５】前記感光膜パターンの形成には、透過率の
異なる薄膜を含むマスクを利用することを特徴とする請
求項４に記載の液晶表示装置用薄膜トランジスタ基板の
製造方法。 - 【請求項６】前記マスクは、前記第１部分に該当する部
分に２０乃至５０％の透過率を有する薄膜が形成されて
おり、前記第２部分に該当する部分に３％以下の透過率
を有する薄膜が形成されていることを特徴とする請求項
５に記載の液晶表示装置用薄膜トランジスタ基板の製造
方法。 - 【請求項７】前記感光膜パターンの形成には、前記ソー
ス電極と前記ドレーン電極との間に該当する部分に露光
器の解像度より小さい微細パターンが形成されているマ
スクを利用することを特徴とする請求項４に記載の液晶
表示装置用薄膜トランジスタ基板の製造方法。 - 【請求項８】前記微細パターンは、スリットパターンま
たはモザイクパターンのうちのいずれか一つであること
を特徴とする請求項７に記載の液晶表示装置用薄膜トラ
ンジスタ基板の製造方法。 - 【請求項９】前記微細パターンの幅は２μｍ以下である
ことを特徴とする請求項７に記載の液晶表示装置用薄膜
トランジスタ基板の製造方法。 - 【請求項１０】前記ゲート配線を形成する段階は補助デ
ータ線を形成する段階を含み、前記ゲート絶縁膜を形成
する段階は前記補助データ線を露出させる第１接触孔を
形成する段階を含み、 前記接触層パターン、前記半導体層パターン及び前記第
１接触孔を形成する段階は異なる厚さを有する一つの感
光膜パターンを利用した写真エッチング工程からなり、
前記感光膜パターンは、前記接触層パターン及び前記半
導体層パターンに対応して第１の厚さを有する第１部分
と、前記第１部分より厚い第２部分と前記第１接触孔に
対応して前記第１部分より薄い第３部分とを含むことを
特徴とする請求項１に記載の液晶表示装置用薄膜トラン
ジスタ基板の製造方法。 - 【請求項１１】前記画素電極は線状電極からなり、前記
共通電極と平行に形成することを特徴とする請求項１０
に記載の液晶表示装置用薄膜トランジスタ基板の製造方
法。 - 【請求項１２】前記ゲート線と同一な物質で前記ゲート
線と分離されていて前記補助データ線と平行な方向に前
記補助データ線に隣接するように少なくとも一つ以上の
遮光パターンを形成する段階をさらに含むことを特徴と
する請求項１１に記載の液晶表示装置用薄膜トランジス
タ基板の製造方法。 - 【請求項１３】前記画素電極と前記遮光パターンとが一
部重畳するように形成することを特徴とする請求項１２
に記載の液晶表示装置用薄膜トランジスタ基板の製造方
法。 - 【請求項１４】前記画素電極と前記遮光パターンとが２
μｍ以内の間隔を有するように形成することを特徴とす
る請求項１２に記載の液晶表示装置用薄膜トランジスタ
基板の製造方法。 - 【請求項１５】前記ゲートパッドと連結されているゲー
ト線短絡台を形成する段階と、 前記ゲート絶縁膜に前記ゲート線短絡台を露出させる第
２接触孔を形成する段階と、 前記第２接触孔を通じて前記ゲート線短絡台と連結され
ていて前記データパッドと連結されているデータ線短絡
台を形成する段階とをさらに含むことを特徴とする請求
項１０に記載の液晶表示装置用薄膜トランジスタ基板の
製造方法。 - 【請求項１６】透明基板と、 前記基板の上に、横方向に形成されている多数のゲート
線及び前記ゲート線と連結されているゲートパッドを含
むゲート配線と、前記ゲート線と平行な共通信号線及び
前記共通信号線と連結されている縦方向の共通電極を含
む共通電極配線と、 前記ゲート配線及び前記共通電極配線を覆っているゲー
ト絶縁膜と、 前記ゲート絶縁膜の上部に形成されている半導体層パタ
ーンと、 前記半導体層パターンの上部に形成されている接触層パ
ターンと、 前記ゲート絶縁膜及び前記接触層パターンの上部に形成
されていて前記ゲート線と交差して画素領域をなす多数
のデータ線、前記データ線と連結されているデータパッ
ド、前記データ線の一部または分枝からなるソース電
極、前記ソース電極と分離されているドレーン電極を含
むデータ配線と、前記画素領域に前記ドレーン電極と連
結されていて前記共通電極と平行な画素電極と、 前記データ配線及び前記画素電極を覆っている保護膜を
含む第１基板と、 前記第１基板と対向している第２基板とを含み、 前記ゲート絶縁膜及び前記保護膜は前記第２基板及び前
記データパッドで覆われていない部分が除去されている
ことを特徴とする液晶表示装置。 - 【請求項１７】前記接触層パターンは前記データ配線及
び画素電極と同一な形態を有し、前記半導体層パターン
は前記ソース電極と前記ドレーン電極との間を除いて前
記データ配線及び画素電極と同一な形態を有することを
特徴とする請求項１６に記載の液晶表示装置。 - 【請求項１８】前記ゲート配線と同一な物質で形成され
ている補助データ線と、 前記ゲート絶縁膜に形成されていて前記補助データ線を
露出させる第１接触孔とをさらに含むことを特徴とする
請求項１６に記載の液晶表示装置。 - 【請求項１９】前記画素電極は少なくとも二つ以上の線
状電極からなり、前記線状電極は前記データ線に隣接し
ていることを特徴とする請求項１８に記載の液晶表示装
置。 - 【請求項２０】前記画素電極は前記線状電極の両端が互
いに連結されてリング形態をなしていることを特徴とす
る請求項１９に記載の液晶表示装置。 - 【請求項２１】前記ゲート線と分離されていて前記補助
データ線と平行な方向に前記補助データ線に隣接した遮
光パターンを少なくとも一つ以上含むことを特徴とする
請求項２０に記載の液晶表示装置。 - 【請求項２２】前記画素電極と前記遮光パターンとが一
部重畳していることを特徴とする請求項２１に記載の液
晶表示装置。 - 【請求項２３】前記画素電極と前記遮光パターンが２μ
ｍ以内の間隔をおいて離れていることを特徴とする請求
項２１に記載の液晶表示装置。 - 【請求項２４】画面表示部及び周辺部を含む絶縁基板の
上に、前記画面表示部のゲート線及びゲート電極と前記
周辺部のゲートパッドとを含むゲート配線と、前記画面
表示部の共通電極線及び共通電極を含む共通配線とを形
成する段階と、 前記ゲートパッドの少なくとも一部分は覆わず、前記画
面表示部の前記基板及び前記ゲート配線を覆うゲート絶
縁膜を形成する段階と、 前記ゲート絶縁膜パターンの上に半導体パターンを形成
する段階と、 前記半導体層パターンの上に接触層パターンを形成する
段階と、 前記接触層パターンの上に、前記画面表示部のデータ
線、ソース電極及びドレーン電極と前記周辺部のデータ
パッドとを含むデータ配線と、前記画面表示部の画素電
極線及び画素電極を含む画素配線とを形成する段階とを
含み、 前記ゲート絶縁膜は、前記ゲートパッドの上部に積層さ
れないように少なくとも前記ゲートパッドが形成されて
いる前記周辺部のゲートパッド部に第１非成膜領域を有
するシャドーフレームを利用して形成することを特徴と
する液晶表示装置用薄膜トランジスタ基板の製造方法。 - 【請求項２５】前記シャドーマスクは前記データパッド
が形成される前記周辺部のデータパッド部に前記ゲート
絶縁膜または前記半導体パターンまたは前記接触層パタ
ーンが積層されないように第２非成膜領域をさらに含む
ことを特徴とする請求項２４に記載の液晶表示装置用薄
膜トランジスタ基板の製造方法。 - 【請求項２６】前記データ配線、前記接触層パターン及
び前記半導体パターンは一つの感光膜パターンを利用し
た写真エッチング工程によって形成され、前記感光膜パ
ターンは前記ソース電極及びドレーン電極の間のチャン
ネル部に対応する部分を含み、第１の厚さを有する第１
部分と前記第１の厚さより厚い厚さを有する第２部分と
前記第１及び第２部分を除いた部分に位置して厚さのな
い第３部分とを含むことを特徴とする請求項２４に記載
の液晶表示装置用薄膜トランジスタ基板の製造方法。 - 【請求項２７】前記データ配線、前記接触層パターン及
び前記半導体パターンを一つのマスクを利用して形成す
ることを特徴とする請求項２６に記載の液晶表示装置用
薄膜トランジスタ基板の製造方法。 - 【請求項２８】前記ゲート絶縁膜、前記半導体パター
ン、前記接触層パターン及び前記データ配線の形成段階
は、 前記ゲート絶縁膜、半導体層、接触層及び導電体層を蒸
着する段階と、 前記導電層の上に感光膜を塗布する段階と、 前記感光膜を前記マスクを通じて露光する段階と、 前記感光膜を現像して前記第２部分が前記データ配線及
び前記画素配線の上部に位置するように前記感光膜パタ
ーンを形成する段階と、 前記第３部分の下の前記導電層とその下部の接触層及び
半導体層、前記第１部分とその下の前記導電層及び接触
層、そして前記第２部分の一部厚さをエッチングしてそ
れぞれ前記導電層、前記接触層、前記半導体層からなる
前記データ配線、前記接触層パターン、前記半導体パタ
ーンを形成する段階と、 前記感光膜パターンを除去する段階とを含むことを特徴
とする請求項２７に記載の液晶表示装置用薄膜トランジ
スタ基板の製造方法。 - 【請求項２９】前記データ配線、前記接触層パターン、
前記半導体パターンの形成段階は、 前記第３部分の下の前記導電層を湿式または乾式エッチ
ングして前記接触層を露出させる段階と、 前記第３部分の下の接触層及びその下の前記半導体層を
前記第１部分と共に乾式エッチングして前記第３部分の
下の前記ゲート絶縁膜及び前記第１部分の下の前記導電
層を露出させ前記半導体層からなる前記半導体パターン
を完成する段階と、 前記第１部分の下の前記導電層及びその下の前記接触層
をエッチングして除去することによって前記データ配線
及び前記接触層パターンを完成する段階とを含むことを
特徴とする請求項２８に記載の液晶表示装置用薄膜トラ
ンジスタ基板の製造方法。 - 【請求項３０】前記半導体層、接触層及び導電体層を蒸
着する段階では、前記シャドーフレームを利用して前記
ゲートパッド部に選択的に前記半導体層、接触層または
導電体層が積層されないようにすることを特徴とする請
求項２９に記載の液晶表示装置用薄膜トランジスタ基板
の製造方法。 - 【請求項３１】前記感光膜パターンは前記ゲートパッド
部に対応し、前記第１または第２の厚さを有するか厚さ
のない第４部分をさらに含むことを特徴とする請求項３
０に記載の液晶表示装置用薄膜トランジスタ基板の製造
方法。 - 【請求項３２】前記写真エッチング工程に使用されるマ
スクは光の一部のみが透過する第１部分と光が完全に透
過できない第２部分と光が完全に透過する第３部分とを
含み、前記感光膜パターンは陽性感光膜であり、前記マ
スクの第１、第２、第３部分は露光過程で前記感光膜パ
ターンの第１、第２、第３部分に各々対応するように整
列されることを特徴とする請求項２６に記載の液晶表示
装置用薄膜トランジスタ基板の製造方法。 - 【請求項３３】前記マスクの第１部分は半透明膜を含む
ことを特徴とする請求項３２に記載の液晶表示装置用薄
膜トランジスタ基板の製造方法。 - 【請求項３４】前記マスクの第１部分は前記露光段階で
使用される光源の分解能より大きさが小さいパターンを
含むことを特徴とする請求項３２に記載の液晶表示装置
用薄膜トランジスタ基板の製造方法。 - 【請求項３５】前記感光膜パターンの第１部分はリフロ
ーによって形成することを特徴とする請求項２６に記載
の液晶表示装置用薄膜トランジスタ基板の製造方法。 - 【請求項３６】前記データ配線、前記画素配線及び前記
半導体パターンを覆う保護膜を積層する段階をさらに含
み、 前記シャドーフレームを利用して前記ゲートパッド及び
データパッドが形成されている前記周辺部には前記保護
膜が積層されないようにすることを特徴とする請求項２
４に記載の液晶表示装置用薄膜トランジスタ基板の製造
方法。
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005043804A (ja) * | 2003-07-25 | 2005-02-17 | Seiko Epson Corp | 表示装置、アクティブマトリクス基板、及び電子機器 |
| JP2007183578A (ja) * | 2005-12-29 | 2007-07-19 | Lg Phillips Lcd Co Ltd | 横電界型液晶表示装置用アレイ基板及びその製造方法 |
| US7476898B2 (en) | 2004-04-14 | 2009-01-13 | Nec Lcd Technologies, Ltd. | Thin film and manufacturing method of the same |
| WO2010058825A1 (ja) * | 2008-11-20 | 2010-05-27 | 株式会社神戸製鋼所 | 表示装置用Ａｌ合金膜、薄膜トランジスタ基板およびその製造方法、並びに表示装置 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW413844B (en) * | 1998-11-26 | 2000-12-01 | Samsung Electronics Co Ltd | Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films |
| KR100582599B1 (ko) * | 1999-10-25 | 2006-05-23 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치 |
| KR100759965B1 (ko) * | 2000-10-27 | 2007-09-18 | 삼성전자주식회사 | 액정 표시 장치 |
| KR100704510B1 (ko) * | 2001-02-12 | 2007-04-09 | 엘지.필립스 엘시디 주식회사 | 횡전계형 액정표시장치용 하부 기판 및 그의 제조방법 |
| KR100685946B1 (ko) * | 2001-03-02 | 2007-02-23 | 엘지.필립스 엘시디 주식회사 | 액정 디스플레이 패널 및 그 제조방법 |
| KR100720099B1 (ko) * | 2001-06-21 | 2007-05-18 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그의 제조 방법 |
| KR100980008B1 (ko) * | 2002-01-02 | 2010-09-03 | 삼성전자주식회사 | 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법 |
| JP2003228081A (ja) * | 2002-01-31 | 2003-08-15 | Nec Corp | 液晶表示装置及びその製造方法 |
| JP4381691B2 (ja) * | 2002-03-28 | 2009-12-09 | シャープ株式会社 | 液晶表示装置用基板及びそれを備えた液晶表示装置及びその製造方法 |
| KR100436181B1 (ko) * | 2002-04-16 | 2004-06-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| JP2004212933A (ja) * | 2002-12-31 | 2004-07-29 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びアレイ基板の製造方法 |
| KR100602062B1 (ko) * | 2003-04-03 | 2006-07-14 | 엘지.필립스 엘시디 주식회사 | 수평 전계 인가형 액정 표시 장치 및 그 제조 방법 |
| US20070178710A1 (en) * | 2003-08-18 | 2007-08-02 | 3M Innovative Properties Company | Method for sealing thin film transistors |
| US7309922B2 (en) * | 2003-10-20 | 2007-12-18 | Samsun Electronics Co., Ltd. | Lower substrate, display apparatus having the same and method of manufacturing the same |
| KR100606970B1 (ko) * | 2004-04-14 | 2006-08-01 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| TWI326790B (en) * | 2005-02-16 | 2010-07-01 | Au Optronics Corp | Method of fabricating a thin film transistor of a thin film transistor liquid crystal display and method of fabricating a transistor liquid crystal display |
| KR101201304B1 (ko) * | 2005-05-06 | 2012-11-14 | 엘지디스플레이 주식회사 | 액정표시장치 및 그의 제조방법 |
| KR20060121370A (ko) * | 2005-05-24 | 2006-11-29 | 삼성전자주식회사 | 액정표시장치의 제조방법과 이에 의한 액정표시장치 |
| KR101298940B1 (ko) * | 2005-08-23 | 2013-08-22 | 주식회사 동진쎄미켐 | 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법 |
| KR100957614B1 (ko) * | 2005-10-17 | 2010-05-13 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조 방법 |
| TWI294185B (en) * | 2006-04-14 | 2008-03-01 | Au Optronics Corp | Manufacturing method of a pixel structure |
| EP2023195B1 (en) * | 2007-08-09 | 2017-04-05 | LG Display Co., Ltd. | Liquid crystal display device |
| KR101474774B1 (ko) * | 2008-07-07 | 2014-12-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
| KR101107170B1 (ko) | 2010-05-04 | 2012-01-25 | 삼성모바일디스플레이주식회사 | 스퍼터링 시스템 및 스퍼터링 방법 |
| CN103680328B (zh) * | 2013-12-31 | 2015-09-09 | 京东方科技集团股份有限公司 | 阵列基板及显示装置 |
| CN104241297B (zh) * | 2014-08-25 | 2017-12-08 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法和显示面板 |
| KR102473647B1 (ko) * | 2015-12-29 | 2022-12-01 | 엘지디스플레이 주식회사 | 액정표시장치 |
| KR102503705B1 (ko) * | 2016-05-19 | 2023-02-24 | 삼성디스플레이 주식회사 | 표시 기판 |
| KR20180079550A (ko) * | 2016-12-30 | 2018-07-11 | 엘지디스플레이 주식회사 | 표시패널 |
| CN106970496B (zh) * | 2017-06-01 | 2021-05-18 | 京东方科技集团股份有限公司 | 阵列基板及显示装置 |
| KR102596354B1 (ko) * | 2018-11-05 | 2023-10-31 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| CN115083362A (zh) * | 2022-05-26 | 2022-09-20 | 长沙惠科光电有限公司 | 液晶像素电路及其驱动方法、阵列基板 |
Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200665A (ja) * | 1988-02-04 | 1989-08-11 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板の製造方法 |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| JPH03160418A (ja) * | 1989-11-20 | 1991-07-10 | Sanyo Electric Co Ltd | 液晶表示装置の製造方法 |
| JPH04253031A (ja) * | 1991-01-30 | 1992-09-08 | Sanyo Electric Co Ltd | 液晶表示装置の製造方法 |
| US5272355A (en) * | 1992-05-20 | 1993-12-21 | Spire Corporation | Optoelectronic switching and display device with porous silicon |
| JPH0627636A (ja) * | 1992-07-10 | 1994-02-04 | Seiko Epson Corp | フォトマスク及びフォトマスクの製造方法及びエッチング方法及び露光方法 |
| JPH0792482A (ja) * | 1993-07-27 | 1995-04-07 | Samsung Electron Co Ltd | 液晶表示装置の製造方法 |
| JPH08254712A (ja) * | 1995-03-17 | 1996-10-01 | Hitachi Ltd | 液晶表示素子 |
| US5703668A (en) * | 1995-11-25 | 1997-12-30 | Lg Electronics Inc. | Liquid crystal display device and method of forming the same |
| JPH1010494A (ja) * | 1996-06-24 | 1998-01-16 | Hitachi Ltd | 液晶表示装置 |
| JPH10163174A (ja) * | 1996-11-29 | 1998-06-19 | Sharp Corp | 薄膜のパターニング方法 |
| US5907379A (en) * | 1996-10-21 | 1999-05-25 | Samsung Electronics Co., Ltd. | In-plane switching liquid crystal display having high aperture ratio |
| JPH11242243A (ja) * | 1997-11-20 | 1999-09-07 | Samsung Electronics Co Ltd | 液晶表示装置及びその製造方法 |
| JPH11264993A (ja) * | 1998-03-18 | 1999-09-28 | Toshiba Corp | 液晶表示装置および液晶表示装置の製造方法 |
| JPH11307780A (ja) * | 1998-04-27 | 1999-11-05 | Nec Kagoshima Ltd | 薄膜トランジスタの製造方法 |
| JP2000206571A (ja) * | 1998-12-31 | 2000-07-28 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
| US6391499B1 (en) * | 2000-06-22 | 2002-05-21 | Lg Philips Lcd Co., Ltd. | Light exposure mask and method of manufacturing the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4960719A (en) | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| TW354380B (en) | 1995-03-17 | 1999-03-11 | Hitachi Ltd | A liquid crystal device with a wide visual angle |
| US6133977A (en) * | 1997-10-21 | 2000-10-17 | Samsung Electronics Co., Ltd. | Liquid crystal displays having common electrode overlap with one or more data lines |
| US6215541B1 (en) * | 1997-11-20 | 2001-04-10 | Samsung Electronics Co., Ltd. | Liquid crystal displays and manufacturing methods thereof |
| JP2001051293A (ja) * | 1999-07-29 | 2001-02-23 | Internatl Business Mach Corp <Ibm> | 薄膜トランジスタ、液晶表示パネル、薄膜トランジスタの製造方法 |
| JP2001051303A (ja) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | 液晶表示装置及びその製造方法 |
| JP4700160B2 (ja) * | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| GB0029427D0 (en) * | 2000-12-02 | 2001-01-17 | Koninkl Philips Electronics Nv | Pixellated devices such as active matrix liquid crystal displays |
-
2001
- 2001-02-09 US US09/779,705 patent/US6678018B2/en not_active Expired - Lifetime
- 2001-02-13 JP JP2001035265A patent/JP4856318B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-25 US US10/626,738 patent/US6906776B2/en not_active Expired - Fee Related
-
2005
- 2005-05-11 US US11/126,305 patent/US7130003B2/en not_active Expired - Lifetime
Patent Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200665A (ja) * | 1988-02-04 | 1989-08-11 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板の製造方法 |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| JPH03160418A (ja) * | 1989-11-20 | 1991-07-10 | Sanyo Electric Co Ltd | 液晶表示装置の製造方法 |
| JPH04253031A (ja) * | 1991-01-30 | 1992-09-08 | Sanyo Electric Co Ltd | 液晶表示装置の製造方法 |
| US5272355A (en) * | 1992-05-20 | 1993-12-21 | Spire Corporation | Optoelectronic switching and display device with porous silicon |
| JPH0627636A (ja) * | 1992-07-10 | 1994-02-04 | Seiko Epson Corp | フォトマスク及びフォトマスクの製造方法及びエッチング方法及び露光方法 |
| JPH0792482A (ja) * | 1993-07-27 | 1995-04-07 | Samsung Electron Co Ltd | 液晶表示装置の製造方法 |
| JPH08254712A (ja) * | 1995-03-17 | 1996-10-01 | Hitachi Ltd | 液晶表示素子 |
| US5703668A (en) * | 1995-11-25 | 1997-12-30 | Lg Electronics Inc. | Liquid crystal display device and method of forming the same |
| JPH1010494A (ja) * | 1996-06-24 | 1998-01-16 | Hitachi Ltd | 液晶表示装置 |
| US5907379A (en) * | 1996-10-21 | 1999-05-25 | Samsung Electronics Co., Ltd. | In-plane switching liquid crystal display having high aperture ratio |
| JPH10163174A (ja) * | 1996-11-29 | 1998-06-19 | Sharp Corp | 薄膜のパターニング方法 |
| JPH11242243A (ja) * | 1997-11-20 | 1999-09-07 | Samsung Electronics Co Ltd | 液晶表示装置及びその製造方法 |
| JPH11264993A (ja) * | 1998-03-18 | 1999-09-28 | Toshiba Corp | 液晶表示装置および液晶表示装置の製造方法 |
| JPH11307780A (ja) * | 1998-04-27 | 1999-11-05 | Nec Kagoshima Ltd | 薄膜トランジスタの製造方法 |
| JP2000206571A (ja) * | 1998-12-31 | 2000-07-28 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
| US6391499B1 (en) * | 2000-06-22 | 2002-05-21 | Lg Philips Lcd Co., Ltd. | Light exposure mask and method of manufacturing the same |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005043804A (ja) * | 2003-07-25 | 2005-02-17 | Seiko Epson Corp | 表示装置、アクティブマトリクス基板、及び電子機器 |
| US7476898B2 (en) | 2004-04-14 | 2009-01-13 | Nec Lcd Technologies, Ltd. | Thin film and manufacturing method of the same |
| JP2007183578A (ja) * | 2005-12-29 | 2007-07-19 | Lg Phillips Lcd Co Ltd | 横電界型液晶表示装置用アレイ基板及びその製造方法 |
| JP4504964B2 (ja) * | 2005-12-29 | 2010-07-14 | エルジー ディスプレイ カンパニー リミテッド | 横電界型液晶表示装置用アレイ基板及びその製造方法 |
| WO2010058825A1 (ja) * | 2008-11-20 | 2010-05-27 | 株式会社神戸製鋼所 | 表示装置用Ａｌ合金膜、薄膜トランジスタ基板およびその製造方法、並びに表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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