JP2001051293A - 薄膜トランジスタ、液晶表示パネル、薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタ、液晶表示パネル、薄膜トランジスタの製造方法Info
- Publication number
- JP2001051293A JP2001051293A JP11214603A JP21460399A JP2001051293A JP 2001051293 A JP2001051293 A JP 2001051293A JP 11214603 A JP11214603 A JP 11214603A JP 21460399 A JP21460399 A JP 21460399A JP 2001051293 A JP2001051293 A JP 2001051293A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- semiconductor layer
- film transistor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000059 patterning Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000010408 film Substances 0.000 claims description 122
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 5
- 230000003071 parasitic effect Effects 0.000 claims description 3
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 45
- 229910021417 amorphous silicon Inorganic materials 0.000 description 23
- 229910004205 SiNX Inorganic materials 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910001182 Mo alloy Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000002585 base Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 229910015202 MoCr Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Ceramic Engineering (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 薄膜トランジスタの製造工程における必要な
工程数を減らすと共に、他のデータ線からのリーク電流
による異常電位の発生を防止する。 【解決手段】 所定基板に対して積載されると共に、所
定のパターンにて形成されるゲート電極３０と、このゲ
ート電極３０のパターニングに対応して形成される半導
体層と、この半導体層を介して形成される画素電極２５
と、半導体層を介して形成されると共に、画素電極２５
から所定の間隙を隔てて配設される信号電極２６とを備
え、この信号電極２６は、隣接する信号線３２ｂ、３２
ｃから半導体層を介して画素電極２５へと流れるクロス
トークを阻止する位置に配設される薄膜トランジスタ。
工程数を減らすと共に、他のデータ線からのリーク電流
による異常電位の発生を防止する。 【解決手段】 所定基板に対して積載されると共に、所
定のパターンにて形成されるゲート電極３０と、このゲ
ート電極３０のパターニングに対応して形成される半導
体層と、この半導体層を介して形成される画素電極２５
と、半導体層を介して形成されると共に、画素電極２５
から所定の間隙を隔てて配設される信号電極２６とを備
え、この信号電極２６は、隣接する信号線３２ｂ、３２
ｃから半導体層を介して画素電極２５へと流れるクロス
トークを阻止する位置に配設される薄膜トランジスタ。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
ックス方式の液晶ディスプレイ等に用いられる薄膜トラ
ンジスタ及びこの薄膜トランジスタの製造方法、また、
この薄膜トランジスタを用いた液晶表示パネルに関す
る。
ックス方式の液晶ディスプレイ等に用いられる薄膜トラ
ンジスタ及びこの薄膜トランジスタの製造方法、また、
この薄膜トランジスタを用いた液晶表示パネルに関す
る。
【０００２】
【従来の技術】薄膜トランジスタを用いたアクティブマ
トリックス方式の液晶ディスプレイ装置は、ゲート電極
(Ｙ電極)とデータ電極(Ｘ電極)とをマトリクス状に配置
し、その交点に薄膜トランジスタ(ＴＦＴ)が配置された
ＴＦＴアレイ基板と、その基板と隙間を空けて重ねられ
る対向基板との間に液晶を封入し、液晶に与える電圧を
薄膜トランジスタにより制御して、液晶の電気光学効果
を用いて表示を可能としている。
トリックス方式の液晶ディスプレイ装置は、ゲート電極
(Ｙ電極)とデータ電極(Ｘ電極)とをマトリクス状に配置
し、その交点に薄膜トランジスタ(ＴＦＴ)が配置された
ＴＦＴアレイ基板と、その基板と隙間を空けて重ねられ
る対向基板との間に液晶を封入し、液晶に与える電圧を
薄膜トランジスタにより制御して、液晶の電気光学効果
を用いて表示を可能としている。
【０００３】ここで、薄膜トランジスタの構造として
は、従来より、正スタガ型(トップゲート型)と、逆スタ
ガ型(ボトムゲート型)の構造が知られている。ここで、
正スタガ型(トップゲート型)における薄膜トランジスタ
の代表的な構造を図７に示す。図７に示すように、トッ
プゲート型の薄膜トランジスタは、ガラス基板等の絶縁
基板１０１上に遮光膜１０２が備えられ、その上に酸化
シリコンＳｉＯｘや窒化シリコンＳｉＮｘ等からなる絶
縁膜１０３が設けられる。その上にＩＴＯ(インジウム
・スズ酸化物)膜によるドレイン電極１０４とソース電
極１０５がチャネル間隔を空けて備えられ、その両電極
上を覆うアモルファスシリコン膜(ａ-Ｓｉ膜)１０６と
その上にＳｉＯｘやＳｉＮｘ等からなるゲート絶縁膜１
０７、その上にゲート電極１０８が設けられて、ａ-Ｓ
ｉアイランドと呼ばれる島状の領域が形成されている。
は、従来より、正スタガ型(トップゲート型)と、逆スタ
ガ型(ボトムゲート型)の構造が知られている。ここで、
正スタガ型(トップゲート型)における薄膜トランジスタ
の代表的な構造を図７に示す。図７に示すように、トッ
プゲート型の薄膜トランジスタは、ガラス基板等の絶縁
基板１０１上に遮光膜１０２が備えられ、その上に酸化
シリコンＳｉＯｘや窒化シリコンＳｉＮｘ等からなる絶
縁膜１０３が設けられる。その上にＩＴＯ(インジウム
・スズ酸化物)膜によるドレイン電極１０４とソース電
極１０５がチャネル間隔を空けて備えられ、その両電極
上を覆うアモルファスシリコン膜(ａ-Ｓｉ膜)１０６と
その上にＳｉＯｘやＳｉＮｘ等からなるゲート絶縁膜１
０７、その上にゲート電極１０８が設けられて、ａ-Ｓ
ｉアイランドと呼ばれる島状の領域が形成されている。
【０００４】この薄膜トランジスタを製造する工程とし
て、所謂７ＰＥＰ(ＰＥＰ：Photo Engraving Process：
写真蝕刻工程)構造が一般的に存在する。この７ＰＥＰ
構造では、ＩＴＯ膜のドレイン電極１０４及びソース電
極１０５をパターニングした後、ａ-Ｓｉ膜１０６をＣ
ＶＤ(Chemical Vapour Deposition：化学的気相成長)技
術で着膜し、島状にパターニングする。その後、ゲート
絶縁膜１０７をＣＶＤ技術にて着膜し、所定の形状にパ
ターニングしている。またその後、ゲート電極１０８と
しての例えばアルミニウム(Ａｌ)をスパッタリングで着
膜し、パターニングすることでＴＦＴを完成させてい
る。
て、所謂７ＰＥＰ(ＰＥＰ：Photo Engraving Process：
写真蝕刻工程)構造が一般的に存在する。この７ＰＥＰ
構造では、ＩＴＯ膜のドレイン電極１０４及びソース電
極１０５をパターニングした後、ａ-Ｓｉ膜１０６をＣ
ＶＤ(Chemical Vapour Deposition：化学的気相成長)技
術で着膜し、島状にパターニングする。その後、ゲート
絶縁膜１０７をＣＶＤ技術にて着膜し、所定の形状にパ
ターニングしている。またその後、ゲート電極１０８と
しての例えばアルミニウム(Ａｌ)をスパッタリングで着
膜し、パターニングすることでＴＦＴを完成させてい
る。
【０００５】しかし、この７ＰＥＰ構造では工程数が複
雑となるために、工程数を減らした次世代４ＰＥＰ構造
の提案がなされている。この４ＰＥＰ構造は、ゲート電
極１０８の下にあるゲート絶縁膜１０７及びａ-Ｓｉ膜
１０６を一度にエッチングするものである。即ち、ゲー
ト電極のメッキパターンをマスクとして１回のパターニ
ング工程で、ゲート電極１０８、ゲート絶縁膜１０７及
びａ-Ｓｉ膜１０６を連続してエッチングするものであ
り、製造プロセスを短縮できるといった点で非常に優れ
ている。
雑となるために、工程数を減らした次世代４ＰＥＰ構造
の提案がなされている。この４ＰＥＰ構造は、ゲート電
極１０８の下にあるゲート絶縁膜１０７及びａ-Ｓｉ膜
１０６を一度にエッチングするものである。即ち、ゲー
ト電極のメッキパターンをマスクとして１回のパターニ
ング工程で、ゲート電極１０８、ゲート絶縁膜１０７及
びａ-Ｓｉ膜１０６を連続してエッチングするものであ
り、製造プロセスを短縮できるといった点で非常に優れ
ている。
【０００６】尚、製造プロセスの短縮とは全く関係はな
いが、本件発明の電極構造に関連する先行技術として特
開平１−６８９６８号公報があり、かかる公報には、ソ
ース電極とドレイン電極を互いに平行に配置し、更にこ
れらの電極をゲート電極に直交させる薄膜トランジスタ
技術が開示されている。
いが、本件発明の電極構造に関連する先行技術として特
開平１−６８９６８号公報があり、かかる公報には、ソ
ース電極とドレイン電極を互いに平行に配置し、更にこ
れらの電極をゲート電極に直交させる薄膜トランジスタ
技術が開示されている。
【０００７】
【発明が解決しようとする課題】一方、薄膜トランジス
タと接続されるドレイン線およびゲート線には、外部か
らの表示データ信号と走査信号が与えられているが、一
般に、ゲート電極に接続されるゲート線では、絶縁基板
上にＳｉＯｘやＳｉＮｘの絶縁膜を有し、その上にゲー
ト線が接続されている。そのため、薄膜トランジスタ構
造におけるゲート電極１０８の下部にあるゲート絶縁膜
１０７やａ-Ｓｉ膜１０６に相当する部分は、ａ-Ｓｉア
イランドを除くゲート線の構造下では除去されるのが一
般的である。
タと接続されるドレイン線およびゲート線には、外部か
らの表示データ信号と走査信号が与えられているが、一
般に、ゲート電極に接続されるゲート線では、絶縁基板
上にＳｉＯｘやＳｉＮｘの絶縁膜を有し、その上にゲー
ト線が接続されている。そのため、薄膜トランジスタ構
造におけるゲート電極１０８の下部にあるゲート絶縁膜
１０７やａ-Ｓｉ膜１０６に相当する部分は、ａ-Ｓｉア
イランドを除くゲート線の構造下では除去されるのが一
般的である。
【０００８】しかしながら、工程数の削減を図るために
上述の４ＰＥＰ構造を採用すると、三層の膜を一回のパ
ターニング工程でエッチングして形成するために、ゲー
ト線に対してもａ-Ｓｉアイランドと同様な構造が形成
される。即ち、ａ-Ｓｉアイランドを超えたゲート線に
対しても、その構成に必要のないａ-Ｓｉ膜１０６やゲ
ート絶縁膜１０７が除去できずにそのまま形成されてし
まう。
上述の４ＰＥＰ構造を採用すると、三層の膜を一回のパ
ターニング工程でエッチングして形成するために、ゲー
ト線に対してもａ-Ｓｉアイランドと同様な構造が形成
される。即ち、ａ-Ｓｉアイランドを超えたゲート線に
対しても、その構成に必要のないａ-Ｓｉ膜１０６やゲ
ート絶縁膜１０７が除去できずにそのまま形成されてし
まう。
【０００９】図８は、かかる状態における薄膜トランジ
スタの上視図である。液晶表示パネルとして必要なＴＦ
Ｔは、ゲート線１０９の突き出し部であるゲート電極１
０８に形成されるａ-Ｓｉアイランド１１１であるが、
前述の４ＰＥＰ構造により、ａ-Ｓｉアイランド１１１
以外のゲート線１０９に別のＴＦＴが存在してしまう。
その為、隣接する他のデータ線１１０や隣接する他のド
レイン電極１０４等から、図８の矢印に示すようなリー
ク電流が生じてソース電極１０５に流れ込み、表示電極
１１２に対して余計な電流が流れることとなる。その結
果、他のデータ線から書き込まれる余計な電流(クロス
トーク)の為に画素に十分な電位が書き込まれず、この
ような書き込み不足は表示イメージの著しい劣化をもた
らすこととなる。
スタの上視図である。液晶表示パネルとして必要なＴＦ
Ｔは、ゲート線１０９の突き出し部であるゲート電極１
０８に形成されるａ-Ｓｉアイランド１１１であるが、
前述の４ＰＥＰ構造により、ａ-Ｓｉアイランド１１１
以外のゲート線１０９に別のＴＦＴが存在してしまう。
その為、隣接する他のデータ線１１０や隣接する他のド
レイン電極１０４等から、図８の矢印に示すようなリー
ク電流が生じてソース電極１０５に流れ込み、表示電極
１１２に対して余計な電流が流れることとなる。その結
果、他のデータ線から書き込まれる余計な電流(クロス
トーク)の為に画素に十分な電位が書き込まれず、この
ような書き込み不足は表示イメージの著しい劣化をもた
らすこととなる。
【００１０】本発明は、以上の技術的課題を解決するた
めになされたものであって、薄膜トランジスタの製造工
程における必要な工程数を減らすと共に、他のデータ線
からのリーク電流による異常電位の発生を防止すること
を目的とする。
めになされたものであって、薄膜トランジスタの製造工
程における必要な工程数を減らすと共に、他のデータ線
からのリーク電流による異常電位の発生を防止すること
を目的とする。
【００１１】更に他の目的は、ゲート線と信号線とのパ
ターンずれがあっても、ゲート-ソース間の容量Ｃgsの
変化によるフリッカや焼き付けを防止できる薄膜トラン
ジスタを提供することを目的とする。
ターンずれがあっても、ゲート-ソース間の容量Ｃgsの
変化によるフリッカや焼き付けを防止できる薄膜トラン
ジスタを提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明の薄膜トランジスタは、所定基板に対して積
載されると共に、所定のパターンにて形成されるゲート
電極と、このゲート電極のパターニングに対応して形成
される半導体層と、この半導体層を介して形成される画
素電極と、半導体層を介して形成されると共に、画素電
極から所定の間隙を隔てて配設される信号電極とを備
え、この信号電極は、隣接する信号電極から半導体層を
介して画素電極へと流れるクロストークを阻止する位置
に配設されることを特徴としている。
に、本発明の薄膜トランジスタは、所定基板に対して積
載されると共に、所定のパターンにて形成されるゲート
電極と、このゲート電極のパターニングに対応して形成
される半導体層と、この半導体層を介して形成される画
素電極と、半導体層を介して形成されると共に、画素電
極から所定の間隙を隔てて配設される信号電極とを備
え、この信号電極は、隣接する信号電極から半導体層を
介して画素電極へと流れるクロストークを阻止する位置
に配設されることを特徴としている。
【００１３】ここで、この半導体層と共にゲート絶縁膜
についてもゲート電極のパターニングに対応してパター
ン形成することが可能であり、具体的には、半導体層及
びゲート絶縁膜は、ゲート電極のパターニングと略同一
のパターンにて形成されるように構成することが好まし
い。
についてもゲート電極のパターニングに対応してパター
ン形成することが可能であり、具体的には、半導体層及
びゲート絶縁膜は、ゲート電極のパターニングと略同一
のパターンにて形成されるように構成することが好まし
い。
【００１４】また、本発明における薄膜トランジスタの
構造としては、正スタガ型(トップゲート型)に限らず、
逆スタガ型(ボトムゲート型)であっても問題はなく、逆
スタガ型(ボトムゲート型)であれば、ゲート電極は基板
上に設けられ、半導体層は、ゲート絶縁膜を介してこの
ゲート電極の上に成膜されると共に、ゲート電極のパタ
ーニングに対応してパターン形成されることを特徴とす
ることができる。一方、正スタガ型(トップゲート型)で
あれば、半導体層は、ゲート電極の下層に成膜されるゲ
ート絶縁膜を介して更に下層に成膜されることを特徴と
することができ、正スタガ型(トップゲート型)への適用
は、フォトマスク工程の削減が容易である点から特に優
れている。
構造としては、正スタガ型(トップゲート型)に限らず、
逆スタガ型(ボトムゲート型)であっても問題はなく、逆
スタガ型(ボトムゲート型)であれば、ゲート電極は基板
上に設けられ、半導体層は、ゲート絶縁膜を介してこの
ゲート電極の上に成膜されると共に、ゲート電極のパタ
ーニングに対応してパターン形成されることを特徴とす
ることができる。一方、正スタガ型(トップゲート型)で
あれば、半導体層は、ゲート電極の下層に成膜されるゲ
ート絶縁膜を介して更に下層に成膜されることを特徴と
することができ、正スタガ型(トップゲート型)への適用
は、フォトマスク工程の削減が容易である点から特に優
れている。
【００１５】更に、隣接する信号電極から半導体層を介
して画素電極へと流れるクロストークを阻止する位置に
信号電極を配置すれば、本来、その画素電極に対して流
入すべきでない、他の信号線からのリーク電流を防止す
ることが可能であり、より具体的には、形成されるａ-
Ｓｉアイランドにおけるゲート電極を、ゲート線から孤
立させるように信号電極を配置させることが好ましい。
して画素電極へと流れるクロストークを阻止する位置に
信号電極を配置すれば、本来、その画素電極に対して流
入すべきでない、他の信号線からのリーク電流を防止す
ることが可能であり、より具体的には、形成されるａ-
Ｓｉアイランドにおけるゲート電極を、ゲート線から孤
立させるように信号電極を配置させることが好ましい。
【００１６】また、本発明の薄膜トランジスタは、所定
の絶縁基板上に設けられたソース電極と、このソース電
極に対して所定の間隙を隔てて配設されたドレイン電極
と、ソース電極およびこのドレイン電極に接し、両者を
結ぶように配設された半導体層と、この半導体層を被覆
するゲート絶縁膜と、このゲート絶縁膜に接して設けら
れたゲート電極とを有し、このゲート電極は、ソース電
極およびドレイン電極に略直交する突き出し部を設けて
パターニングされると共に、半導体層およびゲート絶縁
膜はこのゲート電極のパターニングに基づいてパターン
形成され、ドレイン電極は、ソース電極に対してゲート
電極における突き出し部の根元近傍に配設されることを
特徴としている。
の絶縁基板上に設けられたソース電極と、このソース電
極に対して所定の間隙を隔てて配設されたドレイン電極
と、ソース電極およびこのドレイン電極に接し、両者を
結ぶように配設された半導体層と、この半導体層を被覆
するゲート絶縁膜と、このゲート絶縁膜に接して設けら
れたゲート電極とを有し、このゲート電極は、ソース電
極およびドレイン電極に略直交する突き出し部を設けて
パターニングされると共に、半導体層およびゲート絶縁
膜はこのゲート電極のパターニングに基づいてパターン
形成され、ドレイン電極は、ソース電極に対してゲート
電極における突き出し部の根元近傍に配設されることを
特徴としている。
【００１７】ここで、この半導体層およびゲート絶縁膜
は、ゲート電極と同一のパターニング工程にて形成され
ることを特徴とすれば、隣接する信号線(データ線)から
ゲート線を介して流入する余計な電流がソース電極へと
流れ込むことを阻止することが可能となり、表示イメー
ジの劣化を防止することができる点で優れている。
は、ゲート電極と同一のパターニング工程にて形成され
ることを特徴とすれば、隣接する信号線(データ線)から
ゲート線を介して流入する余計な電流がソース電極へと
流れ込むことを阻止することが可能となり、表示イメー
ジの劣化を防止することができる点で優れている。
【００１８】また、このソース電極およびドレイン電極
は、所定の線幅で互いに平行に配置されることを特徴と
すれば、クロストークの流入を防止できると同時に、ゲ
ート線と信号線とのパターンずれがあっても浮遊容量の
ばらつきのない薄膜トランジスタを提供できる点で好ま
しい。
は、所定の線幅で互いに平行に配置されることを特徴と
すれば、クロストークの流入を防止できると同時に、ゲ
ート線と信号線とのパターンずれがあっても浮遊容量の
ばらつきのない薄膜トランジスタを提供できる点で好ま
しい。
【００１９】また、本発明の液晶表示パネルは、画素電
極とこの画素電極に電圧を印加する薄膜トランジスタチ
ャネル構造を有する液晶表示パネルにおいて、この薄膜
トランジスタチャネル構造におけるゲート電極を形成す
るゲート線と、薄膜トランジスタチャネル構造における
信号電極に接続される信号線と、薄膜トランジスタチャ
ネル構造を超えてゲート線に沿った状態にてパターニン
グされる半導体層とを備え、信号電極は、この画素電極
と隣接する画素電極に対して電圧を印加するための隣接
信号線から半導体層を介して流入する電流を阻止するよ
うに構成されることを特徴としている。
極とこの画素電極に電圧を印加する薄膜トランジスタチ
ャネル構造を有する液晶表示パネルにおいて、この薄膜
トランジスタチャネル構造におけるゲート電極を形成す
るゲート線と、薄膜トランジスタチャネル構造における
信号電極に接続される信号線と、薄膜トランジスタチャ
ネル構造を超えてゲート線に沿った状態にてパターニン
グされる半導体層とを備え、信号電極は、この画素電極
と隣接する画素電極に対して電圧を印加するための隣接
信号線から半導体層を介して流入する電流を阻止するよ
うに構成されることを特徴としている。
【００２０】ここで、この半導体層は、ゲート線上に残
ると共に、隣接信号線と薄膜トランジスタチャネル構造
との間に寄生薄膜トランジスタを存在させることを特徴
とすれば、ゲート電極をそのままゲート配線として使用
したパネル構造において、ゲート線レジスト又はゲート
線のメッキパターンをマスクに半導体層のエッチングを
行った際に、隣接する画素電極からのクロストークを有
効に防止できる点で作用効果が大きい。
ると共に、隣接信号線と薄膜トランジスタチャネル構造
との間に寄生薄膜トランジスタを存在させることを特徴
とすれば、ゲート電極をそのままゲート配線として使用
したパネル構造において、ゲート線レジスト又はゲート
線のメッキパターンをマスクに半導体層のエッチングを
行った際に、隣接する画素電極からのクロストークを有
効に防止できる点で作用効果が大きい。
【００２１】更に、本発明の液晶表示パネルは、トップ
ゲート型に限らず、ボトムゲート型の薄膜トランジスタ
構造にも適用される。ボトムゲート型であれば、このゲ
ート電極は基板上に形成されると共に、半導体層はこの
ゲート電極の上層に成膜されたゲート絶縁膜を介して更
に上層に成膜されることを特徴としており、また、トッ
プゲート型であれば、半導体層は、ゲート電極の下層に
成膜されるゲート絶縁膜を介して更に下層に成膜される
ことを特徴としている。
ゲート型に限らず、ボトムゲート型の薄膜トランジスタ
構造にも適用される。ボトムゲート型であれば、このゲ
ート電極は基板上に形成されると共に、半導体層はこの
ゲート電極の上層に成膜されたゲート絶縁膜を介して更
に上層に成膜されることを特徴としており、また、トッ
プゲート型であれば、半導体層は、ゲート電極の下層に
成膜されるゲート絶縁膜を介して更に下層に成膜される
ことを特徴としている。
【００２２】また、本発明における薄膜トランジスタの
製造方法は、基板上に所定の形状からなる遮光膜を着膜
する遮光膜工程と、この遮光膜を覆うように基板上に絶
縁膜を形成する絶縁膜工程と、形成されたこの絶縁膜上
に、所定の線幅及び長さを有し所定の間隔を隔てた金属
膜からなるソース電極及びドレイン電極を形成するソー
ス・ドレイン電極形成工程と、このソース電極及びこの
ドレイン電極の上方にて絶縁膜上に半導体層およびゲー
ト絶縁膜層を順次成膜する半導体・絶縁膜層成膜工程
と、このゲート絶縁膜層上にゲート電極用の金属膜を着
膜するゲート電極着膜工程と、半導体層、ゲート絶縁膜
層及びゲート電極用の金属膜とをパターニングして薄膜
トランジスタチャネル構造を有する突き出しＴＦＴ部を
形成すると共に、この突き出しＴＦＴ部を超えたゲート
電極の位置に半導体層及びゲート絶縁膜層が形成される
パターン形成工程とを有し、このソース・ドレイン電極
形成工程は、少なくとも信号電極となるソース電極及び
ドレイン電極の何れか一方を、パターン形成工程により
形成された突き出しＴＦＴ部を横切るように形成するこ
とを特徴としている。
製造方法は、基板上に所定の形状からなる遮光膜を着膜
する遮光膜工程と、この遮光膜を覆うように基板上に絶
縁膜を形成する絶縁膜工程と、形成されたこの絶縁膜上
に、所定の線幅及び長さを有し所定の間隔を隔てた金属
膜からなるソース電極及びドレイン電極を形成するソー
ス・ドレイン電極形成工程と、このソース電極及びこの
ドレイン電極の上方にて絶縁膜上に半導体層およびゲー
ト絶縁膜層を順次成膜する半導体・絶縁膜層成膜工程
と、このゲート絶縁膜層上にゲート電極用の金属膜を着
膜するゲート電極着膜工程と、半導体層、ゲート絶縁膜
層及びゲート電極用の金属膜とをパターニングして薄膜
トランジスタチャネル構造を有する突き出しＴＦＴ部を
形成すると共に、この突き出しＴＦＴ部を超えたゲート
電極の位置に半導体層及びゲート絶縁膜層が形成される
パターン形成工程とを有し、このソース・ドレイン電極
形成工程は、少なくとも信号電極となるソース電極及び
ドレイン電極の何れか一方を、パターン形成工程により
形成された突き出しＴＦＴ部を横切るように形成するこ
とを特徴としている。
【００２３】更に、この薄膜トランジスタの製造方法に
おいて、パターン形成工程は、半導体層、ゲート絶縁膜
層およびゲート電極用の金属膜とを同一パターニング工
程にてパターン形成することを特徴としており、また、
見方を変えれば、本発明のパターン形成工程は、半導体
層、ゲート絶縁膜層およびゲート電極用の金属膜とを略
同一形状にてパターン形成することを特徴とすることが
できる。この特徴によれば、他のデータ線からのリーク
電流による異常電位の発生を防止することができる薄膜
トランジスタの製造工程において、必要な工程数を減ら
すことができる点で優れている。
おいて、パターン形成工程は、半導体層、ゲート絶縁膜
層およびゲート電極用の金属膜とを同一パターニング工
程にてパターン形成することを特徴としており、また、
見方を変えれば、本発明のパターン形成工程は、半導体
層、ゲート絶縁膜層およびゲート電極用の金属膜とを略
同一形状にてパターン形成することを特徴とすることが
できる。この特徴によれば、他のデータ線からのリーク
電流による異常電位の発生を防止することができる薄膜
トランジスタの製造工程において、必要な工程数を減ら
すことができる点で優れている。
【００２４】
◎ 実施の形態１ 以下、添付図面に示す実施の形態に基づいてこの発明を
詳細に説明する。図１は、本実施の形態における薄膜ト
ランジスタ構造を示す上視図、図２は、図１におけるＡ
Ａ'の断面図である。本実施の形態における薄膜トラン
ジスタは、図２に示すように、無アルカリガラスや石英
等の絶縁基板２１上に、ＭｏやＭｏＣｒ等のＭｏ合金か
らなる遮光膜(ライトシールド)２２が設けられ、その上
部を覆うように酸化シリコンＳｉＯｘや窒化シリコンＳ
ｉＮｘ等からなるアンダーコート層としての絶縁膜２３
が備えられている。その上に、透明導電膜であるインジ
ウム・スズ酸化物(ＩＴＯ)からなる画素電極(表示電極)
２４が形成され、更にこの画素電極２４と一体的に形成
され、ＩＴＯ膜の上層にＭｏやＴｉ，Ｔａ、Ｃｒ、Ｎ
ｂ、Ｗ、Ａｇ等を用いたモリブデン・タングステン(Ｍ
ｏ-Ｗ)合金等の金属膜が積層されてなるソース電極２５
とドレイン電極２６がパターン形成されている。また、
このパターン形成されたソース電極２５とドレイン電極
２６の上層には、半導体層を形成するａ-Ｓｉ膜２７が
着膜され、更にその上層にはゲート絶縁膜としての第１
の窒化シリコン膜(第１ＳｉＮｘ膜)２８、及びＴＦＴチ
ャネルのパシベーション膜としてのゲート絶縁膜である
第２の窒化シリコン膜(第２ＳｉＮｘ膜)２９とが着膜さ
れている。更にこれらのゲート絶縁膜の上層には、Ｃｒ
やＡｌ等の金属からなるゲート電極３０が形成されてい
る。
詳細に説明する。図１は、本実施の形態における薄膜ト
ランジスタ構造を示す上視図、図２は、図１におけるＡ
Ａ'の断面図である。本実施の形態における薄膜トラン
ジスタは、図２に示すように、無アルカリガラスや石英
等の絶縁基板２１上に、ＭｏやＭｏＣｒ等のＭｏ合金か
らなる遮光膜(ライトシールド)２２が設けられ、その上
部を覆うように酸化シリコンＳｉＯｘや窒化シリコンＳ
ｉＮｘ等からなるアンダーコート層としての絶縁膜２３
が備えられている。その上に、透明導電膜であるインジ
ウム・スズ酸化物(ＩＴＯ)からなる画素電極(表示電極)
２４が形成され、更にこの画素電極２４と一体的に形成
され、ＩＴＯ膜の上層にＭｏやＴｉ，Ｔａ、Ｃｒ、Ｎ
ｂ、Ｗ、Ａｇ等を用いたモリブデン・タングステン(Ｍ
ｏ-Ｗ)合金等の金属膜が積層されてなるソース電極２５
とドレイン電極２６がパターン形成されている。また、
このパターン形成されたソース電極２５とドレイン電極
２６の上層には、半導体層を形成するａ-Ｓｉ膜２７が
着膜され、更にその上層にはゲート絶縁膜としての第１
の窒化シリコン膜(第１ＳｉＮｘ膜)２８、及びＴＦＴチ
ャネルのパシベーション膜としてのゲート絶縁膜である
第２の窒化シリコン膜(第２ＳｉＮｘ膜)２９とが着膜さ
れている。更にこれらのゲート絶縁膜の上層には、Ｃｒ
やＡｌ等の金属からなるゲート電極３０が形成されてい
る。
【００２５】更に、図１に示すように、ソース電極２５
とドレイン電極２６は所定の線幅で所定の間隔を隔て、
かつ互いに略平行となるように配設されている。このド
レイン電極２６は信号線(データ線)３２と一体的にパタ
ーン形成され、また、このソース電極２５は画素電極２
４に接するように形成されている。一方、ゲート電極３
０はゲート線３１から突き出た部分によって構成され、
ゲート電極をそのままゲート配線として使用している。
本実施の形態では、このゲート線３１から突き出た部分
であるゲート電極３０に対して略直交する形でソース電
極２５とドレイン電極２６が配設されることで、薄膜ト
ランジスタ(ＴＦＴ)の所謂ａ-Ｓｉアイランドを形成し
ている。このドレイン電極２６は、図１に示すようにソ
ース電極２５よりもゲート線３１に近い位置にてゲート
電極３０に直交しており、ゲート線３１からａ-Ｓｉア
イランドを形成するゲート電極３０を分断できるように
構成されている。また、符号３２ｂ、３２ｃは隣接する
データ線を示している。
とドレイン電極２６は所定の線幅で所定の間隔を隔て、
かつ互いに略平行となるように配設されている。このド
レイン電極２６は信号線(データ線)３２と一体的にパタ
ーン形成され、また、このソース電極２５は画素電極２
４に接するように形成されている。一方、ゲート電極３
０はゲート線３１から突き出た部分によって構成され、
ゲート電極をそのままゲート配線として使用している。
本実施の形態では、このゲート線３１から突き出た部分
であるゲート電極３０に対して略直交する形でソース電
極２５とドレイン電極２６が配設されることで、薄膜ト
ランジスタ(ＴＦＴ)の所謂ａ-Ｓｉアイランドを形成し
ている。このドレイン電極２６は、図１に示すようにソ
ース電極２５よりもゲート線３１に近い位置にてゲート
電極３０に直交しており、ゲート線３１からａ-Ｓｉア
イランドを形成するゲート電極３０を分断できるように
構成されている。また、符号３２ｂ、３２ｃは隣接する
データ線を示している。
【００２６】ここで、本実施の形態における薄膜トラン
ジスタでは、工程短縮を目的として、後述するようにａ
-Ｓｉ膜２７、ゲート絶縁膜である第１ＳｉＮｘ膜２８
及び第２ＳｉＮｘ膜２９をゲート電極３０のパターンを
マスクとして一度にエッチングしている。その結果、図
２に示すように、ゲート線３１の下部全ての部分に対し
てａ-Ｓｉ膜２７、第１ＳｉＮｘ膜２８及び第２ＳｉＮ
ｘ膜２９が残った状態とり、ａ-Ｓｉアイランド以外で
あるゲート線３１の下に不要な半導体層が残存した状態
となる。
ジスタでは、工程短縮を目的として、後述するようにａ
-Ｓｉ膜２７、ゲート絶縁膜である第１ＳｉＮｘ膜２８
及び第２ＳｉＮｘ膜２９をゲート電極３０のパターンを
マスクとして一度にエッチングしている。その結果、図
２に示すように、ゲート線３１の下部全ての部分に対し
てａ-Ｓｉ膜２７、第１ＳｉＮｘ膜２８及び第２ＳｉＮ
ｘ膜２９が残った状態とり、ａ-Ｓｉアイランド以外で
あるゲート線３１の下に不要な半導体層が残存した状態
となる。
【００２７】図３は、ゲート線３１の下に半導体層が残
存した状態において、ドレイン電極がゲート線３１から
ａ-Ｓｉアイランドを形成するゲート電極３０を分断す
る位置に存在していない従来の状態(例えば前述の図８
の状態)における駆動波形を示している。一方、図４
は、ゲート線３１の下に半導体層が残存した状態におい
て、本実施の形態におけるドレイン電極２６がゲート線
３１からａ-Ｓｉアイランドを形成するゲート電極３０
を分断する位置に存在している状態を示している。図３
および図４において、縦軸は電位(Ｖｏｌｔ)を、横軸は
時間(ｍｓｅｃ)を示しており、破線はゲート線の駆動波
形４１、二点鎖線はデータ線の波形４２、符号４３、４
４はそれぞれ画素の波形を示している。尚、図３及び図
４では、理解し易いようにゲートＯＮ時間を誇張して長
くしてある。
存した状態において、ドレイン電極がゲート線３１から
ａ-Ｓｉアイランドを形成するゲート電極３０を分断す
る位置に存在していない従来の状態(例えば前述の図８
の状態)における駆動波形を示している。一方、図４
は、ゲート線３１の下に半導体層が残存した状態におい
て、本実施の形態におけるドレイン電極２６がゲート線
３１からａ-Ｓｉアイランドを形成するゲート電極３０
を分断する位置に存在している状態を示している。図３
および図４において、縦軸は電位(Ｖｏｌｔ)を、横軸は
時間(ｍｓｅｃ)を示しており、破線はゲート線の駆動波
形４１、二点鎖線はデータ線の波形４２、符号４３、４
４はそれぞれ画素の波形を示している。尚、図３及び図
４では、理解し易いようにゲートＯＮ時間を誇張して長
くしてある。
【００２８】ここで、ゲートがＯＮになる毎に画素に電
荷が書き込まれることから、本来、画素の電位はデータ
線の波形４２に示すデータ線の電位に追従することが好
ましい。しかし、図３では、電位Ｖ１、Ｖ２、Ｖ３とい
った値だけ画素の波形４３が鈍っているのが理解でき
る。これは、ゲート線３１の下部全体に半導体層が残存
していることから、ゲートがＯＮする間に隣接するデー
タ線からのリーク電流が生じているためである。即ち、
隣接するデータ線とＴＦＴとの間に半導体層が介在して
寄生ＴＦＴが存在する状態となり、ＴＦＴ液晶ディスプ
レイ装置の駆動上、不必要若しくは好ましくない電流が
ゲート電極のスイッチングにより生じており、これが原
因で画素の波形が鈍ってしまうのである。
荷が書き込まれることから、本来、画素の電位はデータ
線の波形４２に示すデータ線の電位に追従することが好
ましい。しかし、図３では、電位Ｖ１、Ｖ２、Ｖ３とい
った値だけ画素の波形４３が鈍っているのが理解でき
る。これは、ゲート線３１の下部全体に半導体層が残存
していることから、ゲートがＯＮする間に隣接するデー
タ線からのリーク電流が生じているためである。即ち、
隣接するデータ線とＴＦＴとの間に半導体層が介在して
寄生ＴＦＴが存在する状態となり、ＴＦＴ液晶ディスプ
レイ装置の駆動上、不必要若しくは好ましくない電流が
ゲート電極のスイッチングにより生じており、これが原
因で画素の波形が鈍ってしまうのである。
【００２９】一方、図１に示すようにソース電極２５と
ドレイン電極２６を配設すると、隣接するデータ線３２
ｂ、３２ｃからの余計な電流(クロストーク)は、データ
線の突き出しに流入しようとするものの、ドレイン電極
２６の存在によりソース電極２５には到達しない。その
結果、図４に示すように、画素の波形４４として正常な
電荷が書き込まれた状態を維持することが可能となる。
即ち、データ線３２と隣接するデータ線３２ｂや３２ｃ
との間で位相が反転して電位差を生じている通常の状態
であっても、他のデータ線から書き込まれるクロストー
クの影響を受けずに、画素に十分な電位を書き込むこと
ができ、書き込み不足による表示イメージの著しい劣化
を防止することが可能となる。
ドレイン電極２６を配設すると、隣接するデータ線３２
ｂ、３２ｃからの余計な電流(クロストーク)は、データ
線の突き出しに流入しようとするものの、ドレイン電極
２６の存在によりソース電極２５には到達しない。その
結果、図４に示すように、画素の波形４４として正常な
電荷が書き込まれた状態を維持することが可能となる。
即ち、データ線３２と隣接するデータ線３２ｂや３２ｃ
との間で位相が反転して電位差を生じている通常の状態
であっても、他のデータ線から書き込まれるクロストー
クの影響を受けずに、画素に十分な電位を書き込むこと
ができ、書き込み不足による表示イメージの著しい劣化
を防止することが可能となる。
【００３０】尚、以上の説明では、正スタガ型(トップ
ゲート型)の薄膜トランジスタ構造を例にとって説明し
たが、逆スタガ型(ボトムゲート型)の構造においても同
様に適用することが可能であり、同様な作用効果を得る
ことができる。
ゲート型)の薄膜トランジスタ構造を例にとって説明し
たが、逆スタガ型(ボトムゲート型)の構造においても同
様に適用することが可能であり、同様な作用効果を得る
ことができる。
【００３１】次に、本実施の形態における薄膜トランジ
スタ(ＴＦＴ)を製造する製造工程について、トップゲー
ト型のＴＦＴを例にとり、図５(ａ)〜(ｄ)を用いて説明
する。図５(ａ)に示すように、まず、ガラス基板等の絶
縁基板２１をブラシ洗浄(スクラブ洗浄)等の機械的洗浄
や、酸又は有機溶液等による科学的洗浄などを用いて洗
浄した後、ライトシールド用のＭｏ合金をマグネトロン
スパッタリングを用いて所定の膜圧にて着膜させ、図示
しないフォトレジストをマスクとしてフォトエッチング
加工するフォトリソグラフィ技術を用い、遮光膜(ライ
トシールド)２２を形成する。
スタ(ＴＦＴ)を製造する製造工程について、トップゲー
ト型のＴＦＴを例にとり、図５(ａ)〜(ｄ)を用いて説明
する。図５(ａ)に示すように、まず、ガラス基板等の絶
縁基板２１をブラシ洗浄(スクラブ洗浄)等の機械的洗浄
や、酸又は有機溶液等による科学的洗浄などを用いて洗
浄した後、ライトシールド用のＭｏ合金をマグネトロン
スパッタリングを用いて所定の膜圧にて着膜させ、図示
しないフォトレジストをマスクとしてフォトエッチング
加工するフォトリソグラフィ技術を用い、遮光膜(ライ
トシールド)２２を形成する。
【００３２】続いて、図５(ｂ)に示すように、層間絶縁
膜として、密着力の強い酸化シリコン膜(ＳｉＯｘ)から
なる絶縁膜２３をプラズマＣＶＤ法により成膜する。そ
の後、ドレイン・ソース電極用ＩＴＯとデータバスライ
ン用のＭｏ合金の着膜をマグネトロンスパッタリングで
連続成膜し、着膜後にデータバスライン及びドレイン・
ソース電極をフォトリソグラフィ技術によりパターニン
グし、ソース電極２５及びドレイン電極２６を形成す
る。更に、ゲート電極同様に画素電極用ＩＴＯを着膜
し、パターニングにより画素電極２４を形成する。ここ
で、本実施の形態では、ソース電極２５とドレイン電極
２６は、それぞれ所定の線幅で所定の間隔を隔て、互い
に略平行となり、且つ、前述のゲート線３１から突き出
た部分によって構成されるゲート電極３０に略直交する
ように配慮され、更に、ドレイン電極２６を突き出た部
分の根元近傍に配設できるようにパターニングされてい
る。
膜として、密着力の強い酸化シリコン膜(ＳｉＯｘ)から
なる絶縁膜２３をプラズマＣＶＤ法により成膜する。そ
の後、ドレイン・ソース電極用ＩＴＯとデータバスライ
ン用のＭｏ合金の着膜をマグネトロンスパッタリングで
連続成膜し、着膜後にデータバスライン及びドレイン・
ソース電極をフォトリソグラフィ技術によりパターニン
グし、ソース電極２５及びドレイン電極２６を形成す
る。更に、ゲート電極同様に画素電極用ＩＴＯを着膜
し、パターニングにより画素電極２４を形成する。ここ
で、本実施の形態では、ソース電極２５とドレイン電極
２６は、それぞれ所定の線幅で所定の間隔を隔て、互い
に略平行となり、且つ、前述のゲート線３１から突き出
た部分によって構成されるゲート電極３０に略直交する
ように配慮され、更に、ドレイン電極２６を突き出た部
分の根元近傍に配設できるようにパターニングされてい
る。
【００３３】次に、図５(ｃ)に示すように、半導体材料
としてのａ-Ｓｉ膜２７をプラズマＣＶＤで着膜し、そ
の後、ゲート絶縁膜である第１ＳｉＮｘ膜２８及び第２
ＳｉＮｘ膜２９をプラズマＣＶＤで順に着膜する。更
に、これらのエッチングを省略してゲート電極３０用の
Ａｌ及びゲート線３１用のＡｌをマグネトロンスパッタ
リングで着膜させる。本実施の形態では、ａ-Ｓｉ膜２
７、第１ＳｉＮｘ膜２８及び第２ＳｉＮｘ膜２９を着膜
した後の単独によるエッチング工程を省略しており、そ
の結果、Ａｌを着膜した際に、ａ-Ｓｉ膜２７、第１Ｓ
ｉＮｘ膜２８及び第２ＳｉＮｘ膜２９は、前述のａ-Ｓ
ｉアイランドを超えてＡｌの下層に全面に亘って配設さ
れた状態にある。
としてのａ-Ｓｉ膜２７をプラズマＣＶＤで着膜し、そ
の後、ゲート絶縁膜である第１ＳｉＮｘ膜２８及び第２
ＳｉＮｘ膜２９をプラズマＣＶＤで順に着膜する。更
に、これらのエッチングを省略してゲート電極３０用の
Ａｌ及びゲート線３１用のＡｌをマグネトロンスパッタ
リングで着膜させる。本実施の形態では、ａ-Ｓｉ膜２
７、第１ＳｉＮｘ膜２８及び第２ＳｉＮｘ膜２９を着膜
した後の単独によるエッチング工程を省略しており、そ
の結果、Ａｌを着膜した際に、ａ-Ｓｉ膜２７、第１Ｓ
ｉＮｘ膜２８及び第２ＳｉＮｘ膜２９は、前述のａ-Ｓ
ｉアイランドを超えてＡｌの下層に全面に亘って配設さ
れた状態にある。
【００３４】続いて、図５(ｄ)に示すように、リソグラ
フィ技術を用いてゲート電極３０及びゲート線３１を形
成する。本実施の形態では、このとき、ゲート電極３０
及びゲート線３１をマスクとしてａ-Ｓｉ膜２７、第１
ＳｉＮｘ膜２８及び第２ＳｉＮｘ膜２９を一度にエッチ
ングしている。その結果、一回のリソグラフィ工程でこ
れらを連続してエッチングすることができるので、製造
工程を大きく短縮することが可能である。ここで、工程
を短縮した結果、本来、ＴＦＴとして必要なゲート電極
３０の周辺であるａ-Ｓｉアイランドの領域の他、ゲー
ト線３１の下層にも不要な半導体層が除去できずに残っ
た状態にてＴＦＴアレイが完成される。但し、図５(ｂ)
示す工程においてドレイン電極２６をこのゲート電極３
０の根元をまたぐようにパターニングしたことから、隣
接するデータ線からのクロストークによる電位の鈍りを
防止することが可能である。
フィ技術を用いてゲート電極３０及びゲート線３１を形
成する。本実施の形態では、このとき、ゲート電極３０
及びゲート線３１をマスクとしてａ-Ｓｉ膜２７、第１
ＳｉＮｘ膜２８及び第２ＳｉＮｘ膜２９を一度にエッチ
ングしている。その結果、一回のリソグラフィ工程でこ
れらを連続してエッチングすることができるので、製造
工程を大きく短縮することが可能である。ここで、工程
を短縮した結果、本来、ＴＦＴとして必要なゲート電極
３０の周辺であるａ-Ｓｉアイランドの領域の他、ゲー
ト線３１の下層にも不要な半導体層が除去できずに残っ
た状態にてＴＦＴアレイが完成される。但し、図５(ｂ)
示す工程においてドレイン電極２６をこのゲート電極３
０の根元をまたぐようにパターニングしたことから、隣
接するデータ線からのクロストークによる電位の鈍りを
防止することが可能である。
【００３５】以上説明したように、本実施の形態による
ＴＦＴの構造及びＴＦＴの製造工程によれば、上述の優
れた作用効果を得ることができるが、本実施の形態で
は、副次的効果としてアライメントずれの影響を最小限
に留めることができる点が挙げられる。図６(ａ)、(ｂ)
は、このアライメントずれが生じた場合のＴＦＴ構造を
示す上視図であり、図６(ａ)はゲート電極３０とゲート
線３１が大きく右にずれた状態を示し、図６(ｂ)は、ゲ
ート電極３０とゲート線３１が大きく左にずれた状態を
示している。Printing/Plating技術を用いたＴＦＴにお
いては、パターニングの際に熱圧縮、化学圧縮、合わせ
ズレが生じる為に、図６(ａ)、(ｂ)に示すようにゲート
線３１とデータ線３２とにズレが生じる。このようなズ
レは、ゲート・ソース間の容量(Ｃgs)の変化を生じさせ
るために、フリッカや焼き付けを生じさせてしまう。ま
た、ソース電極２５やドレイン電極２６がゲート電極３
０から外れた場合には、画素電極２４に全く電荷が書き
込まれないので、パネルが全く駆動されなくなることか
ら、大きな歩留まりの低下を招くこととなる。本実施の
形態では、ソース電極２５やドレイン電極２６を略平行
とし、ゲート電極３０が形成された突出部に対して略直
交するように構成することにより、図６(ａ)、(ｂ)に示
すようなアライメントエラーが生じた場合においてもＣ
gsの値が全く変わらないことから、表示品位の劣化を防
止することができる。また更に、アライメントエラーが
生じた場合にあっても、ドレイン電極２６により隣接す
るデータ線からのクロストークを防止することが可能で
あり、安定した表示イメージを得ることが可能となる。
ＴＦＴの構造及びＴＦＴの製造工程によれば、上述の優
れた作用効果を得ることができるが、本実施の形態で
は、副次的効果としてアライメントずれの影響を最小限
に留めることができる点が挙げられる。図６(ａ)、(ｂ)
は、このアライメントずれが生じた場合のＴＦＴ構造を
示す上視図であり、図６(ａ)はゲート電極３０とゲート
線３１が大きく右にずれた状態を示し、図６(ｂ)は、ゲ
ート電極３０とゲート線３１が大きく左にずれた状態を
示している。Printing/Plating技術を用いたＴＦＴにお
いては、パターニングの際に熱圧縮、化学圧縮、合わせ
ズレが生じる為に、図６(ａ)、(ｂ)に示すようにゲート
線３１とデータ線３２とにズレが生じる。このようなズ
レは、ゲート・ソース間の容量(Ｃgs)の変化を生じさせ
るために、フリッカや焼き付けを生じさせてしまう。ま
た、ソース電極２５やドレイン電極２６がゲート電極３
０から外れた場合には、画素電極２４に全く電荷が書き
込まれないので、パネルが全く駆動されなくなることか
ら、大きな歩留まりの低下を招くこととなる。本実施の
形態では、ソース電極２５やドレイン電極２６を略平行
とし、ゲート電極３０が形成された突出部に対して略直
交するように構成することにより、図６(ａ)、(ｂ)に示
すようなアライメントエラーが生じた場合においてもＣ
gsの値が全く変わらないことから、表示品位の劣化を防
止することができる。また更に、アライメントエラーが
生じた場合にあっても、ドレイン電極２６により隣接す
るデータ線からのクロストークを防止することが可能で
あり、安定した表示イメージを得ることが可能となる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタの製造工程における必要な工程数を減
らすことが可能であると共に、他のデータ線からのリー
ク電流による異常電位の発生を有効に防止することがで
きる。
薄膜トランジスタの製造工程における必要な工程数を減
らすことが可能であると共に、他のデータ線からのリー
ク電流による異常電位の発生を有効に防止することがで
きる。
【図１】 本実施の形態における薄膜トランジスタ構造
を示す上視図である。
を示す上視図である。
【図２】 図１におけるＡＡ地turyの断面図である。
【図３】 従来のＴＦＴ構造における駆動波形を示すグ
ラフである。
ラフである。
【図４】 本実施の形態におけるＴＦＴ構造における駆
動波形を示すグラフである。
動波形を示すグラフである。
【図５】 図５(ａ)〜(ｄ)は、本実施の形態におけるＴ
ＦＴの製造工程を示す説明図である。
ＦＴの製造工程を示す説明図である。
【図６】 図６(ａ)、(ｂ)は、アライメントずれが生じ
た場合のＴＦＴ構造を示す上視図である。
た場合のＴＦＴ構造を示す上視図である。
【図７】 従来からの薄膜トランジスタの代表的な構造
をしめす説明図である。
をしめす説明図である。
【図８】 本発明を構成しない薄膜トランジスタ構造を
説明するための上視図である。
説明するための上視図である。
２１…絶縁基板、２２…遮光膜(ライトシールド)、２３
…絶縁膜、２４…画素電極(表示電極)、２５…ソース電
極、２６…ドレイン電極、２７…ａ-Ｓｉ膜、２８…第
１の窒化シリコン膜(第１ＳｉＮｘ膜)、２９…第２の窒
化シリコン膜(第２ＳｉＮｘ膜)、３０…ゲート電極、３
１…ゲート線、３２…信号線(データ線)、４１…ゲート
線の駆動波形、４２…データ線の波形、４３、４４…画
素の波形。
…絶縁膜、２４…画素電極(表示電極)、２５…ソース電
極、２６…ドレイン電極、２７…ａ-Ｓｉ膜、２８…第
１の窒化シリコン膜(第１ＳｉＮｘ膜)、２９…第２の窒
化シリコン膜(第２ＳｉＮｘ膜)、３０…ゲート電極、３
１…ゲート線、３２…信号線(データ線)、４１…ゲート
線の駆動波形、４２…データ線の波形、４３、４４…画
素の波形。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 隆志 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 徳弘 修 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 師岡 光男 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 2H092 JA24 JA34 JA37 JB31 JB51 MA05 MA07 MA12 MA13 NA01 NA24 NA27 5C094 AA25 AA42 AA43 BA03 BA43 CA19 DA13 EA03 EA04 EA07 GB01 5F110 AA06 AA16 BB01 CC05 DD02 DD03 DD13 DD14 DD24 EE03 EE04 EE44 FF03 FF09 FF30 GG02 GG15 GG45 HK02 HK04 HK06 HK33 NN46 QQ03
Claims (14)
- 【請求項１】 所定基板に対して積載されると共に、所
定のパターンにて形成されるゲート電極と、 前記ゲート電極のパターニングに対応して形成される半
導体層と、 前記半導体層を介して形成される画素電極と、 前記半導体層を介して形成されると共に、前記画素電極
から所定の間隙を隔てて配設される信号電極とを備え、 前記信号電極は、隣接する信号電極から前記半導体層を
介して前記画素電極へと流れるクロストークを阻止する
位置に配設されることを特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１記載の薄膜トランジスタにおい
て、 前記半導体層は、前記ゲート電極のパターニングと略同
一のパターンにて形成されることを特徴とする薄膜トラ
ンジスタ。 - 【請求項３】 請求項１記載の薄膜トランジスタにおい
て、 前記ゲート電極は前記基板上に設けられ、 前記半導体層は、ゲート絶縁膜を介して前記ゲート電極
の上に成膜されると共に、当該ゲート電極のパターニン
グに対応してパターン形成されることを特徴とする薄膜
トランジスタ。 - 【請求項４】 請求項１記載の薄膜トランジスタにおい
て、 前記半導体層は、前記ゲート電極の下層に成膜されるゲ
ート絶縁膜を介して更に下層に成膜されることを特徴と
する薄膜トランジスタ。 - 【請求項５】 所定の絶縁基板上に設けられたソース電
極と、 前記ソース電極に対して所定の間隙を隔てて配設された
ドレイン電極と、 前記ソース電極および前記ドレイン電極に接し、両者を
結ぶように配設された半導体層と、 前記半導体層を被覆するゲート絶縁膜と、 前記ゲート絶縁膜に接して設けられたゲート電極とを有
し、 前記ゲート電極は、前記ソース電極および前記ドレイン
電極に略直交する突き出し部を設けてパターニングされ
ると共に、前記半導体層および前記ゲート絶縁膜は当該
ゲート電極の当該パターニングに基づいてパターン形成
され、 前記ドレイン電極は、前記ソース電極に対して前記ゲー
ト電極における前記突き出し部の根元近傍に配設される
ことを特徴とする薄膜トランジスタ。 - 【請求項６】 請求項５記載の薄膜トランジスタにおい
て、 前記半導体層および前記ゲート絶縁膜は、前記ゲート電
極と同一のパターニング工程にて形成されることを特徴
とする薄膜トランジスタ。 - 【請求項７】 請求項５記載の薄膜トランジスタにおい
て、 前記ソース電極および前記ドレイン電極は、所定の線幅
で互いに平行に配置されることを特徴とする薄膜トラン
ジスタ。 - 【請求項８】 画素電極と当該画素電極に電圧を印加す
る薄膜トランジスタチャネル構造を有する液晶表示パネ
ルにおいて、 前記薄膜トランジスタチャネル構造におけるゲート電極
を形成するゲート線と、 前記薄膜トランジスタチャネル構造における信号電極に
接続される信号線と、 前記薄膜トランジスタチャネル構造を超えて前記ゲート
線に沿った状態にてパターニングされる半導体層とを備
え、 前記信号電極は、前記画素電極と隣接する画素電極に対
して電圧を印加するための隣接信号線から前記半導体層
を介して流入する電流を阻止するように構成されること
を特徴とする液晶表示パネル。 - 【請求項９】 請求項８記載の液晶表示パネルにおい
て、 前記半導体層は、前記ゲート線上に残ると共に、前記隣
接信号線と前記薄膜トランジスタチャネル構造との間に
寄生薄膜トランジスタを存在させることを特徴とする液
晶表示パネル。 - 【請求項１０】 請求項８記載の液晶表示パネルにおい
て、 前記ゲート電極は基板上に形成されると共に、前記半導
体層は前記ゲート電極の上層に成膜されたゲート絶縁膜
を介して更に上層に成膜されることを特徴とする液晶表
示パネル。 - 【請求項１１】 請求項８記載の液晶表示パネルにおい
て、 前記半導体層は、前記ゲート電極の下層に成膜されるゲ
ート絶縁膜を介して更に下層に成膜されることを特徴と
する液晶表示パネル。 - 【請求項１２】 基板上に所定の形状からなる遮光膜を
着膜する遮光膜工程と、 前記遮光膜を覆うように前記基板上に絶縁膜を形成する
絶縁膜工程と、 形成された前記絶縁膜上に、所定の線幅及び長さを有し
所定の間隔を隔てた金属膜からなるソース電極及びドレ
イン電極を形成するソース・ドレイン電極形成工程と、 前記ソース電極及び前記ドレイン電極の上方にて前記絶
縁膜上に半導体層およびゲート絶縁膜層を順次成膜する
半導体・絶縁膜層成膜工程と、 前記ゲート絶縁膜層上にゲート電極用の金属膜を着膜す
るゲート電極着膜工程と、 前記半導体層、前記ゲート絶縁膜層及びゲート電極用の
前記金属膜とをパターニングして薄膜トランジスタチャ
ネル構造を有する突き出しＴＦＴ部を形成すると共に、
当該突き出しＴＦＴ部を超えた当該ゲート電極の位置に
当該半導体層及び当該ゲート絶縁膜層が形成されるパタ
ーン形成工程とを有し、 前記ソース・ドレイン電極形成工程は、少なくとも信号
電極となるソース電極及びドレイン電極の何れか一方
を、前記パターン形成工程により形成された突き出しＴ
ＦＴ部を横切るように形成することを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項１３】 請求項１２記載の薄膜トランジスタの
製造方法において、 前記パターン形成工程は、前記半導体層、前記ゲート絶
縁膜層およびゲート電極用の前記金属膜とを同一パター
ニング工程にてパターン形成することを特徴とする薄膜
トランジスタの製造方法。 - 【請求項１４】 請求項１２記載の薄膜トランジスタの
製造方法において、 前記パターン形成工程は、前記半導体層、前記ゲート絶
縁膜層およびゲート電極用の前記金属膜とを略同一形状
にてパターン形成することを特徴とする薄膜トランジス
タの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11214603A JP2001051293A (ja) | 1999-07-29 | 1999-07-29 | 薄膜トランジスタ、液晶表示パネル、薄膜トランジスタの製造方法 |
| KR10-2000-0036328A KR100368961B1 (ko) | 1999-07-29 | 2000-06-29 | 박막 트랜지스터, 액정 표시 패널, 박막 트랜지스터의제조 방법 |
| US09/614,767 US6801266B1 (en) | 1999-07-29 | 2000-07-12 | Thin film transistor, liquid crystal display panel, and method of manufacturing thin film transistor |
| TW089114823A TW500957B (en) | 1999-07-29 | 2000-07-25 | Thin film transistor, liquid crystal display panel, and method of manufacturing thin film transistor |
| US10/617,964 US6816209B2 (en) | 1999-07-29 | 2003-07-11 | Thin film transistor, liquid crystal display panel, and method of manufacturing thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11214603A JP2001051293A (ja) | 1999-07-29 | 1999-07-29 | 薄膜トランジスタ、液晶表示パネル、薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001051293A true JP2001051293A (ja) | 2001-02-23 |
Family
ID=16658456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11214603A Pending JP2001051293A (ja) | 1999-07-29 | 1999-07-29 | 薄膜トランジスタ、液晶表示パネル、薄膜トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6801266B1 (ja) |
| JP (1) | JP2001051293A (ja) |
| KR (1) | KR100368961B1 (ja) |
| TW (1) | TW500957B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175379A (ja) * | 2003-12-15 | 2005-06-30 | Chunghwa Picture Tubes Ltd | トランジスタ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678018B2 (en) * | 2000-02-10 | 2004-01-13 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate for a liquid crystal display and the method for fabricating the same |
| US7427776B2 (en) * | 2004-10-07 | 2008-09-23 | Hewlett-Packard Development Company, L.P. | Thin-film transistor and methods |
| KR20090075554A (ko) | 2008-01-04 | 2009-07-08 | 삼성전자주식회사 | 액정 표시 장치와 그 제조 방법 |
| TWI402596B (zh) * | 2009-10-01 | 2013-07-21 | Chunghwa Picture Tubes Ltd | 具有電容補償的畫素結構 |
| US20130285019A1 (en) * | 2012-04-26 | 2013-10-31 | Postech Academy-Industry Foundation | Field effect transistor and method of fabricating the same |
| CN103021942B (zh) * | 2012-12-14 | 2015-08-12 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示装置 |
| CN105140243A (zh) * | 2015-09-24 | 2015-12-09 | 重庆京东方光电科技有限公司 | 阵列基板及其制作方法、显示装置 |
| CN107293264B (zh) * | 2016-04-04 | 2021-07-20 | 株式会社半导体能源研究所 | 显示装置、显示模块以及电子设备 |
| CN107731882A (zh) * | 2017-11-07 | 2018-02-23 | 深圳市华星光电半导体显示技术有限公司 | 一种有机薄膜晶体管阵列基板及其制备方法、显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2516030B2 (ja) | 1987-09-09 | 1996-07-10 | セイコーエプソン株式会社 | 薄膜トランジスタ |
| EP0333151B1 (en) * | 1988-03-18 | 1993-10-20 | Seiko Epson Corporation | Thin film transistor |
| US5305128A (en) * | 1989-12-22 | 1994-04-19 | North American Philips Corporation | Active matrix electro-optic display device with storage capacitors and projection color apparatus employing same |
| JP3992797B2 (ja) * | 1996-09-25 | 2007-10-17 | 東芝松下ディスプレイテクノロジー株式会社 | 液晶表示装置 |
-
1999
- 1999-07-29 JP JP11214603A patent/JP2001051293A/ja active Pending
-
2000
- 2000-06-29 KR KR10-2000-0036328A patent/KR100368961B1/ko not_active IP Right Cessation
- 2000-07-12 US US09/614,767 patent/US6801266B1/en not_active Expired - Lifetime
- 2000-07-25 TW TW089114823A patent/TW500957B/zh not_active IP Right Cessation
-
2003
- 2003-07-11 US US10/617,964 patent/US6816209B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175379A (ja) * | 2003-12-15 | 2005-06-30 | Chunghwa Picture Tubes Ltd | トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6816209B2 (en) | 2004-11-09 |
| TW500957B (en) | 2002-09-01 |
| KR20010015091A (ko) | 2001-02-26 |
| KR100368961B1 (ko) | 2003-01-24 |
| US6801266B1 (en) | 2004-10-05 |
| US20040105041A1 (en) | 2004-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101905757B1 (ko) | 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 | |
| US7518698B2 (en) | Thin film transistor array substrate, manufacturing method thereof, and mask | |
| JP4266793B2 (ja) | 液晶表示装置用アレイ基板 | |
| US7037769B2 (en) | Thin film transistor and multilayer film structure and manufacturing method of same | |
| US20030197181A1 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| JPH0814669B2 (ja) | マトリクス型表示装置 | |
| JP2003075871A (ja) | 液晶表示素子 | |
| US20040165121A1 (en) | Active matrix substrate and manufacturing method thereof | |
| JP3701832B2 (ja) | 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法 | |
| KR101456946B1 (ko) | 표시 기판 및 이의 제조 방법 | |
| US20100038642A1 (en) | Thin film transistor array panel and method of manufacturing the same | |
| JP4238960B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH09218424A (ja) | 薄膜トランジスタの液晶表示素子及びその製造方法 | |
| JPH1115022A (ja) | 液晶表示装置及びその製造方法 | |
| US20100006844A1 (en) | Thin-film transistor array panel and method of fabricating the same | |
| JP2001051293A (ja) | 薄膜トランジスタ、液晶表示パネル、薄膜トランジスタの製造方法 | |
| JPH0797639B2 (ja) | 表示パネル基板 | |
| KR20080049348A (ko) | 평판표시패널 및 그 제조방법 | |
| JP4346841B2 (ja) | 薄膜トランジスタ、液晶表示装置及び薄膜トランジスタの製造方法 | |
| JPH09274202A (ja) | 薄膜トランジスタアレイ基板 | |
| JPH08262491A (ja) | 液晶表示素子およびその製造方法 | |
| JPH0627981B2 (ja) | アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 | |
| KR100243913B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR100942510B1 (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| JPH088432A (ja) | 薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051118 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20051118 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061004 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090421 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090901 |