KR20080049348A - 평판표시패널 및 그 제조방법 - Google Patents

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KR20080049348A
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Abstract

본 발명은 프로파일 왜곡이 없는 동시에 평탄하고 유효채널 길이가 최소화된 채널영역을 갖는 평판표시패널 및 그 제조방법에 관한 것이다.
본 발명에 따른 평탄표시패널은, 기판상에 형성되어 채널을 구성하는 활성층; 활성층의 채널 영역과 중첩되게 형성되는 제 1 절연막; 제 1 절연막에 의해 노출된 활성층의 단부와 오믹 접촉을 수행하는 오믹 접촉층; 데이터 라인에 접속되며 상기 오믹 접촉층과 동일 패턴으로 형성되는 소스전극 및 채널을 사이에 두고 소스전극과 대향하는 드레인 전극; 소스전극 및 드레인 전극이 형성된 기판을 덮는 제 2 절연막; 게이트 라인에 접속되며 제 1 및 제 2 절연막을 개재하여 활성층과 중첩되도록 형성되는 게이트 전극; 게이트 전극이 형성된 기판을 덮는 동시에 드레인 전극을 노출시키는 콘택홀이 형성된 보호막; 및 콘택홀을 통해 드레인 전극과 접속되는 화소전극을 포함하여 구성된 것을 특징으로 한다.

Description

평판표시패널 및 그 제조방법{PLATE DISPLAY PANEL AND FABRICATING METHOD THEREOF}
도 1은 종래의 평판표시패널의 평면도.
도 2는 도 1에서 Ⅰ-Ⅰ'선을 따라 절취한 평판표시패널의 단면도.
도 3은 종래의 평판표시패널에 적용된 보텀 게이트 방식의 박막 트랜지스터 단면도.
도 4는 종래의 평판표시패널에 적용된 탑 게이트 방식의 박막 트랜지스터 단면도
도 5는 종래의 탑 게이트 방식의 박막 트랜지스터의 채널 영역에 형성되는 프로파일 왜곡 및 유효채널길이를 도시한 단면도.
도 6은 본 발명에 따른 평판표시패널이 적용된 액정표시장치의 사시도.
도 7은 본 발명에 따른 평판표시패널의 평면도.
도 8은 도 7에서 I-I'선을 따라 절취된 평판표시패널의 단면도.
도 9는 본 발명에 따른 고상 결정화를 통해 형성된 폴리 실리콘으로 구성된 활성층을 도시한 도면.
도 10은 본 발명에 따른 제 1 절연막을 개재한 상태로 고상 결정화를 통해 형성된 폴리 실리콘으로 구성된 활성층을 도시한 도면.
도 11은 본 발명에 따른 레이저 결정화를 통해 형성된 폴리 실리콘으로 구성된 활성층을 도시한 도면.
도 12는 본 발명에 따른 결정성 가스 주입을 통해 형성된 마이크로 결정 실리콘으로 구성된 활성층을 도시한 도면.
도 13a 내지 13l는 본 발명에 따른 평판표시패널의 제조과정을 도시한 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 컬러필터기판 200 : 박막 트랜지스터 기판
GL : 게이트 라인 DL : 데이터 라인
202 : 기판 210 : 버퍼층
220 : 제 1 절연막 230 : 박막 트랜지스터
231 : 활성층 233 : 오믹 접촉층
234 : 소스전극 235 : 드레인 전극
236 : 게이트 전극 240 : 제 2 절연막
250 : 보호막 252 : 콘택홀
270 : 화소전극 290 : 스토리지 캐패시터
292 : 스토리지 전극
본 발명은 평판표시패널 및 그 제조방법에 관한 것으로서, 특히 프로파일 왜곡이 없는 동시에 평탄하고 짧은 유효 채널을 갖는 평판표시패널 및 그 제조방법에 관한 것이다.
최근들어, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치는 액정 표시장치(Liquid Crystal Display : 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 PDP"라 함) 및 전계발광소자{일렉트로 루미네센스 디바이스(Electro-luminescence Device):이하 "EL 소자"이라 함)를 이용하는 EL발광표시장치(Electro-luminescence Display Device) 등이 있다. 이와 같은 평판표시장치의 표시품질을 높이고 대화면화를 시도하는 연구들이 활발히 진행되고 있다.
상술한 바와 같은 평판표시장치에 사용되는 스위칭 소자로는 박막 트랜지스터가 이용된다. 이때, 박막 트랜지스터는 게이트 전극의 위치에 따라 보텀 게이트(Bottom Gate) 및 탑 게이트(Top Gate) 구조로 크게 분류된다.
이하, 첨부도면을 참조하여 종래의 박막 트랜지스터가 적용된 평판표시패널의 구조에 대해 설명한다.
도 1 및 도 2에 도시된 바와 같이, 종래의 박막 트랜지스터가 적용된 평판표 시패널은 기판(10)상에 형성되는 게이트 라인(20)과, 게이트 절연막(25)을 사이에 두고 게이트 라인(20)과 교차하여 화소영역을 정의하는 데이터 라인(30)과, 게이트 라인(20) 및 데이터 라인(30)의 교차영역에 형성되는 박막 트랜지스터(40)와, 박막 트랜지스터(40)를 덮는 보호막(50)을 관통하는 콘택홀을 통해 박막 트랜지스터(40)와 접속되는 화소전극(60)을 포함하여 구성된다.
여기서, 박막 트랜지스터(40)는 게이트 라인(20)의 게이트 신호에 응답하여 데이터 라인(30)의 화소신호를 화소전극(60)에 충전시키는 역할을 수행하는 것으로서, 도 3 및 도 4에 도시된 바와 같이, 게이트 전극(22)의 위치에 따라 보텀 게이트(Bottom Gate) 및 탑 게이트(Top Gate) 구조를 갖도록 형성된다.
도 3에 도시된 바와 같이, 보텀 게이트(Bottom gate) 형 박막 트랜지스터(40)는, 게이트 라인(20)에 접속된 게이트 전극(22)과, 게이트 절연막(25)을 사이에 두고 게이트 전극(22)과 중첩되게 위치하여 채널을 형성하는 활성층(34) 및 오믹 접촉층(35)으로 구성된 반도체 패턴과, 데이터 라인(30)에 접속된 소스전극(32) 및 채널을 사이에 두고 소스전극(32)과 대향하는 드레인 전극(33)을 포함하여 구성된다.
상술한 바와 같은 보텀 게이트(Bottom gate) 형 박막 트랜지스터(40)의 경우, 게이트 전극(22)을 형성한 상태에서 고상 결정화(SPC)를 통해 활성층(34) 및 오믹 접촉층(35)을 포함하는 반도체 패턴을 형성함에 따라 게이트 전극(22)을 구성하는 이트 금속, 예를 들면 녹는점이 낮은 알루미늄 금속(AL)을 사용할 수 없어 녹는점이 높은 몰리브덴(Mo) 또는 구리(Cu) 등이 사용되었다.
이때, 게이트 전극(22)을 형성하는 게이트 금속으로 구리(Cu)를 사용하는 경우,종래의 보텀 게이트(Bottom Gate)형 박막 트랜지스터(40)는 구리의 확산(diffusion)을 방지하기 위한 베리어 메탈(barrier metal)을 형성하기 위한 별도의 공정을 수행하여야 하는 문제점이 있었다.
또한, 게이트 전극(22)을 형성하는 게이트 금속으로 몰리브덴(Mo)을 사용하는 경우, 박막 트랜지스터(40)가 적용된 평판표시패널은 높은 비저항으로 인해 대형 패널의 경우 RC delay가 발생되는 문제점이 있었다.
상술한 바와 같은 문제점을 해소하기 위해, 도 4에 도시된 바와 같이, 박막 트랜지스터기판의 스위칭 소자로서 탑 게이트(ToP Gate) 형 박막 트랜지스터가 사용되었다.
도 4에 도시된 바와 같이, 종래의 탑 게이트(Top Gate) 구조의 박막 트랜지스터(40)는 게이트 전극(22)이 형성되기 이전에 PECVD 등의 증착 방식을 통해 채널 형성을 위한 활성층(34) 및 오믹 접촉층(35)으로 구성된 반도체 패턴이 먼저 형성된다.
이후, 게이트 절연막(25)을 사이에 두고 게이트 전극(22) 형성됨에 따라, 탑 게이트(Top Gate) 구조의 박막 트랜지스터(40)는 고상 결정화(SPC)시에 발생되는 열로 인하여 게이트 전극(22)이 파손되는 문제점을 방지할 수 있다는 장점이 있다.
그러나, 탑 게이트(Top Gate) 구조의 박막 트랜지스터(40)는 반도체 패턴에 대한 도핑 및 활성화 공정 등의 별도의 공정이 필요할 뿐만 아니라, 이로 인하여 수율이 떨어질 뿐만 아니라 비용이 증가한다는 문제점이 있었다.
또한, 탑 게이트(Top Gate) 구조의 박막 트랜지스터(40)는, 도 5에 도시된 바와 같이, 채널 영역이 소스전극(32) 및 드레인 전극(33)의 패턴에 의해 영향을 받고, 이에 의해 소스전극(32) 및 드레인 전극(33)의 Taper(경사각)에 의해 활성층 두께의 프로파일 왜곡(A)이 발생할 뿐만 아니라 구조적 특성상 유효 채널 길이(Effective Channel Length)의 증가한다.
따라서, 종래의 탑 게이트(Top Gate) 구조의 박막 트랜지스터(40)는 활성층(34)의 프로파일 왜곡 및 유효 채널 길이 증가로 인하여 저항 및 불균일도가 증가하여 소자특성이 열화 된다는 문제점이 있었다.
또한, 상술한 바와 같은 종래의 보텀 게이트(Bottom Gate) 또는 탑 게이트(Top Gate) 구조를 갖는 박막 트랜지스터의 경우, 아몰퍼스 실리콘층에 대한 레이저 어닐링 과정을 통해 형성된 액티브층과, 상기 액티브층 상에 게이트 절연층이 증착된 채널구조를 갖는다.
즉, 레이저 어닐링 과정을 통해 액티브층(34)이 형성된 후 그 위에 게이트 절연층(25)이 순차적으로 증착됨에 따라, 박막 트랜지스터의 채널영역에는 상기 두 층 사이에 불연속 계면이 생성되어 Vth 등을 증가시키는 계면 결함(Interface Defect)이 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은 소스/드레인 전극 하부에 활성층을 일부 중첩되게 형성함으로써, 소스/드레인 전극의 프로파일 왜곡에 의해 영향을 받지 않는 채널영 역을 갖는 평판표시패널 및 그 제조방법을 제공하는 데 있다.
본 발명은 소스/드레인 전극 하부에 활성층을 일부 중첩되게 형성함으로써, 활성층에 형성되는 유효채널 영역을 최소화할 수 있는 평판표시패널 및 그 제조방법을 제공하는 데 있다.
본 발명은 게이트 전극을 활성층 상에 형성함으로써, 상기 활성층에 대한 고상 결정화 시에 게이트 전극이 손상되는 것을 방지할 수 있는 평판표시패널 및 그 제조 방법을 제공하는 데 있다.
본 발명은 활성층과 절연막을 연속 증착시킨 후 고상 결정화를 수행하여 연속계면을 형성함으로써, 채널에 발생되는 계면 결함(Interface Defect)을 방지할 수 있는 평판표시패널 및 그 제조방법을 제공하는 데 있다.
본 발명은 활성층을 원주형 결정 구조(columnar crystalline structure)를 갖는 마이크로 결정 실리콘으로 구성함으로써, 양호한 결정성을 갖는 채널이 형성된 평판표시패널 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 평판표시패널은 본 발명에 따른 평탄표시패널은, 기판상에 형성되어 채널을 구성하는 활성층; 활성층의 채널 영역과 중첩되게 형성되는 제 1 절연막; 제 1 절연막에 의해 노출된 활성층의 단부와 오믹 접촉을 수행하는 오믹 접촉층; 데이터 라인에 접속되며 상기 오믹 접촉층과 동일 패턴으로 형성되는 소스전극 및 채널을 사이에 두고 소스전극과 대향하는 드레인 전극; 소스전극 및 드레인 전극이 형성된 기판을 덮는 제 2 절연막; 게이트 라인에 접속되며 제 1 및 제 2 절연막을 개재하여 활성층과 중첩되도록 형성되는 게이트 전극; 게이트 전극이 형성된 기판을 덮는 동시에 드레인 전극을 노출시키는 콘택홀이 형성된 보호막; 및 콘택홀을 통해 드레인 전극과 접속되는 화소전극을 포함하여 구성된 것을 특징으로 한다.
여기서, 본 발명에 따른 평판표시패널은 게이트 라인과 동일 물질로 동시에 형성되는 스토리지 전극; 및 보호막을 사이에 두고 스토리지 전극과 중첩되게 형성되는 화소전극으로 구성된 스토리지 캐패시터를 더 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 활성층은 a-Si층에 대한 고상 결정화를 통해 형성된 폴리 실리콘으로 구성된 것을 특징으로 한다.
본 발명에 따른 활성층은 제 1 절연층을 사이에 두고 수행되는 상기 a-Si층에 대한 고상 결정화를 통해 형성되는 것을 특징으로 한다.
본 발명에 따른 활성층은 a-Si층에 대한 레이저 결정화를 통해 형성된 폴리 실리콘으로 구성된 것을 특징으로 한다.
본 발명에 따른 활성층은 a-Si층에 SiH4/SiF4/H2 가스를 주입하여 형성된 원주형 결정 구조를 갖는 마이크로 결정 실리콘으로 구성된 것을 특징으로 한다.
본 발명에 따른 제 1 절연막은 채널 영역을 보호하는 에치 스토퍼로서의 역할을 수행하는 것을 특징으로 한다.
본 발명에 따른 제 1 절연막은, 활성층과 오믹 접촉층 사이에 오믹 접촉을 형성하기 위해, 활성층의 양단부로부터 1~5㎛의 마진을 갖도록 형성되는 것을 특징 으로 한다.
본 발명에 따른 오믹 접촉층, 소스전극 및 드레인 전극은 제 1 절연층의 양단부에서 채널 방향으로 1~3㎛의 마진을 갖고 중첩되게 형성되는 것을 특징으로 한다.
본 발명에 다른 게이트 전극은, 상기 제 2 절연막을 사이에 두고 중첩되는 소스 및 드레인 전극 사이에 형성되는 기생용량을 방지하기 위해, 상기 소스 및 드레인 전극과 1~3㎛의 마진을 갖고 중첩되는 것을 특징으로 한다.
본 발명에 따른 평판표시패널의 제조방법은, 기판상에 채널을 구성하는 활성층을 형성하는 단계; 활성층의 채널 영역과 중첩되는 제 1 절연막을 형성하는 단계; 제 1 절연막에 의해 노출된 활성층의 단부와 오믹 접촉을 수행하는 오믹 접촉층을 형성하는 단계; 데이터 라인에 접속되며 오믹 접촉층과 동일 패턴으로 형성되는 소스전극 및 채널을 사이에 두고 소스전극과 대향하는 드레인 전극을 형성하는 단계; 소스전극 및 드레인 전극이 형성된 기판을 덮는 제 2 절연막을 형성하는 단계; 게이트 라인에 접속되며 제 1 및 제 2 절연막을 개재하여 활성층과 중첩되도록 형성되는 게이트 전극을 형성하는 단계; 게이트 전극이 형성된 기판을 덮는 동시에 드레인 전극을 노출시키는 콘택홀을 갖는 보호막을 형성하는 단계; 및 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명에 따른 평판표시패널의 구성에 대해 상세히 설명한다.
여기서, 본 발명은 액정표시장치를 참조하여 설명하고 있으나, 여기에 한정되는 것은 아니고 능동형 유기발광표시장치 등 다양한 평판표시장치에 적용할 수 있다.
먼저, 도 6 내지 도 12를 참조하여 본 발명에 따른 평판표시패널의 구성에 대해 상세히 설명한다.
본 발명이 적용된 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하는 것으로서, 도 6에 도시된 바와 같이, 액정을 사이에 두고 서로 대향하여 합착된 칼러 필터 기판(100) 및 박막 트랜지스터 기판(200)을 구비한다.
여기서, 칼라 필터 기판(100)은 기판(102)상에 형성되며 빛샘 방지를 위한 블랙 매트릭스(104)와, 칼라 구현을 위한 칼러 필터(106), 화소 전극과 수직전계를 이루는 공통전극(108)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막(110)으로 구성된다.
박막 트랜지스터 기판(200)은, 도 7 및 도 8에 도시된 바와 같이, 하부기판(202) 상에 형성된 버퍼층(210)과, 상기 버퍼층(210) 상에 서로 교차된 상태로 절연되게 형성되어 화소영역을 정의하는 게이트 라인(GL) 및 데이터 라인(DL)과, 두 라인(GL,DL)의 교차부에 형성된 박막 트랜지스터(230)와, 박막 트랜지스터(230)를 덮는 보호막(250)과, 보호막(250)에 형성된 콘택홀(252)을 통해 박막 트 랜지스터(230)와 접속되는 화소전극(270)을 포함하여 구성된다.
이때, 본 발명에 따른 박막 트랜지스터 기판(200)은 이전단의 게이트 라인으로 구성된 스토리지 전극(292)과, 보호막(250)을 사이에 두고 스토리지 전극(292)과 중첩되게 형성되는 화소전극으로 구성된 스토리지 캐패시터(290)를 더 포함하여 구성된다.
게이트 라인(GL)은 게이트 패드에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(230)를 구성하는 게이트 전극(221)으로 전달한다. 여기서, 게이트 라인(GL) 및 게이트 전극(211)은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등으로 구성된 게이트 금속으로 구성되어 있다.
데이터 라인(DL)은 데이터 패드에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(211)의 온/오프에 연동하여 박막 트랜지스터(210)의 소스전극(142) 및 드레인 전극(144)으로 전달하는 역할을 수행한다.
이때, 데이터 라인(140)은 절연막을 사이에 두고 게이트 라인(110)과 교차되어 화소전극(150)이 위치하는 화소영역(152)을 정의한다.
박막 트랜지스터(230)는 게이트 라인(GL)의 게이트 신호에 응답하여 데이터 라인(DL)의 화소신호를 화소전극(240)에 충전시키는 역할을 수행하는 것으로서, 버퍼층 상에 형성되어 채널을 구성하는 활성층(231)과, 활성층의 채널영역에 형성되며 상기 채널을 보호하는 에치 스토퍼로서의 역할을 수행하는 제 1 절연막(220)과, 활성층(231)과 오믹 접촉을 수행하는 오믹 접촉층(233)과, 데이터 라인과 접속되며 오믹 접촉층(233)과 동일패턴으로 형성되는 소스전극(234)과, 채널을 사이에 두고 소스전극(234)과 대향되는 동시에 화소전극(270)과 접속되는 드레인 전극(235)과, 소스전극(234) 및 드레인 전극(234)이 형성된 기판을 덮는 2 절연막(240)과 에치 스토퍼(232)를 개재하여 활성층(231)과 중첩되는 게이트 전극(236)을 포함하여 구성된다.
활성층(231)은 소스전극(234)과 드레인 전극(235) 사이에 채널을 형성하는 것으로서, 기판(202)상에 전면적으로 형성된 버퍼막(210) 상에 폴리 실리콘으로 구성된다.
이를 보다 구체적으로 설명하면, 활성층(231)은 버퍼막(210) 상에 PECVD 등의 증착 방식을 통해 200~2000 AO의 두께를 갖는 a-Si층을 전면 증착한 후, 도 9에 도시된 바와 같이, a-Si층 대한 고상 결정화(SPC : Solid Phase Crystallization)를 통해 형성된 폴리 실리콘으로 구성된다.
여기서, 활성층(231)은 도 10에 도시된 바와 같이 a-Si층 상에 100~2000 AO의 두께로 형성된 제 1 절연막(220)이 적층된 상태에서 a-Si층에 대한 고상 결정화(SPC : Solid Phase Crystallization)을 통해 형성된 폴리 실리콘으로 구성된다.
이때, 활성층(231)은 제 1 절연막(220)이 개재된 상태에서 a-Si층에 대해 고상 결정화(SPC : Solid Phase Crystallization)를 통해 형성됨에 따라, 활성층(231)과 제 1 절연막(220)으로 구성된 에치 스토퍼(232) 사이에 연속계면이 형성됨에 따라 계면 결함의 발생을 방지되어 소자특성이 향상된다.
또한, 활성층(231)은 소스전극(234) 및 드레인 전극(235) 아래에 형성됨에 따라, 양 전극(234, 235)에 의해 초래되는 프로파일 왜곡에 의한 영향을 받지 않아 평탄한 채널을 형성할 수 있다.
활성층(231)은 기판(202)상에 형성된 버퍼막(210) 상에 PECVD 등의 증착 방식을 통해 200~1000 AO의 두께를 갖는 a-Si층을 전면 증착한 후, 도 11에 도시된 바와 같이, a-Si층에 대한 탈수소 과정을 수행한 상태에서 레이저 결정화를 통해 형성된 폴리 실리콘으로 구성된다.
활성층(231)은 버퍼막(210) 상에 버퍼막(210) 상에 PECVD 등의 증착 방식을 통해 200~2000 AO의 두께를 갖는 a-Si층을 형성한 후, 도 12에 도시된 바와 같이, a-Si층에 SiH4/SiF4/H2 등의 가스를 주입하여 형성되는 원주형 결정 구조(columnar crystalline structure)를 갖는 마이크로 결정 실리콘으로 구성된다.
이때, 마이크로 결정 실리콘은 원주형 결정 구조(columnar crystalline structure)로 구성됨에 따라 일정 두께 이상에서 양호한 결정성을 나타낸다.
따라서, 활성층(231)의 상부에는 결정성이 뛰어난 채널이 구성되고, 이에 의해 제 1 절연막(220)으로 구성된 에치 스토퍼(232)와 양호한 계면특성을 형성한다.
제 1 절연막(220)은 활성층(231)의 채널 영역에 대응되도록 형성되며 외부환경으로부터 채널을 보호하는 에치 스토퍼로서의 역할을 수행한다. 이때, 제 1 절연막(220)은 활성층(231)과 오믹 접촉층(233) 사이의 오믹 접촉을 위해 활성층(231)의 양단부에서 채널 방향으로 약 1~5um 정도의 마진(La))을 갖도록 형성된다.
여기서, 본 발명에 따른 활성층(231) 및 제 1 절연막(220)은 각각의 마스크 공정을 통해 별도로 형성되거나 또는 회절 노광 마스크를 이용한 하나의 마스크 공정을 통해 동시에 형성될 수도 있다.
오믹 접촉층(233)은 기판(202)상에 PECVD 등의 증착방식을 통해 n+실리콘층을 200~500A0의 높이로 증착시킨 후, 소정의 마스크 공정을 통해 제 1 절연막(220)에 의해 오픈된 활성층(231)과 일부 중첩된 형태로 접속되어 오믹 접촉을 수행한다.
소스 전극(234)은 스퍼터(sputter) 등의 증착방식을 통해 소스/드레인 금속층을 전면 형성한 후, 마스크 공정을 통해 오믹 접촉층(233)과 동일패턴으로 형성된다.
드레인 전극(235)은 스퍼터(sputter) 등의 증착방식을 통해 소스/드레인 금속층을 전면 형성한, 마스크 공정을 통해 채널을 사이에 두고 소스 전극(234)과 대향하는 동시에 오믹 접촉층(233)과 동일패턴으로 형성된다.
이때, 드레인 전극(235)은 보호막(250) 및 제 2 절연막(220)을 관통하는 콘택홀(252)을 통해 화소전극(270)과 전기적으로 접속된다.
여기서, 오믹 접촉층(233)과 소스 및 드레인 전극(234, 235)은 동일한 마스크 공정을 통해 동시에 형성되며, 제 1 절연막(220)이 에치 스토퍼(232)로서의 역할을 수행할 수 있도록 양단부에서 채널 방향으로 약 1~3um 정도의 마진(margin)을 갖도록 형성된다.
게이트 전극(236)은 게이트 라인에 접속되며 제 2 절연막(240) 및 제 1 절연 막(220)을 사이에 두고 활성층(231)과 중첩되도록 형성된다. 이때, 게이트 전극(236)은 활성층(231)과 중첩되는 동시에 소스전극(234) 및 드레인 전극(235)과도 일부 중첩되도록 보호막(250) 상에 형성된다.
따라서, 게이트 전극(236)은 소스/드레인 전극(234, 235)과 오버랩에 의해 발생되는 기생용량(Cgs)을 최소화하는 동시에 공정 마진을 고려하여 소스 및 드레인 전극(234, 235)과 1~3um 중첩되도록 형성되는 것이 바람직하다
스토리지 캐패시터(290)는 이전단의 게이트 라인으로 구성된 스토리지 전극(292)과, 보호막(250)을 사이에 두고 스토리지 전극(292)과 중첩되게 형성되는 화소전극(270)으로 구성된다.
이때, 스토리지 캐패시터(290)는 화소 전극(270)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지시키는 역할을 수행한다.
이하, 도 13을 참조하여 본 발명에 따른 평판표시패널의 제조방법에 대해 상세하게 설명한다.
먼저, 본 발명에 따른 버퍼층(210) 상에 채널을 구성하는 활성층(231)을 형성한다.
본 발명에 따른 활성층(231)은 소스전극(234)과 드레인 전극(235) 사이에 채널을 형성하는 것으로서, 기판(202)상에 전면적으로 형성된 버퍼막(210) 상에 폴리 실리콘 또는 마이크로 결정 실리콘으로 구성된다
이를 보다 구체적으로 설명하면, 기판(202)상에 PECVD 등의 증착공정을 통해 SiO2 등의 절연물질로 구성된 버퍼층(210)을 형성한 후, 도 13a에 도시된 바와 같이, 상기 버퍼층 상에 아몰퍼스 실리콘층(a-Si)(231a)을 순차적으로 증착시킨다.
이후, 아몰퍼스 실리콘층(231a)에 대한 고상 결정화(SPC : Solid Phase Crystallization)를 수행함으로써, 도 13b에 도시된 바와 같이, 활성층(231)을 구성하는 폴리 실리콘층(231b)을 형성한다.
여기서, 아몰퍼스 실리콘층(231a)에 대한 고상 결정화(SPC : Solid Phase Crystallization)는, 도 13c에 도시된 바와 같이, 상기 아몰퍼스 실리콘층(231a) 상에 후술하는 제 1 절연막(220)을 사이에 두고 수행될 수 있다.
또한, 버퍼막(210) 상에 PECVD 등의 증착 방식을 통해 200~1000 AO의 두께를 갖는 a-Si층(231a)을 전면 증착한 후, 도 13d에 도시된 바와 같이, a-Si층(231a)에 대한 탈수소 과정을 수행한 상태에서 레이저 결정화를 수행함으로써 활성층(231)을 구성하는 폴리 실리콘층(231b)을 형성한다.
또한, 버퍼막(210) 상에 PECVD 등의 증착 방식을 통해 200~2000 AO의 두께를 갖는 a-Si층(231a)을 형성한 후, 도 13e에 도시된 바와 같이, a-Si층(231a)에 SiH4/SiF4/H2 등의 가스를 주입함으로써 활성층을 구성하는 원주형 결정 구조(columnar crystalline structure)를 갖는 마이크로 결정 실리콘층(231c)을 형성한다.
이때, 활성층(231)이 원주형 결정 구조를 갖는 마이크로 결정 실리콘으로 형 성됨에 따라, 활성층의 상부에는 결정성이 뛰어난 채널이 구성되어 제 1 절연막(220)과 양호한 계면특성을 형성한다.
상술한 바와 같이 구성된 폴리 실리콘층(231b) 또는 마이크로 결정 실리콘층(231c) 상에 1 절연막(220)을 전면 증착시킨 후, 도 13f에 도시된 바와 같이, 제 1 마스크 공정을 통해 두 층을 동시에 패터닝함으로써 채널을 구성하는 활성층(231)을 형성한다. 이때, 제 1 절연막(220)은 활성층(231)과 동일 패턴으로 형성된다.
상술한 바와 같이 채널을 구성하는 활성층(231)을 형성한 후, 본 발명에 따른 제 2 마스크 공정을 통해 활성층의 채널 영역에 형성되며 채널을 보호하는 에치 스토퍼로서의 역할을 수행할 수 있도록 제 1 절연막(220)을 패터닝한다.
즉, 제 2 마스크를 통해 활성층(231)과 동일 패턴으로 형성된 제 1 절연막(220)을 에칭함으로써, 도 13g에 도시된 바와 같이, 활성층(231)의 채널영역을 외환경으로부터 보호하는 에치 스토퍼로서의 역할을 수행할 수 있도록 상기 제 1 절연막(220)을 패터닝한다.
이때, 제 1 절연막(220)은 활성층(231)과 후술하는 공정에 의해 형성되는 오믹 접촉층(233)과의 오믹 접촉을 위해 활성층(231)의 양단부에서 채널 방향으로 약 1~5um 정도의 마진(La)을 갖도록 형성된다.
여기서, 본 발명에 따른 활성층(231) 및 제 1 절연막(220)은 회절 노광 마스크를 이용한 마스크 공정을 통해 순차적으로 동시에 형성될 수 있 있다.
상술한 바와 같이 에치 스토퍼로서의 역할을 수행하는 제 1 절연막(220)을 패터닝 한 후, 본 발명에 따른 제 3 마스크 공정을 통해 데이터 라인에 접속되는 소스전극(234) 및 채널을 사이에 두고 소스전극(234)과 대향하는 드레인 전극(235)을 포함하여 구성된 제 1 도전성 패턴과, 오믹 접촉을 위한 오믹 접촉층(233)을 형성한다.
이를 보다 구체적으로 설명하면, 제 1 절연막(220)이 형성된 기판상에 n+실리콘층 및 소스/드레인 금속층을 전면 증착시킨다.
이후, 제 3 마스크를 이용하여 소스/드레인 금속층에 대한 마스크 공정을 수행함으로써, 도 13h에 도시된 바와 같이, 데이터 라인에 접속되는 소스전극(234) 및 채널을 사이에 두고 소스전극(234)과 대향되게 형성되는 드레인 전극(235)을 형성한다.
이때, 소스/드레인 금속층이 소스전극(234) 및 드레인 전극(235)으로 각각 분리됨에 따라 노출된 n+실리콘층을 에칭함으로써, 도 13i에 도시된 바와 같이, 활성층(231)과의 오믹 접촉을 수행하는 오믹 접촉층(233)을 형성한다.
여기서, 소스/드레인 전극(234, 235) 및 오믹 접촉층(233)은 채널 영역에 형성된 에치 스토퍼(232)가 그 역할을 수행할 수 있도록 양단부에서 채널 방향으로 약 1~3um 정도의 마진(margin)(Lb)을 갖도록 형성된다.
상술한 바와 같이 오믹 접촉층 및 제 1 도전성 패턴을 형성한 후, 본 발명에 따른 제 4 마스크 공정을 통해 제 2 절연막(240) 상에 게이트 라인에 접속되는 게이트 전극(236) 및 스토리지 캐패시터(290)를 구성하는 스토리지 전극(292)을 포함하는 제 2 도전성 패턴을 형성한다.
이를 보다 구체적으로 설명하면, 제 1 도전성 패턴이 형성된 기판(202)상에 SiNx 또는 SiO2로 구성된 제 2 절연막(240)을 형성한다.
이후, 제 2 절연막(240) 상에 스퍼터링 등의 증착방식을 통해 게이트 금속층을 전면 증착시킨 후 제 4 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 게이트 금속층을 노출시키는 포토레지스트 패턴을 형성한다.
이때, 포토레지스트 패턴에 의해 노출된 게이트 금속층에 대한 습식에칭을 수행한 후 잔류하는 포토레지스트 패턴을 제거함으로써, 도 13j에 도시된 바와 같이, 게이트 라인에 접속된 게이트 전극(236) 및 스토리지 전극(292)을 포함하는 제 2 도전성 패턴을 형성한다.
여기서, 게이트 전극(236)은 제1 및 제 2 절연막(220, 240)을 개재하여 채널을 형성하는 활성층(231)과 중첩되는 동시에 소스전극(234) 및 드레인 전극(235)과도 일부 중첩되도록 형성된다.
이때, 게이트 전극(236)은 소스/드레인 전극(234, 235)과 오버랩에 의해 발생되는 기생용량(Cgs)을 최소화하는 동시에 공정 마진을 고려하여 소스 및 드레인 전극(234, 235)과 1~3um의 마진(Lc)을 갖도록 중첩된다.
상술한 바와 같이 제 2 도전성 패턴을 형성한 후, 본 발명에 따른 제 5 마스크 공정을 통해 기판상에 콘택홀(252)이 형성된 보호막(250)을 형성한다.
이를 보다 구체적으로 설명하면, 제 2 도전성 패턴이 형성된 기판(202)상에 보호막(250)을 전면 도포한다.
이후, 기판(202)상에 포토레지스트를 전면 증착시킨 후 제 5 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 상기 보호막(250)을 노출시키는 포토레지스트 패턴을 형성한다.
이때, 포토레지스트 패턴에 의해 노출된 보호막(250)을 순차적으로 에칭한 후 잔류하는 포토레지스트 패턴을 제거함으로써, 도 13k에 도시된 바와 같이, 박막 트랜지스터(230)의 드레인 전극(235)을 노출시키는 콘택홀(252)을 갖는 보호막(250)을 형성한다.
상술한 바와 같이 보호막(250)을 형성한 후, 본 발명에 따른 제 6 마스크 공정을 통해 보호막(250) 상에 드레인 전극(235)과 접속되는 동시에 스토리지 전극(292)과 중첩되는 화소전극(270)을 포함하여 구성된 3 도전성 패턴을 형성한다.
이를 보다 구체적으로 설명하면, 보호막(250) 상에 투명 도전층(ITO)을 전면 증착한다.
이후, 투명 도전층 상에 포토레지스트를 전면 증착시킨 후 제 6 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 상기 투명 도전층을 노출시키는 포토레지스트 패턴을 형성한다.
이때, 포토레지스트 패턴에 의해 노출된 투명 도전층에 대한 건식에칭을 수행한 후 잔류하는 포토레지스트 패턴을 제거함으로써, 도 13l에 도시된 바와 같이, 보호막(250)에 형성된 콘택홀(252)을 통해 드레인 전극(235)과 전기적으로 접속되는 화소전극(270)을 형성한다.
여기서, 화소전극(270)은 보호막(250)을 개재하여 스토리지 전극(292)과 중 첩되게 형성되어 스토리지 캐패시터(290)를 또한 형성한다.
상술한 바와 같이, 본 발명에 따른 평판표시패널 및 그 제조방법은 소스/드레인 전극 하부에 활성층을 일부 중첩되게 형성함으로써, 소스/드레인 전극의 프로파일 왜곡에 의해 영향을 받지 않는 채널영역을 형성할 수 있는 효과를 갖는다.
본 발명은 소스/드레인 전극 하부에 활성층을 일부 중첩되게 형성함으로써, 활성층에 형성되는 유효채널 영역을 최소화할 수 있는 효과를 갖는다.
본 발명은 게이트 전극을 활성층 상에 형성함으로써, 상기 활성층에 대한 고상 결정화 시에 게이트 전극이 손상되는 것을 방지할 수 있다는 효과를 갖는다.
본 발명은 활성층과 절연막을 연속 증착시킨 후 고상 결정화를 수행하여 연속계면을 형성함으로써, 채널에 발생되는 계면 결함(Interface Defect)을 방지할 수 있다는 효과를 갖는다.
본 발명은 활성층을 원주형 결정 구조(columnar crystalline structure)를 갖는 마이크로 결정 실리콘으로 구성함으로써, 양호한 결정성 구조를 갖는 채널을 형성할 수 있다는 효과를 갖는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (28)

  1. 기판상에 형성되어 채널을 구성하는 활성층;
    상기 활성층의 채널 영역과 중첩되게 형성되는 제 1 절연층;
    상기 제 1 절연층에 의해 노출된 활성층의 단부와 오믹 접촉을 수행하는 오믹 접촉층;
    데이터 라인에 접속되며 상기 오믹 접촉층과 동일 패턴으로 형성되는 소스전극 및 채널을 사이에 두고 소스전극과 대향하는 드레인 전극;
    상기 소스전극 및 드레인 전극이 형성된 기판을 덮는 제 2 절연막;
    게이트 라인에 접속되며 상기 제 1 및 제 2 절연막을 개재하여 상기 활성층과 중첩되도록 형성되는 게이트 전극;
    상기 게이트 전극이 형성된 기판을 덮는 동시에 상기 드레인 전극을 노출시키는 콘택홀이 형성된 보호막; 및
    상기 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 포함하여 구성된 것을 특징으로 하는 평판표시패널.
  2. 제 1 항에 있어서,
    상기 기판과 활성층 사이에 형성되는 버퍼층을 더 포함하여 구성된 것을 특징으로 하는 평판표시패널.
  3. 제 1 항에 있어서,
    상기 게이트 라인과 동일 물질로 동시에 형성되는 스토리지 전극; 및
    상기 보호막을 사이에 두고 상기 스토리지 전극과 중첩되게 형성되는 화소전극으로 구성된 스토리지 캐패시터를 더 포함하여 구성된 것을 특징으로 하는 평판표시패널.
  4. 제 1 항에 있어서,
    상기 활성층은 a-Si층에 대한 고상 결정화를 통해 형성된 폴리 실리콘으로 구성된 것을 특징으로 하는 평판표시패널.
  5. 제 4 항에 있어서,
    상기 활성층은 상기 제 1 절연층을 사이에 두고 수행되는 상기 a-Si층에 대한 고상 결정화를 통해 형성되는 것을 특징으로 하는 평판표시패널.
  6. 제 1 항에 있어서,
    상기 활성층은 a-Si층에 대한 레이저 결정화를 통해 형성된 폴리 실리콘으로 구성된 것을 특징으로 하는 평판표시패널.
  7. 제 1 항에 있어서,
    상기 활성층은 a-Si층에 대한 소정의 가스 주입과정을 통해 형성된 원주형 결정 구조를 갖는 마이크로 결정 실리콘으로 구성된 것을 특징으로 하는 평판표시패널.
  8. 제 7 항에 있어서,
    상기 a-Si층에 주입되는 가스는 SiH4/SiF4/H2 인 것을 특징으로 하는 평판표시패널.
  9. 제 1 항에 있어서,
    상기 제 1 절연층은 채널 영역을 보호하는 에치 스토퍼로서의 역할을 수행하는 것을 특징으로 하는 평판표시패널.
  10. 제 9 항에 있어서,
    상기 제 1 절연층은, 상기 활성층과 오믹 접촉층 사이에 오믹 접촉을 형성하기 위해, 상기 활성층의 양단부로부터 소정의 마진을 갖도록 형성된 것을 특징으로 하는 평판표시패널.
  11. 제 10 항에 있어서,
    상기 제 1 절연층은 상기 활성층의 양단부로부터 1~5㎛의 마진을 갖도록 형성되는 것을 특징으로 하는 평판표시패널.
  12. 제 1 항에 있어서,
    상기 오믹 접촉층, 소스전극 및 드레인 전극은 제 1 절연층의 양단부에서 채널 방향으로 소정의 마진을 갖고 중첩되게 형성되는 것을 특징으로 하는 평판표시패널.
  13. 제 11 항에 있어서,
    상기 오믹 접촉층, 소스전극 및 드레인 전극은 채널 방향으로 1~3㎛의 마진을 갖도록 형성되는 것을 특징으로 하는 평판표시패널.
  14. 제 1 항에 있어서,
    상기 게이트 전극은, 상기 제 2 절연막을 사이에 두고 중첩되는 소스 및 드레인 전극 사이에 형성되는 기생용량을 방지하기 위해, 상기 소스 및 드레인 전극과 1~3㎛의 마진을 갖고 중첩되는 것을 특징으로 하는 평판표시패널.
  15. 기판상에 채널을 구성하는 활성층을 형성하는 단계;
    상기 활성층의 채널 영역과 중첩되는 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층에 의해 노출된 활성층의 단부와 오믹 접촉을 수행하는 오믹 접촉층을 형성하는 단계;
    데이터 라인에 접속되며 상기 오믹 접촉층과 동일 패턴으로 형성되는 소스전 극 및 채널을 사이에 두고 소스전극과 대향하는 드레인 전극을 형성하는 단계;
    상기 소스전극 및 드레인 전극이 형성된 기판을 덮는 제 2 절연막을 형성하는 단계;;
    게이트 라인에 접속되며 상기 제 1 및 제 2 절연막을 개재하여 상기 활성층과 중첩되도록 형성되는 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 기판을 덮는 동시에 상기 드레인 전극을 노출시키는 콘택홀을 갖는 보호막을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
  16. 제 15 항에 있어서,
    상기 기판 및 활성층 사이에 버퍼층을 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
  17. 제 15 항에 있어서,
    상기 게이트 라인과 동일 물질로 동시에 형성되는 스토리지 전극; 및
    상기 보호막을 사이에 두고 상기 스토리지 전극과 중첩되게 형성되는 화소전극으로 구성된 스토리지 캐패시터를 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
  18. 제 15 항에 있어서,
    상기 활성층은 a-Si층에 대한 고상 결정화를 통해 형성된 폴리 실리콘으로 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
  19. 제 18 항에 있어서,
    상기 활성층은 상기 제 1 절연층을 사이에 두고 수행되는 상기 a-Si층에 대한 고상 결정화를 통해 형성되는 것을 특징으로 하는 평판표시패널의 제조방법.
  20. 제 15 항에 있어서,
    상기 활성층은 a-Si층에 대한 레이저 결정화를 통해 형성된 폴리 실리콘으로 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
  21. 제 15 항에 있어서,
    상기 활성층은 a-Si층에 대한 소정의 가스 주입과정을 통해 형성된 원주형 결정 구조를 갖는 마이크로 결정 실리콘으로 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
  22. 제 21 항에 있어서,
    상기 a-Si층에 주입되는 가스는 SiH4/SiF4/H2 인 것을 특징으로 하는 평판표 시패널의 제조방법.
  23. 제 15 항에 있어서,
    상기 제 1 절연층은 채널 영역을 보호하는 에치 스토퍼로서의 역할을 수행하는 것을 특징으로 하는 평판표시패널의 제조방법.
  24. 제 23 항에 있어서,
    상기 제 1 절연층은, 활성층과 오믹 접촉층 사이에 오믹 접촉을 형성하기 위해, 상기 활성층의 양단부로부터 소정의 마진을 갖도록 형성된 것을 특징으로 하는 평판표시패널의 제조방법.
  25. 제 22 항에 있어서,
    상기 제 1 절연층은 상기 활성층의 양단부로부터 1~5㎛의 마진을 갖도록 형성되는 것을 특징으로 하는 평판표시패널의 제조방법.
  26. 제 15 항에 있어서,
    상기 오믹 접촉층, 소스전극 및 드레인 전극은 제 1 절연층의 양단부에서 채널 방향으로 소정의 마진을 갖고 중첩되게 형성되는 것을 특징으로 하는 평판표시패널의 제조방법.
  27. 제 26 항에 있어서,
    상기 오믹 접촉층, 소스전극 및 드레인 전극은 채널 방향으로 1~3㎛의 마진을 갖도록 형성되는 것을 특징으로 하는 평판표시패널의 제조방법.
  28. 제 15 항에 있어서,
    상기 게이트 전극은, 상기 제 2 절연막을 사이에 두고 중첩되는 소스 및 드레인 전극 사이에 형성되는 기생용량을 방지하기 위해, 상기 소스 및 드레인 전극과 1~3㎛의 마진을 갖고 중첩되는 것을 특징으로 하는 평판표시패널의 제조방법.
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