KR20150004709A - 박막 트랜지스터 표시판 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것으로서, 누설 전류를 감소시키고 액정 표시 장치의 성능 향상을 위해 제1 절연 기판, 상기 제1 절연 기판 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체층, 및 상기 반도체층 위에 위치하며 이격된 소스 전극 및 드레인 전극을 포함하고, 상기 반도체층은 밴드갭 에너지가 상이한 적어도 3개 이상의 비정질 규소층을 포함한다.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{THIN FILM TRANSISTOR DISPLAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.
표시 장치는 평판 표시 장치가 사용될 수 있으며, 평판 표시 장치로는 액정 표시 장치, 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치 등 다양한 표시 장치가 사용될 수 있다.
그 중 대표적인 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함하고, 이들 액정층을 협지한 표시판에 빛을 제공하는 백라이트 유닛을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 백라이트 유닛이 제공하는 빛의 출사량을 제어함으로써 영상을 표시한다.
일반적으로 액정 표시 장치를 포함하는 표시 장치는 박막 트랜지스터 표시판을 포함한다. 박막 트랜지스터 표시판은 게이트 배선의 일부인 게이트 전극, 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극 및 드레인 전극으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
한편, 소스 및 드레인 전극의 선폭보다 돌출된 부위의 반도체층에 광이 조사되면, 빛 에너지에 의하여 반도체층 내의 아몰퍼스 실리콘 분자의 결합이 끊어지면서 전자전공쌍(electron hole pair, e-h pair)이 형성된다.
이렇게 해서 형성된 전자 전공쌍의 전공(hole)는 게이트 전극에 인가된 전압(Vg)에 의하여 게이트 전극 쪽으로 이동하고, 전자(electron)는 드레인 전극 쪽으로 이동하여 광 누설 전류(Photo leakage current)가 흐른다. 따라서 스위칭 소자가 턴-오프될 때에도 전류가 흘러 표시 화면에 잔상이 발생하고 표시 얼룩이 생기는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 누설 전류가 감소한 박막 트랜지스터 표시판 및 이의 제조 방법을 제공하고자 한다.
이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 제1 절연 기판, 상기 제1 절연 기판 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체층, 및 상기 반도체층 위에 위치하며 이격된 소스 전극 및 드레인 전극을 포함하고, 상기 반도체층은 적어도 3개의 층을 포함하며, 상기 반도체층은 비정질 규소를 포함한다.상기 반도체층은 제1 반도체층, 및 상기 제1 반도체층 위에 위치하는 제2 반도체층을 포함하고, 상기 제1 반도체층의 밴드갭 에너지는 상기 제2 반도체층의 밴드갭 에너지보다 클 수 있다.
상기 반도체층은 상기 제2 반도체층 위에 위치하는 제3 반도체층을 더 포함하고, 상기 제3 반도체층의 밴드갭 에너지는 상기 제1 반도체층의 밴드갭 에너지보다 클 수 있다.
상기 제1 반도체층의 밴드갭 에너지는 상기 제2 반도체층 및 상기 제3 반도체층의 밴드갭 에너지의 중간값일 수 있다.
상기 밴드갭 에너지는 약 1eV 내지 약 2eV일 수 있다.
상기 반도체층의 Ioff는 약 1.0×10-13 내지 5.0×10-13일 수 있다.
상기 게이트 절연막은 복수의 층을 포함할 수 있다.
이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 제1 절연 기판위에 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 및 상기 드레인 전극을 노출하고 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하며, 상기 반도체를 형성하는 단계는 밴드갭 에너지가 상이한 적어도 3개 이상의 반도체층을 형성하며, 상기 반도체층은 비정질 규소를 포함한다.
상기 반도체층은, 제1 반도체층, 및 상기 제1 반도체층 위에 위치하는 제2 반도체층을 포함하고, 상기 제1 반도체층의 밴드갭 에너지는 상기 제2 반도체층의 밴드갭 에너지보다 클 수 있다.
상기 반도체층은 상기 제2 반도체층 위에 위치하는 제3 반도체층을 더 포함하고, 상기 제3 반도체층의 밴드갭 에너지는 상기 제1 반도체층의 밴드갭 에너지보다 클 수 있다.
상기 제1 반도체층의 밴드갭 에너지는 상기 제2 반도체층 및 상기 제3 반도체층의 밴드갭 에너지의 중간값일 수 있다.
상기 밴드갭 에너지의 범위는 약 1 eV 내지 약 2 eV일 수 있다.
상기 반도체층의 Ioff는 약 1.0×10-13 내지 5.0×10-13일 수 있다.
상기 반도체를 형성하는 단계는 화학 기상 증착법을 사용하며, 증착 온도는 약 150℃ 내지 350℃일 수 있다.
상기 반도체를 형성하는 단계는 SiH4 및 SiF4를 포함하는 기체를 사용할 수 있다.
상기 반도체를 형성하는 단계는 상기 제2 반도체층, 상기 제1 반도체층 및 상기 제3 반도체층 순으로 사용된 전력이 커질 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법은 4 마스크 공정 또는 5 마스크 공정일 수 있다.
상기 반도체를 형성하는 단계는 상기 제3 반도체층의 H2/SiH4 기체의 비가 가장 작을 수 있다.
상기 게이트 절연막은 복수의 층일 수 있다.
이상과 같은 박막 트랜지스터 표시판에 의하면 누설 전류가 감소하고 이에 따라 액정 표시 장치의 잔상이 개선된다.
도 1은 본 발명의 실시예에 따른 평면도이다.
도 2는 도 1의 절단선 II-II' 및 II'-II''를 따라 자른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 단면도이다.
도 4 내지 도 8은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대한 단면도이다.
도 9는 본 발명의 실시예에 대한 실험 그래프이다.
도 10은 도 9의 실험 결과 수치에 대한 결과 표이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 위에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다. 도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이고, 도 2는 도 1의 절단선 II-II' 및 II'-II''를 따라 자른 단면도이며, 도 3은 도 1의 절단선 II-II' 및 II'-II''를 따라 자른 다른 실시예의 단면도이다.
우선, 도 1 및 도 2를 참조하면, 본 실시예에 따른 박막 트랜지스터 표시판(100)을 포함하는 액정 표시 장치는 박막 트랜지스터 표시판(100)과 상부 표시판(200) 및 이들 두 표시판(100, 200)에 게재되어 있는 액정층(3)을 포함하고, 박막 트랜지스터 표시판(100)의 아래에는 위치에 백라이트 유닛(300)이 위치한다. 또한, 백라이트 유닛(300)의 위치는 박막 트랜지스터 표시판(100)과 마주보는 위치에 제한되지 않고, 상부 표시판(200)과 마주보는 위치에 배치될 수도 있다.
먼저 박막 트랜지스터 표시판(100)에 대해 설명한다.
투명한 유리 또는 플라스틱 따위로 만들어진 제1 절연 기판(110) 상에는 제1 방향으로 연장된 복수의 게이트 배선들과 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 데이터 배선들이 위치한다. 제1 절연 기판(110)에는 게이트 배선들과 데이터 배선들에 의해 복수의 화소부들이 정의된다.
게이트 배선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트 배선(121)은 게이트 배선(121)으로부터 돌출한 복수의 게이트 전극(124)과 다른 층 또는 게이트 구동부(도시하지 않음)와의 접속을 위한 넓은 끝 부분인 게이트 패드(129)를 포함한다.
게이트 전극(124)은 게이트 배선과 동일한 금속패턴으로 형성될 수 있다. 본 발명의 실시예에서는 게이트 전극(124)이 단일층인 경우만을 도시하였으나, 게이트 전극은 이중층일 수 있다.
일례로써 게이트 전극(124)이 이중층인 경우, 알루미늄(Al) 및 알루미늄 네오디뮴(AlNd) 중에서 선택된 어느 하나로 이루어진 하부 금속층과, 몰리브덴(Mo)으로 이루어진 상부 금속층이 순차적으로 적층된 구조를 가질 수 있다.
상기 하부 금속층은 배선의 본래 기능인 전기 신호의 통로 역할을 수행하는 층으로 비저항이 낮은 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)으로 형성된다.
상기 상부 금속층은 상기 하부 금속층을 보호하기 위해 위치하는 층으로, 고온의 후속 공정에서 나타나는 알루미늄(Al)의 힐록(Hillock)을 방지하고, 화소 전극과 상기 하부 금속층간의 접촉 저항을 낮추는 역할을 한다.
다음, 게이트 배선(121) 위에는 질화 규소 등의 절연 물질로 만들어진 게이트 절연막(140)이 위치한다. 도 2는 본 발명의 실시예에 따라 이중층 구조의 게이트 절연막(140)을 도시하였으며, 도 3은 본 발명의 다른 실시예에 따른 단일층 구조의 게이트 절연막(140)을 포함한다.
게이트 절연막(140)은 도 2에 도시된 바와 같이, 하부 게이트 절연막(140a) 및 이 위에 위치하는 상부 게이트 절연막(140b)을 포함할 수 있다.
하부 게이트 절연막(140a)은 질화 규소 등의 절연 물질로 형성하여 게이트 전극(124)이 산화되는 것을 방지할 수 있으며, 상부 게이트 절연막(140b)은 하부 게이트 절연막(140a)에 비해 질소-풍부한 절연 물질로 형성되어 인접하는 반도체층(154)이 산소와 반응하여 특성이 나빠지는 것을 방지할 수 있다.
다음, 게이트 절연막(140) 위에는 비정질 규소, 특히 수소화 비정질 규소 또는 다결정 규소 등으로 만들어진 반도체층(154)이 위치한다. 본 발명의 실시예는 수소화 비정질 규소(a-si:H)를 포함하는 반도체층(154)이 바람직하다.
반도체층(154)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)를 포함한다.
본 발명의 실시예에 따른 반도체층(154)은 밴드갭 에너지가 상이한 복수의 층을 포함하며 일례로써 도 2 및 도 3에 도시된 바와 같이 적어도 3개 이상의 층을 포함할 수 있다.
반도체층(154)은 제1 반도체층(154a), 제1 반도체층(154a) 위에 위치하는 제2 반도체층(154b), 제2 반도체층(154b) 위에 위치하는 제3 반도체층(154c)을 포함한다. 본 발명의 실시예는 삼중층으로 형성되는 반도체층(154)을 개시하고 있으나 이에 제한되지 않으며, 제3 반도체층(154c)이 생략된 이중층 반도체층(154)을 포함할 수 있다.
제1 반도체층(154a)은 제2 반도체층(154b)의 밴드갭 에너지보다 큰 밴드갭 에너지를 가진다. 제1 반도체층(154a)의 밴드갭 에너지는 약 1 eV 내지 약 2 eV이며, 일례로써 제1 반도체층(154a)은 1.655 eV일 수 있다. 또한, 제1 반도체층(154a)은 제2 반도체층(154b) 및 제3 반도체층(154c)의 밴드갭 에너지의 사이 값이며, 일례로써 중간값일 수 있다. 제1 반도체층(154a)은 게이트 절연막(140)과 접촉하며 발생하는 누설 전류량을 감소시킨다.
제2 반도체층(154b)은 제1 반도체층(154a)의 밴드갭 에너지보다 낮은 밴드갭 에너지를 가진다. 제2 반도체층(154b)의 밴드갭 에너지는 약 1 eV 내지 약 2 eV이며, 일례로써 제2 반도체층(154b)은 1.642 eV일 수 있다. 제2 반도체층(154b)은 복수의 반도체층(154) 중에 가장 적은 흠결(defect)을 가지고 있으며 성능이 뛰어나다.
제3 반도체층(154c)의 밴드갭 에너지는 제1 반도체층(154a)의 밴드갭 에너지보다 크다. 즉, 3중층으로 형성된 복수의 반도체층(154) 중 가장 높은 밴드갭 에너지를 가진다. 제3 반도체층(154c)의 밴드갭 에너지는 약 1 eV 내지 약 2 eV이며, 일례로써 제3 반도체층(154c)은 1.672 eV일 수 있다.
또한, 본 발명의 실시예는 도 2 내지 도 3에 도시된 바와 같이 제1 반도체층(154a) 내지 제3 반도체층(154c)이 동일한 형상으로 형성되었으나, 다른 실시예로서 제1 반도체층(154a)이 채널이 형성되는 영역에만 위치하는 구조도 가능하다.
반도체층(154)의 돌출부 위에는 복수의 선형 저항성 접촉 부재(161) 및 섬형 저항성 접촉 부재(165)가 위치한다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체층(154)의 돌출부 위에 위치한다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터 배선(171)과 복수의 데이터 배선(171)에 연결된 복수의 소스 전극(173)과 소스 전극(173)과 마주보는 복수의 드레인 전극(175)이 위치한다.
데이터 배선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트 배선(121)과 교차한다. 소스 전극(173)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가질 수 있으나, 이것은 한 예에 불과하고 다양하게 변형된 모양을 가질 수 있다.
드레인 전극(175)은 데이터 배선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다. 데이터 배선(171)은 다른 층 또는 데이터 구동부(도시하지 않음)와의 접속을 위하여 면적이 데이터 패드(179)를 포함한다.
도시하지 않았으나 데이터 배선(171), 소스 전극(173) 및 드레인 전극(175)도 상부 및 하부의 이중막 구조를 가질 수 있다. 상부막은 구리(Cu) 또는 구리 합금으로 형성될 수 있고, 하부막은 티타늄(Ti), 탄탈늄(Ta), 몰리브덴(Mo) 및 이들의 합금 중에서 하나로 형성될 수 있다.
데이터 배선(171), 소스 전극(173) 및 드레인 전극(175)은 테이퍼(taper)진 측면을 가질 수 있다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체층(154)과 그 위의 데이터 배선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 또한, 저항성 접촉 부재(161, 163, 165)는 데이터 배선(171), 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가질 수 있다.
반도체층(154)의 돌출부에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터 배선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 반도체층(154)은 돌출부의 노출된 부분을 제외하고 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 패턴을 가진다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(154)의 돌출부와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부에 형성된다.
데이터 배선(171), 드레인 전극(175) 및 노출된 반도체층(154)의 돌출부 부분 위에는 보호막(180)이 위치한다. 보호막(180)은 질화 규소나 산화 규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180) 및 게이트 절연막(140)에는 게이트 패드(129)를 드러내는 접촉 구멍(181)이 위치한다. 또한, 보호막(180)에는 데이터 배선(171)의 데이터 패드(179)을 드러내는 접촉 구멍(182) 및 드레인 전극(175)의 일단을 각각 드러내는 접촉 구멍(185)이 위치한다.
보호막(180) 위에는 화소 전극(191) 및 접촉 보조 부재(81, 82)가 위치한다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적 전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가받는다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트 배선(121)의 끝 부분(129) 및 데이터 배선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트 배선(121)의 게이트 패드(129) 및 데이터 배선(171)의 데이터 패드(179)와 외부 장치와의 접착성을 보완하고 이들을 보호한다.
다음으로, 도 2를 참조하여 상부 표시판(200)에 대하여 설명한다.
투명한 유리 또는 플라스틱 등으로 만들어진 제2 절연 기판(210) 위에 차광 부재(220)가 위치한다. 차광 부재(220)는 화소 전극(191) 사이의 빛샘을 막고 화소 전극(191)과 마주하는 개구 영역을 정의한다.
제2 절연 기판(210) 및 차광 부재(220) 위에는 복수의 색필터(230)가 위치한다. 색필터(230)는 차광 부재(220)로 둘러싸인 영역 내에 대부분 존재하며, 화소 전극(191) 열을 따라서 길게 뻗을 수 있다. 각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다.
본 실시예에서는 차광 부재(220) 및 색필터(230)가 상부 표시판(200)에 위치하는 것으로 설명하였으나, 차광 부재(220) 및 색필터(230) 중 적어도 하나를 박막 트랜지스터 표시판(100)에 위치할 수도 있다.
색필터(230) 및 차광 부재(220) 위에는 덮개막(overcoat)(250)이 위치하고 있다. 덮개막(250)은 (유기) 절연물로 만들어질 수 있으며, 색필터(230)가 노출되는 것을 방지하고 평탄면을 제공한다. 덮개막(250)은 생략할 수 있다.
덮개막(250) 위에는 공통 전극(270)이 위치한다. 공통 전극(270)은 ITO, IZO 등의 투명한 도전체 따위로 만들어지며, 공통 전압(Vcom)을 인가 받는다.
박막 트랜지스터 표시판(100)과 상부 표시판(200) 사이에 들어 있는 액정층(3)은 음의 유전율 이방성을 가지는 액정 분자를 포함하며 액정 분자는 전기장이 없는 상태에서 그 장축이 두 표시판(100, 200)의 표면에 대하여 수직을 이루도록 배향되어 있을 수 있다.
화소 전극(191)과 공통 전극(270)은 그 사이의 액정층(3) 부분과 함께 액정 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
도 2에 도시된 바와 같은 본 실시예에서 백라이트 유닛(300)은 광원부 및 도광판 등을 포함할 수 있으며, 광을 공급한다.
도 4 내지 도 8은 도 2에 도시된 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 공정도들이다. 전술한 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 4를 참조하면, 제1 절연 기판(110) 위에 금속층을 적층하고 사진 식각 공정을 거쳐 게이트 전극(124) 및 게이트 패드(129)를 포함하는 게이트 배선(121)을 형성한다(단계 1).
본 발명의 실시예는 게이트 배선이 단일층으로 형성되었으나, 이중층일 수 있으며 이때, 하부 금속층은 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd) 중에서 선택된 어느 하나로 이루어지며, 상부 금속층은 몰리브덴(Mo)으로 이루어질 수 있다.
도 5를 참조하면, 게이트 배선(121) 위에 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법을 통하여 게이트 절연막(140)을 형성한다(단계 2). 이때, 상기 게이트 절연막(140)을 형성하는 CVD 챔버 내에는 예를 들어, 사일렌 기체(SiH4), 수소 기체(H2), 질소 기체(NH3) 등이 공급된다.
본 발명의 실시예는 하부 게이트 절연막(140a) 및 이 위에 위치하는 상부 게이트 절연막(140b)을 포함하는 이중층의 게이트 절연막(140)을 설명하나, 이에 제한되지 않고 단일층의 게이트 절연막(140)이 위치할 수 있다.
하부 게이트 절연막(140a)은 질화 규소 등의 절연 물질로 형성하여 게이트 전극(124)이 산화되는 것을 방지할 수 있으며, 상부 게이트 절연막(140b)은 하부 게이트 절연막(140a)에 비해 질소-풍부한 절연 물질로 형성하여 인접하는 반도체층(154)이 산소와 반응하여 특성이 나빠지는 것을 방지할 수 있다.
이와 같은 이중층의 게이트 절연막(140)은 증착 시 사용되는 전력 및 기체 조성비를 조절하여 제어 가능하다. 상부 게이트 절연막(140b)은 하부 게이트 절연막(140a)보다 낮은 전력이며 하부 게이트 절연막(140a)에 비해 높은 NH3/SiH4 비를 가지는 조건에서 증착한다. 이와 같은 증착에 의하면 상부 게이트 절연막(140b)의 증착 속도는 하부 게이트 절연막(140a)에 비해 느리나, 하부 게이트 절연막(140a)에 비해 밀도 높은 절연막을 형성할 수 있다.
또한 전술한 방법으로 2 이상의 복수의 층을 포함하는 게이트 절연막(140)을 형성하는 것이 가능하다.
도 6을 참조하면, 게이트 절연막(140)의 형성 후(단계 2), CVD 챔버 내에 SiF4 가스 및 SiH4 가스를 포함하는 소스 가스를 공급하여 비정질 규소(a-Si:H)로 이루어진 반도체층(154)을 형성한다(단계 3).
상기 단계 3에서 CVD 챔버 내의 증착 온도는 약 150℃ 내지 350℃이며, 일례로써 300℃일 수 있다.
상기 단계 3에 의해 형성되는 반도체층(154)은 밴드갭 에너지가 상이한 복수의 반도체층을 포함한다. 본 발명의 실시예에 따르면 제1 반도체층(154a), 제1 반도체층(154a) 위에 위치하는 제2 반도체층(154b), 제2 반도체층(154b) 위에 위치하는 제3 반도체층(154c)을 포함하는 삼중층 구조를 형성한다. 그러나 이에 제한되지 않으며, 제3 반도체층(154c)이 생략된 이중층 반도체층(154)을 형성하는 것도 가능하다.
본 발명의 실시예에 따른 밴드갭 에너지가 상이한 복수의 반도체층(154)은 CVD 챔버 내의 조건을 제어하여 형성된다. 특히, 챔버 내에 공급되는 전력(power) 및 소스 기체의 비를 상이하게 하여 밴드갭 에너지를 제어한다. 본 명세서에서는 밴드갭 에너지를 제어하기 위해 전술한 방법을 설명하나, 이에 제한되지 않고 밴드갭 에너지를 제어하기 위한 어떠한 방법도 사용될 수 있다.
우선, 챔버 내 전력은 제2 반도체층(154b), 제1 반도체층(154a) 및 제3 반도체층(154c) 순으로 증가하도록 조절한다. 전력이 낮을수록 증착 속도가 느리며 [Si-H]/[Si-H2]의 비가 크다.
그리고 소스 기체에서 H2/SiH4 기체의 비는 제3 반도체층(154c)이 가장 작으며, 제1 반도체층(154a) 및 제2 반도체층(154b)의 비를 동일하게 조절한다.
이와 같은 제어를 통해 챔버 내 전력이 낮고 H2/SiH4 기체의 비가 크면 흠결(defect)이 감소하는 경향을 나타내고 이를 통해 밴드갭 에너지를 크게 조절할 수 있기 때문이다.
즉, 전력이 높고 기체의 비가 낮으면 흠결이 다소 많고 밴드갭 에너지가 큰 제3 반도체층(154c)이 형성되고, 전력이 낮고 기체의 비가 높으면 흠결이 적고 밴드갭 에너지가 작은 제2 반도체층(154b)이 형성된다. 이러한 제어를 통해 중간 밴드갭 에너지를 가지는 제1 반도체층(154a)이 형성된다.
또한, SiF4 가스와 SiH4 가스의 혼합 가스를 100%로 보았을 때, SiF4 가스가 차지하는 비율이 25% 미만이거나 80%를 초과할 경우, a-Si:H으로 이루어진 반도체층(154)의 형성이 어렵다. 따라서, 상기 소스 가스 내에 포함된 상기 SiF4 가스와 SiH4 가스는 1:3 내지 4:1 의 비율을 가지는 것이 바람직하다.
전술한 단계 3에 의하면, 우선 제1 반도체층(154a)을 형성한다. 제1 반도체층(154a)의 밴드갭 에너지는 약 1 eV 내지 약 2 eV이며, 일례로써 제1 반도체층(154a)은 1.655 eV일 수 있다.
제2 반도체층(154b)은 제1 반도체층(154a)의 밴드갭 에너지 보다 낮은 밴드갭 에너지를 가지도록 형성된다. 이는 전력 및 소스 기체 비의 조절을 통해 제어한다. 제2 반도체층(154b)의 밴드갭 에너지는 약 1 eV 내지 약 2 eV이며, 일례로써 제2 반도체층(154b)은 1.642 eV일 수 있다. 제2 반도체층(154b)은 복수의 반도체층(154) 중에 가장 적은 흠결(defect) 및 낮은 밴드갭 에너지를 가지며 성능이 뛰어나다.
마지막으로 제3 반도체층(154c)의 밴드갭 에너지는 제1 반도체층(154a)의 밴드갭 에너지보다 크도록 형성된다. 즉, 3중층으로 형성된 복수의 반도체층(154) 중 가장 높은 밴드갭 에너지를 가진다. 제3 반도체층(154c)의 밴드갭 에너지는 약 1 eV 내지 약 2 eV이며, 일례로써 제3 반도체층(154c)은 1.672 eV일 수 있다.
도 7을 참조하면, 단계 4에서는 CVD 챔버 내에 예를 들어 사일렌가스(SiH4), 수소 가스(H2), 질소 가스(NH3) 및 인화 수소 가스(PH3)를 공급하여 저항성 접촉 부재(165)를 형성한다.
다음, 사진 식각 공정을 통해, 데이터 라인, 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선을 형성한다. 드레인 전극(175)은 소스 전극(173)과 이격되며, 게이트 전극(124)을 중심으로 소스 전극(173)의 반대측 상부에 위치한다.
다음, 소스 전극(173) 및 드레인 전극(175) 사이에 위치하는 저항성 접촉 부재(165)를 식각하여 상기 반도체층(154)을 노출하며, 게이트 절연막(140)을 노출한다.
다음, 도 8을 참조하면 반도체층(154)을 커버하도록 보호막(180)을 형성한 후, 사진 식각 공정을 통해 드레인 전극(175)의 일부를 노출하는 접촉 구멍(185)을 형성한다. 보호막(180) 위에 투명한 도전층(미도시)을 증착하고, 사진 식각 공정을 통해 드레인 전극과 전기적으로 연결되는 화소 전극(191)을 형성한다(단계 5).
이상에서는 4 마스크 공정을 설명하였으나, 이에 제한되지 않고 5 마스크 공정에도 사용될 수 있음은 물론이다.
이하 도 9 내지 도 10을 참고하여, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 성능 실험을 설명한다.
구체적으로, 게이트 전극에 전압(Vg)을 가해주는 경우, 이에 대해 소스/드레인 전극에 흐르는 전류(Id)를 측정하였다. 이에 대한 결과를 도 9에 그래프로 나타내고, 도 10에 수치를 정리한 표를 나타냈다.
(a)는 기존의 2중 반도체층을 포함하는 비교예이며, (b)는 본 발명의 실시예에 따라 3중 반도체층을 포함하고, (c)는 본 발명의 실시예에 따른 3중 반도체층을 포함하며, 비교예 대비 게이트 절연막의 질소-풍부(N-rich)한 덜한 실시예이다.
도 9 및 도 10의 Ioff를 살펴보면, 본 발명의 실시예에 따른 (b),(c)는 비교예 (a)에 비해 최대값 및 최소값 모두 감소하였다. 특히 평균값을 살펴보면, 비교예 대비 약 70퍼센트 정도의 누설 전류가 감소함을 알 수 있다. 반도체층의 Ioff는 약 1.0×10-13 내지 5.0×10-13이며, 이는 비교예 대비 현저하게 낮은 수치이다. 오프 누설 전류는 스위칭 소자가 턴-오프 상태일 때에도 스위칭 소자의 미세 구동을 유발하므로 잔상의 원인이 된다. 따라서, 실시예의 액정 표시 장치가 잔상 개선에 매우 유리함을 알 수 있다.
또한, 본 실시예의 박막 트랜지스터 표시판에 대한 신뢰성 평가를 실시하였다. 구체적으로 60℃ 이상의 고온에서 구동이 되는지와 -40℃ 이하의 온도에서 구동이 되는지를 평가하였다. 이에 대한 결과에 따르면 고온에서 ASG Margine 96hr 확인 결과 양호하게 구동하였으며, 저온에서 ASG Margin 확인 결과 양호하게 구동함을 확인하였다.
이상에서 본 실시예에서는 액정 표시 장치에 적용된 박막 트랜지스터 표시판에 대해 설명하지만, 어떠한 다른 표시 장치에도 박막 트랜지스터 표시판(100)에 관한 설명이 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
3 : 액정층
81, 82 : 접촉 보조 부재
100: 박막 트랜지스터 표시판
110 : 제1 절연 기판
121 : 게이트 배선
124 : 게이트 전극
129 : 게이트 패드
140 : 게이트 절연막
140a : 하부 게이트 절연막
140b : 상부 게이트 절연막
154 : 반도체층
154a : 제1 반도체층
154b : 제2 반도체층
154c : 제3 반도체층
161 : 접촉성 저항 부재
165 : 접촉성 저항 부재
171 : 데이터 배선
173 : 소스 전극
175 : 드레인 전극
179 : 데이터 패드
180 : 보호막
185 : 접촉 구멍
191 : 화소 전극
200 : 상부 표시판
210 : 제2 절연 기판
220 : 차광 부재
230 : 색필터
250 : 덮개막
270 : 공통 전극
300 : 백라이트 유닛

Claims (19)

  1. 제1 절연 기판,
    상기 제1 절연 기판 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 반도체층, 및
    상기 반도체층 위에 위치하며 이격된 소스 전극 및 드레인 전극을 포함하고,
    상기 반도체층은 밴드갭 에너지가 상이한 적어도 3개의 층을 포함하고, 상기 반도체층은 비정질 규소를 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서
    상기 반도체층은,
    제1 반도체층, 및
    상기 제1 반도체층 위에 위치하는 제2 반도체층,
    을 포함하고,
    상기 제1 반도체층의 밴드갭 에너지는 상기 제2 반도체층의 밴드갭 에너지보다 큰 박막 트랜지스터 표시판.
  3. 제2항에서
    상기 반도체층은 상기 제2 반도체층 위에 위치하는 제3 반도체층을 더 포함하고,
    상기 제3 반도체층의 밴드갭 에너지는 상기 제1 반도체층의 밴드갭 에너지보다 큰 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 반도체층의 밴드갭 에너지는 상기 제2 반도체층 및 상기 제3 반도체층의 밴드갭 에너지의 중간값인 박막 트랜지스터 표시판.
  5. 제1항에서,
    상기 밴드갭 에너지는 약 1eV 내지 약 2eV인 박막 트랜지스터 표시판.
  6. 제1항에서,
    상기 반도체층의 Ioff는 약 1.0×10-13 내지 5.0×10-13인 박막 트랜지스터 표시판.
  7. 제2항에서,
    상기 게이트 절연막은 복수의 층을 포함하는 박막 트랜지스터 표시판.
  8. 제1 절연 기판 위에 게이트 전극을 포함하는 게이트 배선을 형성하는 단계,
    상기 게이트 배선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 및
    상기 드레인 전극을 노출하고 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하며,
    상기 반도체를 형성하는 단계는 밴드갭 에너지가 상이한 적어도 3개 이상의 반도체층을 형성하며, 상기 반도체층은 비정질 규소를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 반도체층은,
    제1 반도체층, 및
    상기 제1 반도체층 위에 위치하는 제2 반도체층을 포함하고,
    상기 제1 반도체층의 밴드갭 에너지는 상기 제2 반도체층의 밴드갭 에너지보다 큰 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에서
    상기 반도체층은 상기 제2 반도체층 위에 위치하는 제3 반도체층을 더 포함하고, 상기 제3 반도체층의 밴드갭 에너지는 상기 제1 반도체층의 밴드갭 에너지보다 큰 박막 트랜지스터 표시판의 제조 방법.
  11. 제10항에서,
    상기 제1 반도체층의 밴드갭 에너지는 상기 제2 반도체층 및 상기 제3 반도체층의 밴드갭 에너지의 중간값인 박막 트랜지스터 표시판의 제조 방법.
  12. 제8항에서,
    상기 밴드갭 에너지의 범위는 약 1 eV 내지 약 2 eV인 박막 트랜지스터 표시판의 제조 방법.
  13. 제8항에서
    상기 반도체층의 Ioff는 약 1.0×10-13 내지 5.0×10-13인 박막 트랜지스터 표시판의 제조 방법.
  14. 제8항에서,
    상기 반도체를 형성하는 단계는 화학 기상 증착법을 사용하며, 증착 온도는 약 150 ℃ 내지 350 ℃인 박막 트랜지스터 표시판의 제조 방법.
  15. 제8항에서,
    상기 반도체를 형성하는 단계는 SiH4 및 SiF4를 포함하는 기체를 사용하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 반도체를 형성하는 단계는 상기 제2 반도체층, 상기 제1 반도체층 및 상기 제3 반도체층 순으로 사용된 전력이 커지는 박막 트랜지스터 표시판의 제조 방법.
  17. 제8항에서,
    상기 박막 트랜지스터 표시판의 제조 방법은 4 마스크 공정 또는 5 마스크 공정인 박막 트랜지스터 표시판의 제조 방법.
  18. 제15항에서,
    상기 반도체를 형성하는 단계는 상기 제3 반도체층의 H2/SiH4 기체의 비가 가장 작은 박막 트랜지스터 표시판의 제조 방법.
  19. 제8항에서,
    상기 게이트 절연막은 복수의 층인 박막 트랜지스터 표시판의 제조 방법.
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