JP4481942B2 - 表示装置用薄膜トランジスタ、同トランジスタを用いた基板及び表示装置とその製造方法 - Google Patents

表示装置用薄膜トランジスタ、同トランジスタを用いた基板及び表示装置とその製造方法 Download PDF

Info

Publication number
JP4481942B2
JP4481942B2 JP2006033181A JP2006033181A JP4481942B2 JP 4481942 B2 JP4481942 B2 JP 4481942B2 JP 2006033181 A JP2006033181 A JP 2006033181A JP 2006033181 A JP2006033181 A JP 2006033181A JP 4481942 B2 JP4481942 B2 JP 4481942B2
Authority
JP
Japan
Prior art keywords
electrode
gate
semiconductor layer
display device
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006033181A
Other languages
English (en)
Other versions
JP2006222431A (ja
Inventor
柄 善 羅
相 基 郭
東 奎 金
敬 弼 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2006222431A publication Critical patent/JP2006222431A/ja
Application granted granted Critical
Publication of JP4481942B2 publication Critical patent/JP4481942B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Description

本発明は、表示装置用薄膜トランジスタ、同トランジスタを用いた基板及び表示装置とその製造方法に関する。
平面表示装置（ｆｌａｔ ｐａｎｅｌ ｄｉｓｐｌａｙ）として広く使われる液晶表示装置（ＬＣＤ；Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）は、ＣＲＴに比べて薄くかつ軽く、また消費電力が小さいという長所を有する。
一般的に液晶表示装置は、共通電極及びカラーフィルターなどが形成される上部基板、画素電極と薄膜トランジスタなどが形成される下部基板及び両基板の間に注入される液晶を含む。
薄膜トランジスタは、駆動回路によって各画素別に駆動され、基板の間に注入される液晶分子の配向を変化させる。
液晶分子の配向変化によって、バックライトからの光が各画素毎に形成されるカラーフィルターに伝達される量が調節される。
薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極及びチャネル部を形成する半導体層を含む。
半導体層では非晶質シリコン（アモルファスシリコン）またはポリシリコンが使われて、この中の非晶質シリコンはオフ電流特性が優秀であるという長所がある。
しかし、非晶質シリコンは、光が照射されると、光誘導によるリーク電流が発生する問題がある。
リーク電流が生じると、蓄積容量（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）に次の信号が印加されるまで、一定の電位を維持することができないため、画面にフリッカリング（ｆｌｉｃｋｅｒｉｎｇ）や残像ないし焼き付き（ｉｍａｇｅ ｓｔｉｃｋｉｎｇ）が発生する。
非晶質シリコンがバックライトからの光にさらされないようにするため、非晶質シリコンをゲート電極領域内にだけに形成する構造（フルアイルランド構造、ｆｕｌｌ ｉｓｌａｎｄ ｓｔｒｕｃｔｕｒｅ）が提案された。
この構造は、ゲート電極の大きさが大きくなって開口率が低下し、データ配線とゲート電極の重なる面積が増加してＲＣ遅延を誘発するという問題がある。
本発明の目的は、開口率が高く、残像ないし焼き付きを抑えた表示装置用薄膜トランジスタおよびその基板並びに表示装置を提供することである。
また、本発明の他の目的は、開口率が高く、残像ないし焼き付きを抑えた表示装置用薄膜トランジスタおよびその基板の製造方法を提供ことである。
前記の目的は、ゲート電極を含むゲート配線と、データ線に接続される第１電極と、
画素電極に接続される第２電極と、前記第１電極及び前記第２電極からなる層と前記ゲート配線の層との間の層に形成され、前記第２電極の側では前記ゲート電極の領域内に形成され、前記第１電極の側では前記ゲート電極の領域の外部に延長される半導体層とを含むことを特徴とする表示装置用薄膜トランジスタによって達成されることができる。
前記半導体層は、非晶質シリコンで構成されることが望ましい。
前記半導体層と前記第１電極及び前記第２電極との間に形成され、前記半導体層と同一なパターンを有する抵抗性接触層をさらに含むことが望ましい。
前記第１電極の少なくとも一部は、前記ゲート電極と重ならないことが望ましい。
前記本発明の目的は、ゲート電極を含むゲート配線と、データ線に接続される第１電極と、画素電極に接続される第２電極と、前記第１電極及び前記第２電極からなる層と前記ゲート配線の層との間の層に形成され、前記第１電極と前記第２電極との間にチャネル部を形成する半導体層とを含み、前記第２電極と重なる前記半導体層は、前記ゲート電極領域上にだけ形成され、前記第１電極と重なる前記半導体層は、前記ゲート電極領域の外に延長されることを特徴とする表示装置用薄膜トランジスタによっても達成される。
前記第１電極の少なくとも一部は、前記ゲート電極と重ならないことが望ましい。
前記本発明は、上記表示装置用薄膜トランジスタを含む基板又は表示装置によっても達成される。
前記本発明の他の目的は、ゲート配線材料を形成し、これをパターニングしてゲート電極を含むゲート配線を形成し、前記ゲート配線上に前記ゲート電極と部分的に重なっている半導体層を形成し、データ配線材料を形成して、これをパターニングすることにより、下部に形成される前記半導体層が、前記ゲート電極領域の外に延長される第１電極と、下部に形成される前記半導体層が前記ゲート電極領域内にある第２電極とを形成することを特徴とする表示装置用薄膜トランジスタの製造方法によって達成される。
前記第１電極は、少なくとも一部が前記ゲート電極領域の外に延長されるように形成されるのが望ましい。
本発明により、開口率が高く、残像ないし焼き付きを控えた表示装置用薄膜トランジスタ、同トランジスタを備えた基板及び表示装置が提供される。
また開口率が高く、残像ないし焼き付きを控えた表示装置用薄膜トランジスタの製造方法が提供される。
（実施例１）
以下添付図面を参照して本発明を説明する。
図１は、本発明の実施例１による薄膜トランジスタ基板１の平面図であり、図２は図１のＩＩ-ＩＩに沿った断面図である。
図３は、ゲート配線と半導体層の平面図、図４は半導体層とデータ配線の平面図であり、図５はゲート配線とデータ配線の平面図である。
絶縁基板１１上にゲート配線２１、２２が形成される。
ゲート配線２１、２２は、横方向に伸びるゲート線２１及びゲート線２１に接続される薄膜トランジスタのゲート電極２２を含む。
絶縁基板１１上には、窒化シリコン（ＳｉＮｘ）などで構成されたゲート絶縁膜３１がゲート配線２１、２２を覆っている。
ゲート電極２２のゲート絶縁膜３１上部には、非晶質シリコンで構成された半導体層３２が形成されて、半導体層３２の上部にはシリサイドまたはn型不純物が高濃度にドーピングされているｎ+水素化非晶質シリコンなどの材料で構成された抵抗性接触層３３が形成される。
抵抗性接触層３３及びゲート絶縁膜３１上には、データ配線４１、４２、４３が形成される。
データ配線４１、４２、４３は、モリブデン単一層やモリブデン層／アルミニウム層／モリブデン層の３重層で構成されることができる。
データ配線４１、４２、４３は、縦方向に形成されてゲート線２１と交差して画素を定義するデータ線４１、データ線４１の分枝で抵抗性接触層３３の上部まで延長されるソース電極（第１電極）４２、ソース電極４２と分離されてゲート電極２２を中心としてソース電極４２の反対側抵抗性接触層３３の上部に形成されるドレイン電極（第２電極）４３を含む。
ソース電極４２は、Ｕ字形状に形成される。
データ配線４１、４２、４３及びこれらが覆わない半導体層３２の上部には、窒化シリコン（ＳｉＮｘ）、ＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｃｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方法によって形成されたa-Ｓｉ:Ｃ:Ｏ膜、またはa-Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）、及びアクリル系有機絶縁膜などで構成された保護膜５１が形成される。これら膜は蒸着により形成しても良い。
ＰＥＣＶＤ方法によって形成されたa-Ｓｉ:Ｃ:Ｏ膜と、a-Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）は、比誘電率が４以下（比誘電率は２乃至４の間の値）を有し、誘電率が非常に低い。従って厚さが薄くても寄生容量による問題は発生しない。
また、他の膜との接着性及びステップカバレージ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が良好である。
また、無機質ＣＶＤ膜であるため、耐熱性が有機絶縁膜に比べて良好である。
同時にＰＥＣＶＤ方法によって形成されたa-Ｓｉ:Ｃ:Ｏ膜とa-Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）は、形成速度やエッチング速度が窒化珪素膜に比べて４乃至１０倍早いため、工程時間面でも非常に有利である。
保護膜５１には、ドレイン電極４３を現わすコンタクトホール７１が形成される。
保護膜５１上には、コンタクトホール７１を通してドレイン電極４３と電気的に接続され、画素領域に形成される画素電極６１が形成される。
画素電極６１は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）などの透明電導膜で構成される。
ここで、画素電極６１は、ゲート線２１と重畳されて、蓄積容量を形成し、蓄積容量が不足する場合には、ゲート配線２１、２２と同一な層に蓄積容量配線を追加することもできる。
前記のような薄膜トランジスタ基板１で、ゲート配線２１、２２、半導体層３２、及びデータ配線４１、４２、４３の間の配置関係は次のとおりである。
図３を参照してゲート配線２１、２２と半導体層３２の配置を説明する。
大部分の半導体層３２は、ゲート電極２２と重なっているが、半導体層３２の一部A、Bは、ゲート電極２２と重なっていない。
このような構造のゲート電極の２２は、半導体層３２を全て覆う必要がないため、面積を減らして形成することができる。
半導体層３２がゲート電極２２領域内に形成される上部には、ドレイン電極４２が形成され、半導体層３２がゲート電極２２の領域外部に延長される下部にはソース電極４１が形成される。
図４に半導体層３２とデータ配線４１、４２、４３の配置を図示した。
ソース電極４２は、全体が半導体層４２と重なっていて、ドレイン電極４３は、一部だけが半導体層３２と重なっている。
半導体層３２中データ配線４１、４２、４３によって覆われていない部分Ｃ、Ｄが存在するが、この部分の中において、その一部はゲート配線２１、２２によっても覆われない。
ゲート配線２１、２２及びデータ配線４１、４２、４３によって覆われない部分（図１のＥ、Ｆ参照）は、バックライトからの光に露出される。
ゲート配線２１、２２とデータ配線４１、４２、４３の配置を、図５を参照して説明する。
ドレイン電極４３は、一部だけがゲート電極２２と重なっていて、ソース電極４２もゲート電極２２と重なっていない部分Ｇを有する。
このような実施例１による薄膜トランジスタ基板１は、次のような特徴を有する。
第１に、フルアイランド構造に比べて、ゲート電極２２の大きさが小さく開口率が高い。
ゲート電極２２は、ドレイン電極４３側では、半導体層２２を全て覆っているが、ソース電極２２側では半導体層２２に全て覆っていないため、ゲート電極２２の大きさをフルアイランド構造に比べて小さく形成することができる。
第２に、フルアイランド構造に比べて配線の間のＲＣ遅延が減少する。
図５のようにソース電極４２の一部Ｃが、ゲート電極２２の外部に延長されているため、ソース電極４２とゲート電極２２の重なる面積が減って、ＲＣ遅延が減少する。
第３に、前記のように開口率が高く配線間のＲＣ遅延が減少しつつも、リーク電流による残像や焼き付きの発生が減少される。
ドレイン電極４３側の半導体層３２は、全てゲート電極２２によって覆われているので（図２のＨ部分参照）、ドレイン電極４３側からソース電極４２側にはリーク電流が発生しない。
一方、ゲート電極２２またはソース電極４２によって覆われていない部分Ｅ、Ｆは、バックライトユニットの光に露出される。
従って、ソース電極４２側からドレイン電極４３側にはリーク電流が発生する。
半導体層４２中バックライトユニットの光に露出している部分Ｅ、Ｆでホール電流（ｈｏｌｅ ｃｕｒｒｅｎｔ）が生じるためである。
しかし、残像を誘発するのは、ドレイン電極４３側からソース電極４２側に発生するリーク電流であって、ソース電極４２側からドレイン電極４３側に発生するリーク電流ではない。
従って、たとえソース電極４２からドレイン電極４３側にリーク電流が発生しても残像が誘発されない。
以上の実施例は多様に変形されることができる。
例えば、ゲート線２１とデータ線４１の交差地点近所Ｅでバックライトユニットの光に露出されている半導体層３２は、ゲート線２１またはゲート線４１と重なって、バックライトユニットに露出されないこともある。
実施例１による薄膜トランジスタ基板の製造方法に対しては、図６ａ乃至図８ｂを参照する。
図６ｂ、図７ｂ、図８ｂは、各々の図６ａ、図７ａ、図８ａの断面図である。
図６ａ及び図６ｂに示したように、絶縁基板１１上にゲート配線材料を形成した後、マスクを利用したフォトエッチング工程でパターニングして、ゲート線２１及びゲート電極２２を含むゲート配線２１、２２を形成する。
この時ゲート電極２２は、従来のフルアイランド構造に比べて小さく形成されて、これによって開口率が向上する。
図７ａ及び図７ｂに示すように、窒化シリコンで構成されたゲート絶縁膜３１、非晶質シリコンで構成された半導体層３２、ドーピングされた非晶質シリコン層３３の３層膜を連続積層して、半導体層３２とドーピングされた非晶質シリコン層３３をフォトエッチングして、ゲート電極２２上部のゲート絶縁膜３１の上に島形態の半導体層３２と抵抗性接触層３３を形成する。
半導体層３２は、ドレイン電極４３が形成される位置ではゲート電極２２の領域の内に形成され、ソース電極４２が形成される位置ではゲート電極２２の領域の外に形成される。
即ち、半導体層３２は、ゲート電極２２と部分的に重なるように形成される。
図８ａ及び図８ｂに示したように、データ配線材料を形成した後、マスクを利用したフォトエッチング工程でパターニングして、ゲート線２１と交差するデータ線４１、データ線４１と接続されゲート電極２２上部まで延長されているソース電極４２及びソース電極４２と分離されていて、ゲート電極２２を中心にソース電極４２と対向するドレイン電極４３を含むデータ配線を形成する。
データ配線４１、４２、４３で覆われていないドーピングされた非晶質シリコン層パターン３３をエッチングして、ゲート電極２２を中心に両方に分離させる一方、両方のドーピングされた非晶質シリコン層３３の間の半導体層３２を露出させる。
露出された半導体層３２の表面を安定化させるため、酸素プラズマ処理を行うのが望ましい。
ここでデータ配線４１、４２、４３は、モリブデン単一層またはモリブデン層／アルミニウム層／モリブデン層の３重層に形成されることができる。
ソース電極４２は、Ｕ字形態で形成されるが、ゲート電極２２と重ならない領域を有する。
ドレイン電極４３は、ゲート電極２２に一部重なって、ドレイン電極４３の下部に形成される半導体層３２は全てゲート電極２２の領域上に位置する。
次に、窒化珪素膜、a-Ｓｉ:Ｃ:Ｏ膜、またはa-Ｓｉ:Ｏ:Ｆ膜を化学気相形成（ＣＶＤ）法によって成長させるか、または有機絶縁膜を塗布して保護膜５１を形成する。
フォトエッチング工程でドレイン電極３３を出すコンタクトホール７１を形成する。
ＩＴＯまたはＩＺＯ膜を形成してフォトエッチングして、コンタクトホール７１を通してドレイン電極３３と接続される画素電極６１を形成すると、図１及び図２の薄膜トランジスタ基板１が完成する。
（実施例２）
以下、本発明の実施例２による薄膜トランジスタ基板を図９と図１０を参照して説明する。
実施例１と異なる点は、ソース電極４２が全てゲート電極２２と重なっている点である。
ドレイン電極４３下部の半導体層３２は、全て皆ゲート電極２２と重なっていて、ソース電極４２下部の半導体層３２は、ゲート電極２２の外部に延長されている点は同一である。
実施例２によると、ソース電極４２とゲート電極２２の重なった面積が広くなって、ＲＣ遅延は多少増加する。
一方、従来フルアイランド構造に比べて、ゲート電極２２が小くなり、開口率は多少増加し、ドレイン電極４３からソース電極４２に向けるリーク電流がないため、残像ないし焼き付きの発生も減少される。
（実施例３）
以下、本発明の実施例３による薄膜トランジスタ基板１を図１１と図１２を参照して説明する。
実施例３では、実施例１と異なるチャネル部が一字型に形成される。
ドレイン電極４３下部の半導体層３２は、全てゲート電極２２と重なっていて、ソース電極４２下部の半導体層３２は、ゲート電極２２の外部に延長される点は同一である。
実施例３による薄膜トランジスタ基板１もゲート電極２２の面積が減って、開口率が向上され、ドレイン電極４３からソース電極４２に向けるリーク電流がないため、残像の発生も減少される。
本発明による薄膜トランジスタ基板は、液晶表示装置または有機電気発光装置（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）などの表示装置に用いられてもよい。
有機電気発光装置は、電気的な信号を受信して発光する有機材料を利用した自発光型素子である。
有機電気発光装置には、陰極層（画素電極）、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層、両極層（対向電極）が積層される。
本発明による薄膜トランジスタ基板のドレイン電極は、陰極層と電気的に接続されてデータ信号を印加することができる。
本発明によれば、開口率が高く、残像ないし焼き付きを抑えた表示装置用薄膜トランジスタおよびその基板並びに表示装置を提供することができ、高画質のモニタ・ディスプレイ等の表示装置に適用可能である。
本発明の実施例１による薄膜トランジスタ基板の平面図である。 本発明の図１のＩＩ-ＩＩに沿った断面図である。 本発明の実施例１によるゲート配線と半導体層の平面図である。 本発明の実施例１による半導体層とデータ配線の平面図である。 本発明の実施例１によるゲート配線とデータ配線の平面図である。 本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する平面図である。 本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する断面図である。 本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する平面図である。 本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する断面図である。 本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する平面図である。 本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する断面図である。 本発明の実施例２による薄膜トランジスタ基板の平面図である。 図９のＸ-Ｘに沿った断面図である。 本発明の実施例３による薄膜トランジスタ基板の平面図である。 図１１のＸＩＩ-ＸＩＩに沿った断面図である。
符号の説明
２１ ゲート線
２２ ゲート電極
３１ ゲート絶縁膜
３２ 半導体層
３３ 抵抗接触層
４１ データ線
４２ ソース電極
４３ ドレイン電極
５１ 保護膜
６１ 画素電極
７１ コンタクトホール

Claims (6)

  1. ゲート電極を含むゲート配線と、
    データ線に接続されるソース電極と、
    画素電極に接続されるドレイン電極と、
    前記ソース電極及び前記ドレイン電極からなる層と前記ゲート配線の層との間の層に形成され、前記ドレイン電極の側では前記ゲート電極の領域内にだけ配置され、前記ソース電極の側では前記ゲート電極の領域の外部に延長される半導体層とを含み、
    前記ソース電極が前記ゲート電極の領域内に形成されることを特徴とする表示装置用薄膜トランジスタ。
  2. 前記半導体層は、非晶質シリコンで構成されることを特徴とする請求項１に記載の表示装置用薄膜トランジスタ。
  3. 前記半導体層と前記ソース電極及び前記ドレイン電極との間に、前記半導体層と同一なパターンを有して形成された後、前記ソース電極と前記ドレイン電極との間を前記半導体層を露出するようにエッチングされる抵抗性接触層をさらに含むことを特徴とする請求項１に記載の表示装置用薄膜トランジスタ。
  4. 前記半導体層は、前記ソース電極と前記ドレイン電極との間のチャネル部を構成することを特徴とする請求項１に記載の表示装置用薄膜トランジスタ。
  5. 請求項１ないし請求項４のいずれか一に記載の表示装置用薄膜トランジスタを含むことを特徴とする表示装置。
  6. ゲート配線材料を形成し、これをパターニングしてゲート電極を含むゲート配線を形成し、
    前記ゲート配線上に、ソース電極が形成される側では前記ゲート電極の領域の外部に延在され、ドレイン電極が形成される側では前記ゲート電極の領域内にだけ配置される半導体層を形成し、
    データ配線材料を形成して、これをパターニングすることにより、前記ドレイン電極と、前記ゲート電極の領域内に形成されるソース電極と、前記ソース電極に接続されるデータ配線とを形成することを特徴とする表示装置用薄膜トランジスタの製造方法。
JP2006033181A 2005-02-11 2006-02-10 表示装置用薄膜トランジスタ、同トランジスタを用いた基板及び表示装置とその製造方法 Active JP4481942B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050011575A KR101085451B1 (ko) 2005-02-11 2005-02-11 표시장치용 박막트랜지스터 기판과 그 제조방법

Publications (2)

Publication Number Publication Date
JP2006222431A JP2006222431A (ja) 2006-08-24
JP4481942B2 true JP4481942B2 (ja) 2010-06-16

Family

ID=36814792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006033181A Active JP4481942B2 (ja) 2005-02-11 2006-02-10 表示装置用薄膜トランジスタ、同トランジスタを用いた基板及び表示装置とその製造方法

Country Status (5)

Country Link
US (2) US7923726B2 (ja)
JP (1) JP4481942B2 (ja)
KR (1) KR101085451B1 (ja)
CN (1) CN100448012C (ja)
TW (1) TWI304621B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101085451B1 (ko) * 2005-02-11 2011-11-21 삼성전자주식회사 표시장치용 박막트랜지스터 기판과 그 제조방법
US7897971B2 (en) * 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
US8035107B2 (en) * 2008-02-26 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US8797487B2 (en) * 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
TWI453835B (zh) * 2012-01-11 2014-09-21 Chunghwa Picture Tubes Ltd 畫素結構及其製作方法
JP6110693B2 (ja) * 2012-03-14 2017-04-05 株式会社半導体エネルギー研究所 半導体装置
TWI476934B (zh) * 2012-07-25 2015-03-11 Innocom Tech Shenzhen Co Ltd 薄膜電晶體基板、其顯示器及其製造方法
CN104134699A (zh) * 2014-07-15 2014-11-05 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及显示装置
CN109884833B (zh) * 2019-05-09 2019-09-03 南京中电熊猫平板显示科技有限公司 一种多路分用电路、液晶显示装置以及像素补偿方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0289392A (ja) 1988-09-27 1990-03-29 Matsushita Electric Works Ltd プリント配線板の反り矯正装置
US5399884A (en) * 1993-11-10 1995-03-21 General Electric Company Radiation imager with single passivation dielectric for transistor and diode
US5414283A (en) * 1993-11-19 1995-05-09 Ois Optical Imaging Systems, Inc. TFT with reduced parasitic capacitance
JPH10133216A (ja) * 1996-11-01 1998-05-22 Hitachi Ltd アクティブマトリクス型液晶表示装置
JPH10228031A (ja) 1997-02-14 1998-08-25 Advanced Display:Kk 薄膜トランジスタアレイ基板
JP3308498B2 (ja) * 1998-07-31 2002-07-29 富士通株式会社 液晶表示パネル
US6157048A (en) * 1998-08-05 2000-12-05 U.S. Philips Corporation Thin film transistors with elongated coiled electrodes, and large area devices containing such transistors
TW413949B (en) * 1998-12-12 2000-12-01 Samsung Electronics Co Ltd Thin film transistor array panels for liquid crystal displays and methods of manufacturing the same
JP2001308333A (ja) 2000-04-21 2001-11-02 Matsushita Electric Ind Co Ltd 薄膜トランジスタ
KR20020016311A (ko) 2000-08-25 2002-03-04 주식회사 현대 디스플레이 테크놀로지 박막 트랜지스터의 액정표시소자
KR20020042898A (ko) 2000-12-01 2002-06-08 구본준, 론 위라하디락사 액정표시장치용 어레이기판과 그 제조방법
JP2002368228A (ja) 2001-06-13 2002-12-20 Matsushita Electric Ind Co Ltd 液晶表示装置とその駆動方法
WO2003092077A2 (en) * 2002-04-24 2003-11-06 E Ink Corporation Electronic displays
KR100525442B1 (ko) 2002-08-23 2005-11-02 엘지.필립스 엘시디 주식회사 액정표시소자 및 그의 제조방법
KR100900541B1 (ko) * 2002-11-14 2009-06-02 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판
KR100935670B1 (ko) * 2003-04-04 2010-01-07 삼성전자주식회사 액정표시장치, 박막 트랜지스터 표시판 및 그의 제조 방법
KR101085451B1 (ko) * 2005-02-11 2011-11-21 삼성전자주식회사 표시장치용 박막트랜지스터 기판과 그 제조방법

Also Published As

Publication number Publication date
CN100448012C (zh) 2008-12-31
US20060180837A1 (en) 2006-08-17
TWI304621B (en) 2008-12-21
US7923726B2 (en) 2011-04-12
US20110186849A1 (en) 2011-08-04
TW200633078A (en) 2006-09-16
CN1828909A (zh) 2006-09-06
KR101085451B1 (ko) 2011-11-21
JP2006222431A (ja) 2006-08-24
KR20060090877A (ko) 2006-08-17

Similar Documents

Publication Publication Date Title
US11003012B2 (en) Liquid crystal display device and manufacturing method thereof
JP4481942B2 (ja) 表示装置用薄膜トランジスタ、同トランジスタを用いた基板及び表示装置とその製造方法
JP5243686B2 (ja) 薄膜トランジスタ
US10211235B2 (en) Display device and manufacturing method thereof
US7915062B2 (en) Method of manufacturing a TFT array substrate
US8101445B2 (en) Thin film transistor array panel and method for manufacturing the same
US5981972A (en) Actived matrix substrate having a transistor with multi-layered ohmic contact
KR20100063493A (ko) 박막 트랜지스터 기판 및 그 제조 방법
US20100245735A1 (en) Array substrate and manufacturing method thereof
JP2019129281A (ja) 表示装置及びその製造方法
US8115215B2 (en) Array substrate and method for manufacturing the same
US9761614B2 (en) Thin film transistor array panel and manufacturing method thereof
KR101978789B1 (ko) 표시장치용 어레이 기판 및 그의 제조 방법
US20130106679A1 (en) Lcd panel and method of manufacturing the same
KR20070109162A (ko) 박막 트랜지스터 기판 및 그의 제조 방법
KR20020002516A (ko) 액정 표시 소자의 게이트 전극 형성방법
KR101429914B1 (ko) 액정 표시 장치 및 그의 제조 방법
KR20150004709A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
JP2011171437A (ja) 表示装置
KR20060102172A (ko) 박막 트랜지스터 표시판
KR20080110382A (ko) 액정표시소자 및 그 제조방법
JP2002031817A (ja) 液晶表示装置
KR20060099292A (ko) 박막 트랜지스터 표시판
KR20060055015A (ko) 박막트랜지스터의 제조 방법, 박막트랜지스터 및 이를이용한 표시기판
KR20060099143A (ko) 액정 표시 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090609

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090611

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100309

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100318

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130326

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4481942

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130326

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130326

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140326

Year of fee payment: 4

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250