KR20060055015A - 박막트랜지스터의 제조 방법, 박막트랜지스터 및 이를이용한 표시기판 - Google Patents
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Abstract
박막트랜지스터의 제조 방법, 박막트랜지스터 및 이를 이용한 표시기판이 개시되어 있다. 박막트랜지스터의 제조 방법은 기판상에 형성된 게이트 전극을 덮는 게이트 절연막 상에 게이트 전극과 오버랩 된 채널층을 형성하고, 채널층 상에 식각 저지층을 형성한다. 식각 저지층의 상면에 알루미늄 합금층을 형성하고, 습식 식각에 의하여 알루미늄 합금층을 선택적으로 패터닝 하여 소스 전극 및 소스 전극과 이격된 드레인 전극을 형성한다. 식각 저지층 및 채널층을 패터닝 하여 소스 전극 및 드레인 전극과 연결된 채널 패턴을 형성한다. 이로써, 박막트랜지스터의 전기적 특성을 보다 향상시켜 박막트랜지스터를 사용하는 표시장치에서 발생한 영상의 표시품질을 보다 향상시킬 수 있다.
Description
도 1은 본 발명의 일실시예에 따라 기판에 게이트 전극 및 절연막이 형성된 것을 도시한 단면도이다.
도 2는 본 발명의 일실시예에 따라 절연막 상에 형성된 채널층을 도시한 단면도이다.
도 3은 본 발명의 일실시예에 따라 채널층의 상부에 형성된 식각 저지층을 도시한 단면도이다.
도 4는 본 발명의 일실시예에 따라 식각 저지층의 상부에 형성된 알루미늄 합금층을 도시한 단면도이다.
도 5는 본 발명의 일실시예에 따라 알루미늄 합금층 상에 포토레지스트 패턴을 형성한 것을 도시한 단면도이다.
도 6은 본 발명의 일실시예에 따라 알루미늄 합금층을 패터닝 한 것을 도시한 단면도이다.
도 7은 본 발명의 일실시예에 의해 식각 저지층 및 채널층을 패터닝 한 것을 도시한 단면도이다.
도 8은 본 발명의 일실시예에 의한 박막 트랜지스터의 평면도이다.
도 9는 도 8에 도시된 박막트랜지스터의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 10은 본 발명의 일실시예에 의한 표시기판을 도시한 평면도이다.
본 발명은 박막 트랜지스터의 제조 방법, 박막 트랜지스터 및 이를 이용한 표시기판에 관한 것이다. 구체적으로, 본 발명은 전기적 특성을 보다 향상시킨 박막 트랜지스터의 제조 방법, 이를 이용한 박막트랜지스터 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 박막 트랜지스터(Thin Film Transistor, TFT)는 신호의 증폭 또는 스위칭 기능을 갖고 있다. 표시장치(display device), 예를 들면, 액정표시장치(liquid crystal display device, LCD)에 사용되는 박막 트랜지스터는 액정표시장치의 각 화소 전극(pixel electrode)에 지정된 타이밍에 맞춰 전압을 인가하여, 액정이 지정된 타이밍에 지정된 배열을 갖도록 한다.
박막 트랜지스터는 게이트 전극, 채널층, 소오스 전극 및 드레인 전극으로 이루어지며, 소오스 전극 및 드레인 전극은 주로 알루미늄 또는 알루미늄 합금으로 이루어진다. 알루미늄을 포함하는 소오스 전극 및 드레인 전극은 스파이크 구조 또는 알루미늄 힐락과 같은 현상이 발생됨으로, 최근, 소오스 전극 및 드레인 전극은 삼중층 구조, 예를 들면, 제 1 몰리브덴 패턴, 알루미늄 패턴 및 제 2 몰리브덴 패턴으로 이루어진다.
그러나, 종래 삼중층 구조의 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터는 습식 식각에 의하여 형성된 제 1 몰리브덴 패턴, 알루미늄 패턴, 제 2 몰리브덴 패턴을 패터닝 할 때, 식각 선택비의 차이 때문에 알루미늄 패턴의 하부에 배치된 제 1 몰리브덴 패턴에 언더컷(undercut)이 발생된다.
이후, 제 1 몰리브덴 패턴과 접촉된 반도체 박막을 패터닝 할 경우, 언더컷에 의하여 반도체 패턴이 제 1 몰리브덴 패턴으로부터 상대적으로 돌출 되고, 반도체 패턴이 제 1 몰리브덴보다 돌출 될 경우 박막 트랜지스터의 전기적 특성이 크게 저하되는 문제점을 갖는다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명의 제 1 목적은 박막트랜지스터의 구조를 변경하여 전기적 특성을 향상시킨 박막트랜지스터의 제조 방법을 제공한다.
또한, 본 발명의 제 2 목적은 전기적 특성을 향상시킨 박막트랜지스터를 제공한다.
또한, 본 발명의 제 3 목적은 상기 박막트랜지스터를 포함하는 표시기판을 제공한다.
이와 같은 본 발명의 제 1 목적을 구현하기 위하여, 본 발명에 의한 박막 트 랜지스터의 제조 방법은 기판상에 형성된 게이트 전극을 덮는 게이트 절연막 상에 상기 게이트 전극과 오버랩 된 채널층을 형성하고, 채널층 상에 식각 저지층을 형성한다. 식각 저지층의 상면에 알루미늄 합금층을 형성하고, 습식 식각에 의하여 알루미늄 합금층을 선택적으로 패터닝 하여 소스 전극 및 소스 전극과 이격된 드레인 전극을 형성한다. 식각 저지층 및 채널층을 패터닝 하여 소스 전극 및 드레인 전극과 연결된 채널 패턴을 형성한다.
바람직하게, 식각 저지층은 티타늄을 포함하고, 알루미늄 합금층은 몰리브덴, 니오브덴 및 니켈을 포함한다.
또한, 본 발명의 제 2 목적을 구현하기 위하여, 본 발명에 의한 박막 트랜지스터는 게이트 전극, 절연막, 채널층, 소오스 전극 및 드레인 전극을 포함한다. 절연막은 게이트 전극을 덮고, 채널층은 절연막 상에 배치되며, 게이트 전극과 오버랩 된 제 1 채널층 및 제 1 채널층 상에 한 쌍이 배치된 제 2 채널층들을 포함한다. 소오스 전극은 제 2 채널층들 중 어느 하나에 연결된 티타늄 패턴, 티타늄 패턴의 상부에 배치된 알루미늄 패턴으로 이루어지고, 드레인 전극은 제 2 채널층들 중 나머지 하나에 연결되며 티타늄 패턴 및 티타늄 패턴의 상부에 배치된 알루미늄 패턴으로 이루어진다.
또한, 본 발명의 제 3 목적을 구현하기 위하여, 본 발명에 의한 표시기판은 게이트 전극, 게이트 전극을 덮는 절연막, 절연막 상에 배치되며, 게이트 전극과 오버랩 된 제 1 채널층 및 제 1 채널층 상에 한 쌍이 배치된 제 2 채널층들을 포함하는 채널층, 제 2 채널층들 중 어느 하나에 연결되며 제 1 식각 저지 패턴 및 제 1 식각 저지 패턴의 상부에 배치된 제 1 알루미늄 패턴으로 이루어진 소오스 전극 및 제 2 채널층들 중 나머지 하나에 연결되며 제 2 식각 저지 패턴 및 제 2 식각 저지 패턴의 상부에 배치된 제 2 알루미늄 패턴으로 이루어진 드레인 전극을 포함하는 박막 트랜지스터 및 드레인 전극에 연결된 화소 전극을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
박막트랜지스터의 제조 방법
도 1은 본 발명의 일실시예에 따라 기판에 게이트 전극 및 절연막이 형성된 것을 도시한 단면도이다.
도 1을 참조하면, 기판(substrate, G), 예를 들면, 유리 기판(glass substrate)에는 게이트 전극(gate electrode, GE)이 형성된다. 기판(G) 상에 형성된 게이트 전극(GE)은, 예를 들면, 알루미늄 패턴, 알루미늄-네오디뮴 패턴 등이고, 이와 다르게, 게이트 전극(GE)은 산화주석(SnO2) 등에 의하여 감싸여진 구리 패턴일 수 있다. 게이트 전극(GE)은 외부로부터 타이밍 신호를 인가 받는다.
기판(G) 상에 형성된 게이트 전극(G)은 절연막(insulation layer, I)에 의하여 절연된다. 절연막(I)은 투명하면서 전기적 저항이 높은 물질로 이루어진다.
도 2는 본 발명의 일실시예에 따라 절연막 상에 형성된 채널층을 도시한 단면도이다.
도 2를 참조하면, 절연막(I) 상에는 전면적에 걸쳐 채널층(channel layer, CH)이 형성된다. 본 실시예에서, 채널층(CH)은 제 1 채널층(CH1) 및 제 2 채널층(CH2)으로 이루어진다.
제 1 채널층(CH1)은, 예를 들어, 아몰퍼스 실리콘(amorphous silicon)을 포함하고, 제 2 채널층(CH2)은, 예를 들어, 고농도 이온주입 아몰퍼스 실리콘(n+ amorphous silicon)을 포함한다. 절연막(I) 상에는 제 1 채널층(CH1)이 형성되고, 제 2 채널층(CH2)은 제 1 채널층(CH2) 상에 형성된다.
도 3은 본 발명의 일실시예에 따라 채널층의 상부에 형성된 식각 저지층을 도시한 단면도이다.
도 3을 참조하면, 채널층(CH)의 상면에는 전면적에 걸쳐 식각 저지층이 형성된다. 본 실시예에서, 식각 저지층(etching blocking layer, EBL)은 식각 저지층(EBL)의 하부에 배치된 채널층(CH)이 습식 식각에 의하여 식각 되는 것을 방지한다. 본 실시예에서, 식각 저지층(EBL)은, 예를 들어, 티타늄(Ti)을 포함하는 것이 바람직하다.
도 4는 본 발명의 일실시예에 따라 식각 저지층의 상부에 형성된 알루미늄 합금층을 도시한 단면도이다.
도 4를 참조하면, 식각 저지층(EBL)의 상면에는 전면적에 걸쳐 알루미늄 합금층(aluminum alloy layer, AL)이 형성된다.
바람직하게, 식각 저지층(EBL)의 상면에 형성된 알루미늄 합금층(AL)은, 예 를 들어, 알루미늄-몰리브덴 합금층, 알루미늄-니켈 합금층, 알루미늄-니켈-니오브덴 합금층으로 이루어진다. 바람직하게, 본 실시예에 의한 알루미늄 합금층(AL)은 알루미늄 에천트에 의하여 습식 식각 된다.
도 5는 본 발명의 일실시예에 따라 알루미늄 합금층 상에 포토레지스트 패턴을 형성한 것을 도시한 단면도이다.
도 5를 참조하면, 알루미늄 합금층의 상면에는 포토레지스트 패턴이 형성된다. 포토레지스트 패턴(PR)은 후술될 소오스 전극(S) 및 드레인 전극(D)을 형성하고자 하는 부분에만 형성되고, 소오스 전극(S) 및 드레인 전극(D)이 형성되지 않는 부분에서는 모두 제거된다.
이때, 포토레지스트 패턴(PR) 중 제 2 채널층(CH2)을 상호 분리시키기 위해 포토레지스트 패턴(PR)의 높이 중 제 2 채널층(CH2)을 상호 분리시킬 부분의 높이는 포토레지스트 패턴(PR)의 높이보다 낮게 형성된다.
도 6은 본 발명의 일실시예에 따라 알루미늄 합금층을 패터닝 한 것을 도시한 단면도이다.
도 6을 참조하면, 포토레지스터 패턴(PR)을 마스크로 하여, 알루미늄 합금층(AL)은 알루미늄 에천트에 의하여 습식 식각 되고, 이로 인해, 포토레지스트 패턴(PR)에 의하여 보호받지 못하는 알루미늄 합금층은 모두 습식 식각 되어 제거된다. 이로써, 식각 저지층(EBL)의 상면에는 알루미늄 합금층(AL)으로부터 패터닝 된 알루미늄 합금 패턴(AP)이 형성된다. 알루미늄 합금 패턴(AP)의 평면 형상은 포토레지스트 패턴(PR)의 형상과 동일하다.
한편, 식각 저지층(EBL)은 알루미늄 합금 패턴(AP)에 비하여 식각 선택비가 높기 때문에 알루미늄 에천트에 의하여 거의 식각 되지 않고 남게 되며, 식각 저지층(EBL)에 의하여 식각 저지층(EBL)의 하부에 배치된 채널층(CH) 또한 알루미늄 에천트에 의하여 식각 되지 않게 된다.
도 7은 본 발명의 일실시예에 의해 식각 저지층 및 채널층을 패터닝 한 것을 도시한 단면도이다.
도 7을 참조하면, 알루미늄 합금 패턴(AP)이 형성된 후, 포토레지스트 패턴(PR) 및 알루미늄 합금 패턴(AP)에 의하여 노출된 식각 저지층(EBL)은 플라즈마에 의하여 건식 식각 되어 채널층(CH)의 상부에는 식각 저지 패턴(EBP)이 형성된다.
본 실시예에서, 식각 저지 패턴(EBP)은 플라즈마에 의하여 이방성 식각 되며, 따라서, 식각 저지 패턴(EBP)은 평면상에서 보았을 때, 알루미늄 합금 패턴(AP)과 동일한 형상을 갖는다.
식각 저지 패턴(EBP)이 형성됨으로써 기판(G) 상에는 소스 전극(S) 및 드레인 전극(D)이 형성된다.
식각 저지 패턴(EBP)의 식각에 의해 소스 전극(S) 및 드레인 전극(D)이 형성된 후, 식각 저지 패턴(EBP)에 의하여 노출된 채널층(CH)의 제 1 채널층(CH1) 및 제 2 채널층(CH2)은 플라즈마에 의하여 건식 식각 되고, 이 결과, 절연막(I) 상에는 제 1 채널패턴(C1) 및 제 2 채널패턴(C2)들이 형성된다. 제 2 채널패턴(C2)들은 제 1 채널패턴(C1) 상에 상호 이격 되어 한 쌍이 형성된다.
박막트랜지스터
도 8은 본 발명의 일실시예에 의한 박막 트랜지스터의 평면도이다. 도 9는 도 8에 도시된 박막트랜지스터의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 8 및 도 9들을 참조하면, 박막 트랜지스터(TR)는 게이트 전극(GE), 절연막(I), 채널층(CH), 소스 전극(S) 및 드레인 전극(D)을 포함한다.
기판(G)에는 외부로부터 타이밍 신호가 인가되는 게이트 라인(gate line, 10)이 형성된다. 바람직하게, 기판(G) 상에는 복수개의 게이트 라인(10)이 병렬 배치된다. 예를 들어, 게이트 라인(10)은 기판(G) 상에 약 768 개가 형성된다.
각 게이트 라인(10)에는 기판(G) 상에서 게이트 라인(10)과 직교하는 방향으로 연장된 게이트 전극(GE)이 형성된다. 예를 들어, 각 게이트 라인(10)에는 약 1024 ×3 개의 게이트 전극(GE)이 일정 간격으로 형성된다.
절연막(I)은 게이트 전극(GE) 및 게이트 라인(10)이 덮이도록 기판(G) 상에 형성된다. 본 실시예에서, 절연막(I)은 투명하면서 전기적 저항이 높은 물질을 이용하는 것이 바람직하다.
채널층(C)은 절연막(I) 상에 형성된다. 채널층(C)은 제 1 채널 패턴(C1) 및 제 2 채널 패턴(C2)을 포함한다. 제 1 채널 패턴(C1)은, 예를 들어, 아몰퍼스 실리콘 박막을 패터닝 하여 형성되며, 제 2 채널 패턴(C2)은 제 1 채널 패턴(C1)의 상면에 한 쌍이 상호 소정 간격 이격 되어 형성된다. 제 2 채널 패턴(C2)은 고농도 이온도핑 아몰퍼스 실리콘을 포함한다.
소스 전극(S)은 제 1 식각 저지 패턴(EBP1) 및 제 1 알루미늄 합금 패턴 (AP1)으로 이루어진다.
제 1 식각 저지 패턴(EBP1)은 제 2 채널 패턴(C2)들 중 어느 하나에 전기적으로 연결된다. 제 1 알루미늄 합금 패턴(AP1)은 제 1 식각 저지 패턴(EBP1)의 상면에 배치된다. 제 1 식각 저지 패턴(EBP1)은 제 1 알루미늄 합금 패턴(AP1)이 습식 식각 될 때, 채널층(CH1)이 함께 식각 되는 것을 방지한다.
소스 전극(D)에는 데이터 라인(data line)이 형성된다. 데이터 라인은 게이트 라인과 직교하는 방향으로 기판(G) 상에 형성되며, 예를 들어, 데이터 라인은 기판(G) 상에 약 1024 ×3 개가 형성되고, 각 데이터 라인에는 약 768 개의 소스 전극(D)들이 형성된다.
드레인 전극(D)은 제 2 식각 저지 패턴(EBP1) 및 제 2 알루미늄 합금 패턴(AP1)으로 이루어진다.
제 2 식각 저지 패턴(EBP1)은 제 2 채널 패턴(C2)들 중 나머지 하나에 전기적으로 연결된다. 제 2 알루미늄 합금 패턴(AP1)은 제 2 식각 저지 패턴(EBP1)의 상면에 배치된다. 제 2 식각 저지 패턴(EBP1)은 제 2 알루미늄 합금 패턴(AP1)이 습식 식각 될 때, 채널층(CH1)이 함께 식각 되는 것을 방지한다.
표시기판
도 10은 본 발명의 일실시예에 의한 표시기판을 도시한 평면도이다. 본 발명의 일실시예에 의한 표시기판은 화소전극을 제외하면 앞서 설명한 박막트랜지스터의 실시예와 동일한 바, 본 실시예에서 동일한 부분에 대한 중복된 설명은 생략하 기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 참조부호를 부여하기로 한다.
도 10을 참조하면, 박막 트랜지스터(TR)의 게이트 전극에 연결된 게이트 라인 및 소스 전극에 연결된 데이터 라인에 의하여 둘러 쌓인 각 영역에는 드레인 전극(D)과 연결된 화소 전극(pixel electrode, PE)이 형성될 수 있다.
화소전극(PE)은 투명하면서 도전성인 산화 주석 인듐(Indium Tin Oxide, ITO), 산화 아연 인듐(Indium Zinc Oxide, IZO) 또는 아몰퍼스 산화 주석 인듐(amorphous Indium Tin Oxide, a-ITO) 등을 포함하는 것이 바람직하다.
이와 같은 구성을 갖는 박막 트랜지스터(TR)는 액정표시장치, 유기 전계발광 표시장치, 플라즈마 표시패널 등 표시장치에 모두 적용 가능하다.
이상에서 상세하게 설명한 바에 의하면, 박막트랜지스터의 전기적 특성을 보다 향상시켜 박막트랜지스터를 사용하는 표시장치에서 발생한 영상의 표시품질을 보다 향상시킬 수 있는 장점을 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 기판상에 형성된 게이트 전극을 덮는 게이트 절연막 상에 상기 게이트 전극과 오버랩 된 채널층을 형성하는 단계;상기 채널층 상에 식각 저지층을 형성하는 단계;상기 식각 저지층의 상면에 알루미늄 합금층을 형성하는 단계;습식 식각에 의하여 상기 알루미늄 합금층을 선택적으로 패터닝 하여 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 형성하는 단계; 및상기 식각 저지층 및 상기 채널층을 패터닝 하여 상기 소스 전극 및 상기 드레인 전극과 연결된 채널 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 식각 저지층은 티타늄인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 알루미늄 합금층은 몰리브덴, 니오브덴 및 니켈로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 채널층은 고농도 이온도핑 아몰퍼스 실리콘을 포함 하는 제 1 채널층, 아몰퍼스 실리콘을 포함하는 제 2 채널층을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 게이트 전극;상기 게이트 전극을 덮는 절연막;상기 절연막 상에 배치되며, 상기 게이트 전극과 오버랩 된 제 1 채널층 및 상기 제 1 채널층 상에 한 쌍이 배치된 제 2 채널층들을 포함하는 채널층;상기 제 2 채널층들 중 어느 하나에 연결되며 제 1 식각 저지 패턴 및 상기 제 1 식각 저지 패턴의 상부에 배치된 제 1 알루미늄 패턴으로 이루어진 소오스 전극; 및상기 제 2 채널층들 중 나머지 하나에 연결되며 제 2 식각 저지 패턴 및 제 2 식각 저지 패턴의 상부에 배치된 제 2 알루미늄 패턴으로 이루어진 드레인 전극을 포함하는 박막 트랜지스터.
- 제 5 항에 있어서, 상기 제 1 및 제 2 식각 저지 패턴들은 티타늄을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 5 항에 있어서, 상기 제 1 및 제 2 알루미늄 합금 패턴들은 몰리브덴, 니오브덴 및 니켈로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 게이트 전극, 상기 게이트 전극을 덮는 절연막, 상기 절연막 상에 배치되며, 상기 게이트 전극과 오버랩 된 제 1 채널층 및 상기 제 1 채널층 상에 한 쌍이 배치된 제 2 채널층들을 포함하는 채널층, 상기 제 2 채널층들 중 어느 하나에 연결되며 제 1 식각 저지 패턴 및 상기 제 1 식각 저지 패턴의 상부에 배치된 제 1 알루미늄 패턴으로 이루어진 소오스 전극 및 상기 제 2 채널층들 중 나머지 하나에 연결되며 제 2 식각 저지 패턴 및 제 2 식각 저지 패턴의 상부에 배치된 제 2 알루미늄 패턴으로 이루어진 드레인 전극을 포함하는 박막 트랜지스터; 및상기 드레인 전극에 연결된 화소 전극을 포함하는 것을 특징으로 하는 표시기판.
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| KR1020040094311A KR20060055015A (ko) | 2004-11-17 | 2004-11-17 | 박막트랜지스터의 제조 방법, 박막트랜지스터 및 이를이용한 표시기판 |
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| KR20060055015A true KR20060055015A (ko) | 2006-05-23 |
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ID=37151253
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| KR (1) | KR20060055015A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799824B1 (ko) * | 2005-08-17 | 2008-01-31 | 가부시키가이샤 고베 세이코쇼 | 소스/드레인 전극, 트랜지스터 기판 및 그의 제조 방법, 및표시 디바이스 |
| US7683370B2 (en) | 2005-08-17 | 2010-03-23 | Kobe Steel, Ltd. | Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices |
-
2004
- 2004-11-17 KR KR1020040094311A patent/KR20060055015A/ko not_active Application Discontinuation
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