CN107577100A - 阵列基板、显示面板及显示装置 - Google Patents

Abstract

本申请提供一种阵列基板、显示面板及显示装置，阵列基板包括衬底、薄膜晶体管及分别沿第一方向和第二方向延伸的栅极线、数据线；栅极线与数据线交叉限定多个与薄膜晶体管一一对应的像素单元；像素单元包括分别与第一方向及第二方向平行的第一边缘及第二边缘，第一边缘的长度大于第二边缘的长度；像素单元包括像素电极，薄膜晶体管的栅极、源极及漏极分别与栅极线、数据线及像素电极连接；源极、漏极及数据线同层设置；漏极与相邻的数据线之间的最小距离为第一距离，漏极与相邻的栅极线之间的最大距离为第二距离，第一距离大于等于第二距离。本申请提供的阵列基板可以在实现高分辨率的情况下，降低漏极与数据线之间的短路的风险。

Description

阵列基板、显示面板及显示装置

技术领域

本发明涉及显示领域，特别是涉及一种阵列基板、包含该阵列基板的显示面板及包含该显示面板的显示装置。

背景技术

随着显示技术的飞速发展，高分辨率、甚至超高分辨率显示屏已经成为一种必然的趋势。然而，随着显示屏分辨率的提高，像素排列越来越紧密，每个像素的尺寸也越来越小。

请参考图1，图1是现有技术中一种阵列基板俯视图。数据线01与栅极线02交叉限定多个像素03，且各像素03分别于一个薄膜晶体管(未标注)对应连接。具体地，薄膜晶体管的源极04与数据线01电连接，薄膜晶体管的漏极05与像素03中的像素电极(未示出)电连接，并且数据线01与源极04及漏极05同层设置。当显示屏的分辨率越高，则像素03的尺寸越小，因此薄膜晶体管的漏极05距离相邻两条数据线01或者两个源极04的距离越来越小，又由于漏极05与数据线01或者源极04同层设置，因此漏极05与数据线01或者源极04存在很大的短路风险。

发明内容

有鉴于此，第一方面，本申请提供一种阵列基板，该阵列基板包括：衬底；设置于该衬底上呈阵列排布的多个薄膜晶体管；设置于该衬底上沿第一方向延伸并沿第二方向排布的多条栅极线；设置于该衬底上沿该第二方向延伸并沿该第一方向排布的多条数据线。其中，该栅极线与该数据线交叉限定多个像素单元，各像素单元与薄膜晶体管一一对应；且像素单元包括第一边缘及第二边缘，该第一边缘平行于第一方向，该第二边缘平行于第二方向，第一边缘的长度大于第二边缘的长度。各像素单元包括像素电极，各薄膜晶体管包括栅极、源极及漏极，栅极与栅极线连接，源极与数据线连接，漏极与像素电极连接。源极、漏极及数据线同层设置，并且漏极在衬底上的投影与相邻的数据线在衬底上的投影之间的最小距离为第一距离，漏极在所述衬底上的投影与相邻的栅极线在衬底上的投影之间的最大距离为第二距离，第一距离大于等于第二距离。

优选地，在第二方向上，相邻的任意两个像素单元对应的两个薄膜晶体管的源极分别与该两个像素单元两侧的数据线连接。

可选地，阵列基板包括沿第二方向排布的M行像素单元，第i行像素单元对应的薄膜晶体管中，相邻的两个薄膜晶体管的源极与位于对应的两个像素单元同侧的两条数据线连接；其中，M≥i≥1，i，M为正整数。

可选地，阵列基板包括沿第二方向排布的M行像素单元，第i行像素单元对应的薄膜晶体管中，相邻的两个薄膜晶体管的源极与位于对应的两个像素单元不同侧的数据线连接；其中，M≥i≥1，i、M为正整数。

优选地，与同一所述数据线连接的相邻两个所述薄膜晶体管的源极共用。

可选地，薄膜晶体管为双栅结构。

可选地，薄膜晶体管为单栅结构。

优选地，第一距离大于等于2μm。

第二方面，本申请提供一种显示面板，该显示面板包括如第一方面提供的阵列基板。

第三方面，本申请提供一种显示装置，该显示装置包括如第二方面提供的显示面板。

本申请提供的阵列基板，将像素单元中将长度更长的第一边缘设置为与栅极线平行，长度较短的第二边缘设置为与数据线平行，则像素单元相对两侧的栅极线之间的距离小于像素单元另外相对两侧的数据线之间的距离，因此，有机会将薄膜晶体管的漏极与距离最近的数据线之间的距离设置的较大。因栅极线与对应的薄膜晶体管的漏极之间存在一定的距离，本申请将漏极与就近数据线之间的距离设置为大于漏极与就近栅极线的距离，因此，在能实现栅极线与对应的漏极之间存在一定的距离的工艺条件下，即便数据线与漏极同层设置，工艺条件也能数据线与漏极之间存在一定距离，极大地减小甚至避免漏极与数据线短路的风险。

附图说明

图1是现有技术中一种阵列基板俯视图；

图2是本发明一实施例的阵列基板俯视图；

图3是沿图2中AA’线的阵列基板剖面图；

图4是沿图2中BB’线的阵列基板剖面图；

图5是本发明另一实施例的一种阵列基板俯视图；

图6是本发明另一实施例的再一种阵列基板的俯视图；

图7是本发明又一实施例的一种阵列基板俯视图；

图8是本发明又一实施例的再一种阵列基板的俯视图；

图9是本发明提供的显示面板的示意图；

图10是本发明提供的显示装置的示意图。

具体实施方式

为使本申请的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本申请做进一步说明。

需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。

请参考图2、图3及图4，图2是本发明一实施例的阵列基板俯视图；图3是沿图2中AA’线的阵列基板剖面图；图4是沿图2中BB’线的阵列基板剖面图。本发明实施例提供一种阵列基板，该阵列基板包括：衬底00、设置于衬底上的多个薄膜晶体管30、多条栅极线20以及多条数据线10。其中，多条栅极线20沿第一方向延伸并沿第二方向排布，多条数据线10沿第二方向延伸并沿第一方向排布的，并且多条栅极线20与多条数据线10交叉限定多个像素单元60。多个薄膜晶体管30呈阵列排布，且多个各像素单元6与薄膜晶体管30一一对应设置，具体地，各薄膜晶体管30分别设置于栅极线20与数据线10的交叉位置处。需要说明的是，第一方向与第二方向为相互交叉的方向，优选地，第一方向与第二方向相互垂直，如图2所示，第一方向为水平方向，第二方向为垂直方向。

需要进一步说明的是，此处“各像素单元6与薄膜晶体管30一一对应设置”是指一个像素单元60中的像素电极(图2中未示出)所连接的薄膜晶体管30即为与该像素单元60对应设置的薄膜晶体管30，公知地，像素电极具体与薄膜晶体管30的漏极33连接，因此参照图2，薄膜晶体管30的漏极33所在的像素单元60，即为与该薄膜晶体管30对应设置的像素单元。因此下文中，与像素单元60对应的薄膜晶体管30即是指，该像素单元所在区域包含的漏极33所属的薄膜晶体管30。

进一步地，像素单元60包括第一边缘及第二边缘，第一边缘平行于第一方向，且第二边缘平行于第二方向。可选地，请继续参考图2，像素单元60位栅极线20与数据线10限定的矩形区域，且该矩形区域沿水平方向的边为像素单元60的第一边缘，该矩形区域沿垂直方向的边为像素单元60的第二边缘。也就是说，像素单元60的第一边缘与栅极线20平行，像素单元60的第二边缘与数据线10平行。并且像素单元60的第一边缘的长度大于第二边缘的长度，即像素单元60中平行于栅极线20的第一边缘的长度大于像素单元60中平行于数据线10的第二边缘的长度。也就是说，任一像素单元60沿第一方向的长度大于沿第二方向的长度，即任一像素单元60相对两侧的数据线10之间的距离大于另外相对两侧的栅极线20之间的距离，因此有机会将薄膜晶体管30的漏极33与距离最近的数据线10之间的距离设置的较大。

进一步地，各像素单元60包括像素电极50，各薄膜晶体管30包括有源层31、栅极34、源极32及漏极33；其中，栅极34与栅极线20连接，源极32与数据线10连接，漏极33与像素电极50连接。并且源极32、漏极33及数据线10同层设置，栅极34与栅极线20同层设置。需要说明的是，各像素单元60还包括第一电极40，可选地，第一电极40可以为公共电极，则公共电极与像素电极50之间形成电场可以驱动阵列基板上方的液晶偏转，实现显示；可选地，第一电极40可以为阴极电极或者阳极电极，像素电极50相应的可以为阳极电极或者阴极电极，则第一电极40和像素电极50可以使得两者之间的有机发光层发光实现显示。同时需要说明的是，栅极线34传输栅极扫描信号号至与其连接的栅极34控制薄膜晶体管30打开，并且，数据线10传输显示信号至与其连接的源极32，并且由于薄膜晶体管30打开，则显示信号由源极32传输至漏极33进而传输至像素电极50，从而搭配第一电极40可实现显示。

更进一步地，漏极33在衬底00上的投影与相邻的数据线10在衬底00上的投影之间的最小距离为第一距离，漏极33在衬底00上的投影与相邻的栅极线20在衬底00上的投影之间的最大距离为第二距离，且第一距离大于等于第二距离。

请参考图2，漏极33与相邻的源极32之间的距离为S1及S2，并且为保证像素单元60的开口率，薄膜晶体管30必然靠近与其对应的薄膜晶体管的30的某一端设置，则漏极33与相邻的源极32之间的最小距离必然为该漏极33对应的薄膜晶体管30所包含的的漏极33与源极32之间的距离S1。同时，漏极33与相邻的栅极线20在衬底00上的投影之间的距离为S3和S4。在本发明提供的实施例中，一个像素单元60及其对应的薄膜晶体管30中，漏极33与相邻的源极32之间最小距离S1大于等于漏极33与相邻的栅极线20在衬底00上的投影之间的距离S3和S4之间的较大者，即假设S3＜S4，则S1≥S4，也就是说，漏极33与相邻的源极32之间的最小距离大于等于漏极33与相邻的栅极线20在衬底00上的投影之间的最大距离。

请参考图2及图3，需要说明的是，数据线10与源极32、漏极33同时形成，且源极32即漏极33通过过孔与有源层31连接。具体地，在有源层31与数据线10、源极32、漏极33所在膜层之间的膜层上设置有过孔，且过孔所在位置分别对应薄膜晶体管30的源极32及漏极33所在位置，形成数据线10时，数据线10的膜材填充对应薄膜晶体管30的源极32及漏极33所在位置的过孔分别形成源极32及漏极33。且一条数据线10上设置有依次排列的源极32，即该些依次排列的源极32设置于数据线10所在直线或曲线上，并且源极32的宽度大于或等于数据线10的宽度。请继续参考图2，当漏极33与相邻的源极32之间最小距离大于等于漏极33与相邻的栅极线20在衬底00上的投影之间的最大距离时，漏极33与相邻的数据线10之间的最小距离必然也大于等于漏极33与相邻的栅极线20在衬底00上的投影之间的最大距离。

另外，源极32与数据线10同时形成，并且源极32可以与数据线10为一体结构，本申请的附图中为了对源极32进行清楚的表示，将其宽度与数据线10的宽度做了区别。但是可以理解的是，源极32与数据线10的宽度可以相同，此时源极32可以视为数据线10上的一一部分；源极32与数据线10的宽度也可以不相同，例如图2所示。需要进一步说明的是，由于源极32与数据线为一体结构，因此，在本申请以下的说明中，漏极33与源极32的距离及漏极33与数据线10之间的距离均是指漏极33与源极32之间的距离或者漏极33数据线10之间的距离中的较小者，也就是说涉及漏极33与数据线10及与源极32之间的距离的说明时，数据线10和源极32可以视为相同的结构。

优选地，第一距离大于等于2μm，也就是漏极33在衬底上的投影与相邻的数据线10在衬底上的投影之间的最小距离大于等于2μm。由于像素单元60相对两侧的两条数据线10之间的距离大于像素单元60另外相对两侧的两条数据线10之间的距离，因此，因此漏极33与数据线10之间的距离可以设计为大于等于2μm，并且该第一距离大于等于2μm时可以保证漏极33与数据线10之间不存在短路的风险。

在本实施例中，薄膜晶体管30的漏极33与对应连接的数据线10沿第一方向排列，而像素单元60相对两侧的数据线10之间的距离大于另外相对两侧的栅极线20之间的距离，因此，薄膜晶体管30的漏极33与对应连接的数据线10之间的距离可以较为灵活的设置。同时，由于薄膜晶体管30的漏极33与相邻的数据线10之间的最小距离大于等于漏极33与相邻的栅极线20在衬底00上的投影之间的最大距离，这就减小了同层设置且最接近的漏极33与数据线10之间存在短路的风险；这是因为栅极线20与对应的薄膜晶体管30的漏极33之间存在一定的距离，本申请将漏极33与就近数据线10之间的距离设置为大于漏极33与就近栅极线20的距离，因此，在能实现栅极线20与对应的漏极33之间存在一定的距离的工艺条件下，即便数据线10与漏极33同层设置，工艺条件也能保证数据线10与漏极33之间存在一定距离，极大地减小甚至避免漏极33与数据线10短路的风险。并且漏极33与相邻的源极32之间的最小距离大于等于漏极33与相邻的栅极线20在衬底00上的投影之间的最大距离，进一步保证了同层设置且最接近的漏极33与源极32之间不存在短路的风险，也就使得同层设置且最接近的漏极33与数据线10之间不存在短路的风险，从而保证了薄膜晶体管30可实现正常的功能。

请参考图5和图6，图5是本发明另一实施例的一种阵列基板俯视图；图6是本发明另一实施例的再一种阵列基板的俯视图。本实施例提供的阵列基板的结构与上一实施例提供的阵列基板的结构类似，因此本实施例提供的阵列基板的结构与上一实施例提供的阵列基板的结构相同的部分在此不再赘述，仅对不同的或者更进一步包括的结构特征进行说明。

请参考图5和图6，在第二方向上，相邻的任意两个像素单元60对应的两个薄膜晶体管30的源极32分别与该两个像素单元60两侧的数据线连接。具体地，可参考图5，位于同一列的像素单元60中，上下相邻的两个像素单元60各自对应一个薄膜晶体管30，并且一个像素单元60所对应的薄膜晶体管30的源极32与该像素单元60左侧的数据线10连接，另一个像素单元60所对应的薄膜晶体管30的源极32与该像素单元60右侧的数据线10连接。位于同一列的像素单元60中，上下相邻的两个像素单元60的宽度较小，上下相邻的两个像素单元60各自对应的薄膜晶体管30在第一方向错开，即该两个薄膜晶体管不在第二方向对齐，可以避免上下相邻的两个像素单元60对应的两个薄膜晶体管30的有源层31刻蚀不开的风险。

进一步地，阵列基板包括沿第二方向排布的M行像素单元60，第i行像素单元60对应的薄膜晶体管30中，相邻的两个薄膜晶体管30的源极32与位于对应的两个像素单元60同侧的两条数据线10连接；其中，M≥i≥1，i，M为正整数。具体地，可继续参考图5，任一行像素单元60对应的薄膜晶体管30的源极32均与位于对应的像素单元60同侧的数据线10连接，例如图5中，第一行像素单元60对应的薄膜晶体管30的源极32均与其所对应的像素单元60左侧的数据线10连接，而第五行像素单元60对应的薄膜晶体管30的源极32均与其所对应的像素单元60右侧的数据线10连接，本申请所指第一行像素单元60为附图中示出了对应的漏极33的像素单元60中的第一行，如图5中所示，第一行像素单元60为自上而下的方向上第一条栅极线20与第二条栅极线20之间的像素单元60。因此，在一条栅极线20接收栅极扫描信号时，对应的一行像素单元60对应的一行薄膜晶体管30导通，此时，该一行像素单元60对应的像素电极可接收各条数据线10传输的显示信号，从而实现正常的显示；各条栅极线20依次接收栅极扫描信号，则各行像素单元依次实现正常显示。

可选地，本实施例中，薄膜晶体管可以为单栅结构，如图5所示；也可以为双栅结构，如图6所示。

在本实施例中，相邻的任意两个像素单元60对应的两个薄膜晶体管30的源极32分别与该两个像素单元60两侧的数据线连接，位于同一列的像素单元60中，上下相邻的两个像素单元60的宽度较小，上下相邻的两个像素单元60各自对应的薄膜晶体管30在第一方向错开，避免该两个薄膜晶体管30对应的有源层31刻蚀不开。当相邻的两个薄膜晶体管30的源极32与位于对应的两个像素单元60同侧的两条数据线10连接时，则相邻两行的像素单元60各自对应的两行薄膜晶体管30分别位于数据线10的不同侧，每行像素单元60被薄膜晶体管30遮挡的面积相同，保证了各像素单元60的开口率相同，从而保证显示均一性。

请参考图7、图8，图7是本发明又一实施例的一种阵列基板俯视图，图8是本发明又一实施例的再一种阵列基板的俯视图。本实施例提供的阵列基板的结构与第一实施例提供的阵列基板的结构类似，因此本实施例提供的阵列基板的结构与上一实施例提供的阵列基板的结构相同的部分在此不再赘述，仅对不同的或者更进一步包括的结构特征进行说明。

请参考图7、图8，在第二方向上，相邻的任意两个像素单元60对应的两个薄膜晶体管30的源极32分别与该两个像素单元60两侧的数据线连接。具体地，可参考图7，位于同一列的像素单元60中，上下相邻的两个像素单元60各自对应一个薄膜晶体管30，并且一个像素单元60所对应的薄膜晶体管30的源极32与该像素单元60左侧的数据线连接，另一个像素单元60所对应的薄膜晶体管30的源极32与该像素单元60右侧的数据线10连接。位于同一列的像素单元60中，上下相邻的两个像素单元60的宽度较小，上下相邻的两个像素单元60各自对应的薄膜晶体管30在第一方向错开，即该两个薄膜晶体管不在第二方向对齐，可以避免上下相邻的两个像素单元60对应的两个薄膜晶体管30的有源层31刻蚀不开的风险。

进一步地，阵列基板包括沿第二方向排布的M行像素单元60，第i行像素单元60对应的薄膜晶体管30中，相邻的两个薄膜晶体管30的源极32与位于对应的两个像素单元60不同侧的数据线10连接；其中，M≥i≥1，i、M为正整数。具体地，可继续参考图7，任一行像素单元60对应的薄膜晶体管30的源极32分别与位于对应的像素单元60不同侧的数据线10连接。例如图7中，以第二行像素单元60的中间两个像素单元60为例，左边一个像素单元60对应的薄膜晶体管30的源极32与该像素单元60右侧的数据线10连接，右边一个像素单元60对应的薄膜晶体管30的源极32与该像素单元60左侧的数据线10连接；以第三行像素单元60的中间两个像素单元60为例，左边一个像素单元60对应的薄膜晶体管30的源极32与该像素单元60左侧的数据线10连接，右边一个像素单元60对应的薄膜晶体管30的源极32与该像素单元60右侧的数据线10连接。本申请所指第二行像素单元60为附图中示出了对应的漏极33的像素单元60中的第二行，如图7中所示，第二行像素单元60为自上而下的方向上第一条栅极线20与第二条栅极线20之间的像素单元60。

更进一步地，与同一条数据线10连接的相邻两个薄膜晶体管30的源极32共用。可继续参考图7和图8，以第一条数据线10为例，该条数据线10连接的源极32作为该源极32左右两侧的两个薄膜晶体管30的源极32。此时，由于两个薄膜晶体管30共用源极32，则极大地减少了源极32数量，从而改善当源极32宽度大于数据线10宽度时开口率降低的问题；同时源极32减少，则用于连接源极32与薄膜晶体管30的过孔的数量减少，则可使相应的工艺良率增加，避免过孔导致的工艺不良影响显示效果。

优选地，第i行像素单元60对应的薄膜晶体管30中，与同一数据线10连接的两个薄膜晶体管30的源极共用。由于第i行像素单元60对应的薄膜晶体管30中，相邻的两个薄膜晶体管30的源极32与位于对应的两个像素单元60不同侧的数据线10连接，因此，同一行像素单元60中对应的薄膜晶体管30，两两薄膜晶体管30连接同一条数据线10。可参照图8，以第二行像素单元60(以开始出现对应的漏极33的像素单元60为第一行像素单元60的中间两个像素单元60)为例，该两个像素单元60对应的两个薄膜晶体管30均与中间一条数据线10连接，且该两个像素单元60共用源极32；以第一行像素单元60为例，左侧的两个像素单元60对应的两个薄膜晶体管30均与第一条数据线10连接且该两个薄膜晶体管30共用源极32，右侧的两个像素单元60对应的薄膜晶体管30均与第三条的数据线10连接且该两个薄膜晶体管30共用源极32。

可选地，本实施例中，薄膜晶体管可以为单栅结构，如图7所示；也可以为双栅结构，如图8所示。

在本实施例中，相邻的任意两个像素单元60对应的两个薄膜晶体管30的源极32分别与该两个像素单元60两侧的数据线连接，位于同一列的像素单元60中，上下相邻的两个像素单元60的宽度较小，上下相邻的两个像素单元60各自对应的薄膜晶体管30在第一方向错开，避免该两个薄膜晶体管30对应的有源层31刻蚀不开。当相邻的两个薄膜晶体管30的源极32与位于对应的两个像素单元60不同侧的两条数据线10连接时，与同一数据线10连接的两个薄膜晶体管30的源极可以共用，从而减少了源极32数量，进一步增加开口率并提高工艺良率。

本申请另外提供一种显示面板，该显示面板如图9所示，包括上述任一实施例提供的阵列基板100、对置基板300及设置在阵列基板100与对置基板300之间的发光膜层200。阵列基板100可以是上述任一实施例提供的阵列基板，发光膜层200可以主动发光层，如有机发光层；发光膜层200也可以是光控制层，如液晶层。

本申请提供的显示面板中，薄膜晶体管30的漏极33与对应连接的数据线10沿第一方向排列，而像素单元60相对两侧的数据线10之间的距离大于另外相对两侧的栅极线20之间的距离，因此，薄膜晶体管30的漏极33与对应连接的数据线10之间的距离可以较为灵活的设置。同时，由于薄膜晶体管30的漏极33与相邻的数据线10之间的最小距离大于等于漏极33与相邻的栅极线20在衬底00上的投影之间的最大距离，这就减小了同层设置且最接近的漏极33与数据线10之间存在短路的风险，从而在实现显示面板高分辨率的情况下保证显示面板优异的显示效果。

本申请还提供一种显示装置，该显示装置如图10所示，包括本申请提供的显示面板。该显示装置可以是有机发光装置也可以是液晶显示装置，或者其他使用薄膜晶体管的有源矩阵显示装置。

以上内容是结合具体的优选实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。

Claims (10)

1.一种阵列基板，其特征在于，包括：

衬底；

设置于所述衬底上呈阵列排布的多个薄膜晶体管；

设置于所述衬底上沿第一方向延伸并沿第二方向排布的多条栅极线；

设置于所述衬底上沿所述第二方向延伸并沿所述第一方向排布的多条数据线；

其中，所述栅极线与所述数据线交叉限定多个像素单元，各所述像素单元与所述薄膜晶体管一一对应；所述像素单元包括第一边缘及第二边缘，所述第一边缘平行于所述第一方向，且所述第二边缘平行于所述第二方向，所述第一边缘的长度大于所述第二边缘的长度；

各所述像素单元包括像素电极，各所述薄膜晶体管包括栅极、源极及漏极，所述栅极与所述栅极线连接，所述源极与所述数据线连接，所述漏极与所述像素电极连接；所述源极、所述漏极及所述数据线同层设置；

所述漏极在所述衬底上的投影与相邻的所述数据线在所述衬底上的投影之间的最小距离为第一距离，所述漏极在所述衬底上的投影与相邻的栅极线在所述衬底上的投影之间的最大距离为第二距离，所述第一距离大于等于第二距离。

2.根据权利要求1所述的阵列基板，其特征在于，在所述第二方向上，相邻的任意两个所述像素单元对应的两个所述薄膜晶体管的源极分别与所述两个所述像素单元两侧的所述数据线连接。

3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板包括沿所述第二方向排布的M行所述像素单元，第i行所述像素单元对应的所述薄膜晶体管中，相邻的两个所述薄膜晶体管的所述源极与位于对应的两个所述像素单元同侧的两条所述数据线连接；其中，M≥i≥1，i，M为正整数。

4.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板包括沿所述第二方向排布的M行所述像素单元，第i行所述像素单元对应的所述薄膜晶体管中，相邻的两个所述薄膜晶体管的所述源极与位于对应的两个所述像素单元不同侧的所述数据线连接；其中，M≥i≥1，i、M为正整数。

5.根据权利要求4所述的阵列基板，其特征在于，与同一所述数据线连接的相邻两个所述薄膜晶体管的源极共用。

6.根据权利要求3或4所述的阵列基板，其特征在于，所述薄膜晶体管为双栅结构。

7.根据权利要求3或4所述的阵列基板，其特征在于，所述薄膜晶体管为单栅结构。

8.根据权利要求1所述的阵列基板，其特征在于，所述第一距离大于等于2μm。

9.一种显示面板，其特征在于，包括如权利要求1～8任一项所述的阵列基板。

10.一种显示装置，其特征在于，包括如权利要求9所述的显示面板。