KR101480840B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents

박막 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR101480840B1
KR101480840B1 KR20080111822A KR20080111822A KR101480840B1 KR 101480840 B1 KR101480840 B1 KR 101480840B1 KR 20080111822 A KR20080111822 A KR 20080111822A KR 20080111822 A KR20080111822 A KR 20080111822A KR 101480840 B1 KR101480840 B1 KR 101480840B1
Authority
KR
South Korea
Prior art keywords
thin film
forming
active layer
silicon thin
layer
Prior art date
Application number
KR20080111822A
Other languages
English (en)
Other versions
KR20100052925A (ko
Inventor
최희동
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR20080111822A priority Critical patent/KR101480840B1/ko
Publication of KR20100052925A publication Critical patent/KR20100052925A/ko
Application granted granted Critical
Publication of KR101480840B1 publication Critical patent/KR101480840B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 박막 트랜지스터 및 그 제조방법은 탑 게이트 구조의 결정질 박막 트랜지스터에 있어서, 에치스타퍼(etch stopper)를 적용하여 액티브층의 채널층을 보호하는 동시에 액티브층의 두께 균일도를 향상시키는 한편, 상기 에치스타퍼와 오버랩되는 소오스/드레인전극의 일부영역을 제거함으로써 상기 오버랩영역에 의한 게이트 전계의 차단을 방지하기 위한 것으로, 기판 위에 결정질 실리콘 박막으로 이루어진 액티브층을 형성하는 단계; 상기 액티브층 위에 절연막으로 이루어진 에치스타퍼를 형성하는 단계; 상기 액티브층의 소오스/드레인영역 위에 n+ 비정질 실리콘 박막으로 이루어진 오믹콘택층을 형성하며, 상기 오믹콘택층을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 한편 상기 에치스타퍼와 오버랩되지 않도록 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 위에 게이트절연막을 형성하는 단계; 상기 액티브층 상부에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 보호막을 형성하는 단계; 상기 게이트절연막과 보호막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
또한, 이와 같은 특징으로 가진 본 발명의 박막 트랜지스터 및 그 제조방법은 게이트절연막의 증착 전에 HF세정을 생략할 수 있어 알루미늄 또는 구리와 같은 저저항 도전물질을 소오스/드레인전극으로 사용할 수 있으며, 이에 따라 고해상도 및 대면적 표시패널에 적용이 가능한 이점을 가진다.
탑 게이트 구조, 결정질 박막 트랜지스터, 에치스타퍼, 소오스/드레인전극

Description

박막 트랜지스터 및 그 제조방법{THIN FILM TRANSISTOR AND METHOD OF FABRICATING THE SAME}
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 액티브층의 보호를 위해 에치스타퍼를 적용한 탑 게이트 구조의 결정질 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영 역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
현재의 박막 트랜지스터의 제조공정을 살펴보면, 비정질 실리콘 박막과 n+ 비정질 실리콘 박막이 연속으로 증착되고 소오스/드레인전극의 패터닝을 위한 습식식각 후, 액티브층의 채널층에 남아있는 n+ 비정질 실리콘 박막을 제거하기 위해 n+ 비정질 실리콘 박막의 건식식각이 진행되게 된다. 그런데, 일반적으로 화학기상증착(Chemical Vapour Deposition; CVD)공정을 통해서 증착되는 비정질 실리콘 박막은 일정한 두께를 확보하여야 하며, n+ 비정질 실리콘 박막의 건식식각을 위해 추가적인 두께를 확보하여야 한다. 이 경우 증착공정에 의한 두께 불균일과 n+ 비정질 실리콘 박막의 건식식각공정에 의한 두께 불균일이 발생하게 되어, 채널층의 균일도를 확보하는데 어려움이 있다.
또한, n+ 비정질 실리콘 박막의 건식식각을 진행하는 과정에서 채널층에 손상이 발생하게 되어 박막 트랜지스터의 특성이 저하되는 문제가 발생할 수 있다.
한편, 상기 비정질 실리콘 박막 트랜지스터에 사용되는 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(week Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 낮은 전계효과 이동도(<1cm2/Vsec)로는 구동회로로 이용하는데 한계가 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 비정질 실리콘 박막 트랜지스터에 비해 안정성이 우수하며 높은 전계효과 이동도를 가지는 결정질 실리콘 박막 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 에치스타퍼를 적용하여 액티브층의 채널층을 보호하는 동시에 액티브층의 두께 균일도를 향상시킨 박막 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 에치스타퍼와 오버랩되는 소오스/드레인전극의 일부영역을 제거함으로써 상기 오버랩영역에 의한 게이트 전계의 차단을 방지하도록 한 박막 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터는 기판 위에 결정질 실리콘 박막으로 형성된 액티브층; 상기 액티브층 위에 절연막으로 형성된 에치스타퍼; 상기 액티브층의 소오스/드레인영역 위에 n+ 비정질 실리콘 박막으로 형성된 오믹콘택층; 상기 오믹콘택층을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 한편 상기 에치스타퍼와 오버랩되지 않도록 형성된 소오스/드레인전극; 상기 소오스/드레인전극이 형성된 기판 위에 형성된 게이트절연막; 상기 액티브층 상부에 형성된 게이트전극; 상기 게이트전극이 형성된 기판 위에 형성된 보호막; 및 상기 게이트절연막과 보호막의 일부영역에 형성된 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 포함한다.
본 발명의 박막 트랜지스터의 제조방법은 기판 위에 결정질 실리콘 박막으로 이루어진 액티브층을 형성하는 단계; 상기 액티브층 위에 절연막으로 이루어진 에치스타퍼를 형성하는 단계; 상기 액티브층의 소오스/드레인영역 위에 n+ 비정질 실리콘 박막으로 이루어진 오믹콘택층을 형성하며, 상기 오믹콘택층을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 한편 상기 에치스타퍼와 오버랩되지 않도록 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 위에 게이트절연막을 형성하는 단계; 상기 액티브층 상부에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 보호막을 형성하는 단계; 상기 게이트절연막과 보호막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
본 발명의 박막 트랜지스터의 다른 제조방법은 기판 위에 결정질 실리콘 박막으로 이루어진 액티브층을 형성하는 단계; 상기 액티브층 위에 절연막으로 이루어진 에치스타퍼를 형성하는 단계; 상기 기판 위에 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 도전막을 형성하는 단계; 상기 기판 위에 포토레지스트로 이루어진 소정의 제 1 감광막패턴을 형성하는 단계; 상기 제 1 감광막패턴을 마스크로 상기 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 도전막을 선택적 으로 패터닝하여 각각 상기 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 도전막으로 이루어진 배리어 실리콘층과 오믹콘택층 및 도전막패턴을 형성하는 단계; 상기 제 1 감광막패턴을 애싱(ashing)하여 하부의 에치스타퍼와 오버랩되지 않도록 제 1 감광막패턴을 후퇴시켜 소오스/드레인영역에 제 2 감광막패턴을 형성하는 단계; 상기 제 2 감광막패턴을 마스크로 상기 도전막패턴의 일부를 제거하여 상기 도전막으로 이루어지며, 상기 오믹콘택층을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 위에 게이트절연막을 형성하는 단계; 상기 액티브층 상부에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 보호막을 형성하는 단계; 상기 게이트절연막과 보호막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
본 발명의 박막 트랜지스터의 다른 제조방법은 기판 위에 결정질 실리콘 박막으로 이루어진 액티브층을 형성하는 단계; 상기 액티브층 위에 절연막으로 이루어진 에치스타퍼를 형성하는 단계; 상기 기판 위에 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 도전막을 형성하는 단계; 상기 기판 위에 포토레지스트로 이루어진 소정의 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 도전막을 선택적으로 패터닝 하되, 상기 도전막을 과식각 하여 그 하부의 에치스타퍼와 오버랩되지 않도록 소오스전극과 드레인전극을 형성하는 단계; 상기 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 패터닝하여 각각 상기 미 세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어진 배리어 실리콘층과 오믹콘택층을 형성하는 단계; 상기 소오스/드레인전극이 형성된 기판 위에 게이트절연막을 형성하는 단계; 상기 액티브층 상부에 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 보호막을 형성하는 단계; 상기 게이트절연막과 보호막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 및 그 제조방법은 액티브층의 두께 균일도를 향상시키는 한편 액티브층의 손상을 방지하도록 함으로써 박막 트랜지스터의 전기적 특성이 개선되는 효과를 제공한다.
또한, 본 발명에 따른 박막 트랜지스터 및 그 제조방법은 소오스/드레인전극용 도전물질의 선택에 자유도를 확보하여 저저항 배선의 적용이 가능한 이점을 가진다.
또한, 본 발명에 따른 박막 트랜지스터 및 그 제조방법은 전계효과 이동도가 우수한 결정질 실리콘을 이용하여 기판 위에 직접 구동회로를 만들 수 있어 실장이 매우 간단해지고 액정표시장치를 더욱 콤팩트하게 제작할 수 있는 이점이 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 소정의 기판(110) 위에 형성된 액티브층(124), 오믹콘택층(125n)을 사이에 두고 상기 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123), 상기 액티브층(124) 위에 형성된 게이트전극(121), 상기 게이트전극(121)과 소오스/드레인전극(122, 123) 사이에 형성되어 상기 게이트전극(121)과 소오스/드레인전극(122, 123) 사이를 절연시키는 게이트절연막(115a), 상기 게이트전극(121)이 형성된 기판(110) 전면에 형성된 보호막(115b) 및 상기 게이트절연막(115a)과 보호막(115b)의 일부영역에 형성된 콘택홀을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)으로 이루어져 있다.
이때, 상기 액티브층(124)은 소정의 버퍼층(111)이 형성된 기판(110) 위에 형성될 수 있으며, 상기 버퍼층(111)은 상기 기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
또한, 상기 본 발명의 제 1 실시예에 따른 액티브층(124)은 교번자기장 결정화(Alternating Magnetic Field Crystallization; AMFC) 방법을 통해 형성된 결정질 실리콘 박막으로 이루어질 수 있다. 상기 교번자기장 결정화 방법은 비정질 실리콘 박막에 교번자기장을 인가하여 비정질 실리콘 박막 내에 유도기전력을 형성하여 결정화를 촉진시키는 방법으로 본 발명의 제 1 실시예는 상기 교번자기장 결정 화 방법을 이용하여 비정질 실리콘 박막을 결정화한 경우를 예를 들고 있다. 다만, 본 발명이 이에 한정되는 것은 아니며 본 발명은 결정화 방법에 관계없이 적용 가능하다.
이때, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 결정화된 실리콘 박막으로 액티브층(124)을 형성하는 한편, 고가의 장비 및 정밀한 공정조건이 필요한 이온 도핑대신에 n+ 비정질 실리콘 박막으로 오믹콘택층(125n)을 형성한 것을 특징으로 하며, 상기 액티브층(124)의 소오스/드레인영역과 오믹콘택층(125n) 사이에는 미세 결정질(microcrystalline) 실리콘 박막으로 이루어진 배리어 실리콘층(135)이 50 ~ 100Å정도의 두께로 형성되어 있는 것을 특징으로 한다.
이와 같이 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 결정질 실리콘 박막으로 액티브층을 형성함에 따라 비정질 실리콘 박막 트랜지스터에 비해 안정성이 우수하며 높은 전계효과 이동도를 가지게 된다.
특히, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 하부층에 액티브층이 위치하고 그 상부에 차례대로 소오스/드레인전극 및 게이트절연막이 형성되고 그 상부에 게이트전극이 위치하는 탑 게이트 구조를 가지는 한편, 이온도핑 대신에 n+ 비정질 실리콘 박막을 증착하여 오믹콘택층을 형성하게 되는데, 이를 다음의 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.
도 3a 내지 도 3f는 도 2에 도시된 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 3a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기 판(110) 위에 버퍼층(111)과 결정질 실리콘 박막(120)을 형성한다.
이때, 전술한 바와 같이, 상기 버퍼층(111)은 실리콘질화막 및 실리콘산화막으로 형성되어 상기 기판(110) 내에 존재하는 나트륨 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
또한, 상기 결정질 실리콘 박막(120)은 상기 버퍼층(111)이 형성된 기판(110) 위에 비정질 실리콘 박막을 형성한 다음, 상기 비정질 실리콘 박막을 결정화하여 형성하게 된다. 예를 들어, 상기 비정질 실리콘 박막의 결정화는 교번자기장 결정화 방법을 이용할 수 있는데, 상기 교번자기장 결정화는 약 750℃의 가열챔버나 가열플레이트 상에서 시편에 교번자기장을 인가하면, 시편에 와전류(eddy current)가 발생하고, 상기 와전류에 의해 시편 내에서 국부적인 소용돌이형상의 전류가 유도되어 시편내의 온도를 상승시킴으로 결정화를 촉진하는 방법이다.
다음으로, 도 3b에 도시된 바와 같이, 상기 결정질 실리콘 박막이 형성된 기판(110) 위에 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막을 형성한 후, 포토리소그래피공정(제 1 마스크공정)을 이용하여 상기 결정질 실리콘 박막과 미세 결정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 선택적으로 패터닝함으로써 상기 버퍼층(111) 위에 상기 결정질 실리콘 박막으로 이루어진 액티브층(124)을 형성한다.
이때, 상기 액티브층(124) 위에는 상기 액티브층(124)과 실질적으로 동일한 형태로 패터닝되며, 각각 상기 미세 결정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어진 미세 결정질 실리콘 박막패턴(130) 및 n+ 비정질 실리콘 박막패 턴(125)이 형성되게 된다.
다음으로, 도 3c에 도시된 바와 같이, 상기 액티브층(124)이 형성된 기판(110) 위에 제 1 도전막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 제 1 도전막을 선택적으로 패터닝함으로써 상기 액티브층(124)의 소정영역 위에 상기 제 1 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성한다.
그리고, 계속하여 상기 미세 결정질 실리콘 박막패턴 및 n+ 비정질 실리콘 박막패턴을 선택적으로 패터닝하여 각각 배리어 실리콘층(135) 및 오믹콘택층(125n)을 형성한다.
이때, 상기 오믹콘택층(125n)은 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브층(124)의 소오스/드레인영역과 소오스/드레인전극(122, 123) 사이를 오믹콘택(ohmic contact)시키는 역할을 하게 된다.
이때, 공정조건에 따라 달라지겠지만, 예를 들어 상기 액티브층(124)은 약 700Å의 두께로 형성하며, 상기 배리어 실리콘층(135) 및 오믹콘택층(125n)은 각각 약 100Å 및 300Å의 두께로 형성할 수 있다.
이 경우, n+ 비정질 실리콘 박막의 건식식각을 진행하게 되면, 액티브층(124)의 실질적인 채널층의 두께는 약 450 ~ 500Å의 두께를 가지게 된다.
다음으로, HF세정을 진행한 다음, 도 3d에 도시된 바와 같이, 상기 소오스/드레인전극(122, 123)이 형성된 기판(110) 전면에 게이트절연막(115a)과 제 2 도전막을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 도전 막을 선택적으로 패터닝함으로써 상기 액티브층 위에 상기 제 2 도전막으로 이루어진 게이트전극(121)을 형성한다.
그리고, 도 3e에 도시된 바와 같이, 상기 기판(110) 전면에 보호막(115b)을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 게이트절연막(115a)과 보호막(115b)의 일부영역을 제거하여 상기 드레인전극(123)의 일부를 노출시키는 콘택홀(140)을 형성한다.
다음으로, 도 3f에 도시된 바와 같이, 상기 보호막(115b)이 형성된 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 콘택홀(140)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.
이때, 상기 제 3 도전막은 화소전극(118)을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같이 투과율이 뛰어난 투명 도전물질을 사용할 수 있다.
이와 같이 제조되는 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 n+ 비정질 실리콘 박막의 건식식각 중에 발생할 수 있는 채널층의 두께 편차 및 채널층의 손상으로 인한 박막 트랜지스터의 전기적 특성저하가 문제가 될 수 있다. 즉, n+ 비정질 실리콘 박막의 건식식각은 하부층인 액티브층의 일부가 제거될 때까지 진행하여야 하는데, 이때 채널층의 표면이 손상됨에 따라 채널 내 트랩밀도의 증가로 S-팩터(factor)가 커지는 현상이 발생하게 된다.
특히, 결정질 실리콘 박막 트랜지스터는 채널이 형성되는 부분의 액티브층 두께가 450 ~ 500Å정도로 비정질 실리콘 박막 트랜지스터에 비해 얇은 동시에 전계효과 이동도가 높아 액티브층의 두께 변화에 매우 민감하다. 그리고, 탑 게이트 구조의 박막 트랜지스터는 n+ 비정질 실리콘 박막의 건식식각에 의해 액티브층 표면이 손상을 받게 되면 그 표면 상태에 따라 박막 트랜지스터 특성이 변화될 수 있는 여지가 있다.
도 4를 참조하면, 액티브층의 증착편차, n+ 비정질 실리콘 박막의 건식식각 두께 편차 및 n+ 비정질 실리콘 박막의 건식식각 중에 발생하는 액티브층의 손상에 의해 기판 내 위치별로 측정되는 박막 트랜지스터들의 트랜스퍼(transfer) 특성이 불균일하게 나타나는 것을 알 수 있다.
즉, 기판의 중앙 영역과 그 외부 영역 및 기판의 가장자리 영역에 형성된 박막 트랜지스터들의 트랜스퍼 곡선은 서로 다른 특성을 나타내고 있음을 보여주고 있다.
이에 본 발명의 다른 실시예들에서는 에치스타퍼를 적용함으로써 액티브층의 채널층을 보호하는 동시에 액티브층의 두께 균일도를 향상시킬 수 있게 되는데, 이를 도면을 참조하여 상세히 설명한다.
도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도로써, 채널층 위에 에치스타퍼가 형성된 것을 제외하고는 상기 본 발명의 제 1 실시예의 박막 트랜지스터와 실질적으로 동일한 구성으로 이루어져 있다.
도면에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 소정의 기판(210) 위에 형성된 액티브층(224), 오믹콘택층(225n)을 사이에 두고 상기 액티브층(224)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(222, 223), 상기 액티브층(224) 위에 형성된 게이트전극(221), 상기 게이트전극(221)과 소오스/드레인전극(222, 223) 사이에 형성되어 상기 게이트전극(221)과 소오스/드레인전극(222, 223) 사이를 절연시키는 게이트절연막(215a), 상기 게이트전극(221)이 형성된 기판(210) 전면에 형성된 보호막(215b) 및 상기 게이트절연막(215a)과 보호막(215b)의 일부영역에 형성된 콘택홀을 통해 상기 드레인전극(223)과 전기적으로 접속하는 화소전극(218)으로 이루어져 있다.
이때, 상기 액티브층(224)은 소정의 버퍼층(211)이 형성된 기판(210) 위에 형성될 수 있으며, 상기 본 발명의 제 2 실시예에 따른 액티브층(224)은 교번자기장 결정화 방법을 통해 형성된 결정질 실리콘 박막으로 이루어질 수 있다.
이때, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터와 동일하게 결정화된 실리콘 박막으로 액티브층(224)을 형성하는 한편, 고가의 장비 및 정밀한 공정조건이 필요한 이온 도핑대신에 n+ 비정질 실리콘 박막으로 오믹콘택층(225n)을 형성한 것을 특징으로 하며, 상기 액티브층(224)의 소오스/드레인영역과 오믹콘택층(225n) 사이에는 미세 결정질 실리콘 박막으로 이루어진 배리어 실리콘층(235)이 50 ~ 100Å정도의 두께로 형성되어 있는 것을 특징으로 한다.
특히, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 상기 배리어 실리콘층(235)과 오믹콘택층(225n)이 상기 소오스/드레인전극(222, 223)과 실질적으로 동 일한 형태로 패터닝되는 것을 특징으로 한다.
또한, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 액티브층(224)의 채널층 위에 절연막으로 이루어진 에치스타퍼(250)가 형성됨에 따라 n+ 비정질 실리콘 박막의 건식식각 중에 상기 채널층이 손상 받는 것을 방지할 수 있을 뿐만 아니라 n+ 비정질 실리콘 박막의 건식식각 두께 편차문제가 발생하지 않게 되는 것을 특징으로 하는데, 이를 다음의 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.
도 6a 내지 도 6f는 도 5에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(210) 위에 버퍼층(211)과 결정질 실리콘 박막을 형성한다.
이때, 상기 결정질 실리콘 박막은 상기 버퍼층(211)이 형성된 기판(210) 위에 비정질 실리콘 박막을 형성한 다음, 상기 비정질 실리콘 박막을 결정화하여 형성하게 된다.
이후, 포토리소그래피공정(제 1 마스크공정)을 이용하여 상기 결정질 실리콘 박막을 선택적으로 패터닝하여 상기 버퍼층(211) 위에 상기 결정질 실리콘 박막으로 이루어진 액티브층(224)을 형성한다.
다음으로, 도 6b에 도시된 바와 같이, 상기 액티브층(224)이 형성된 기판(210) 위에 소정의 절연막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 절연막을 선택적으로 패터닝하여 상기 액티브층(224) 위에 상기 절 연막으로 이루어진 에치스타퍼(250)를 형성한다.
이때, 상기 에치스타퍼(250)는 실리콘산화막과 실리콘질화막의 이중막으로 형성할 수 있으며, 후술하는 n+ 비정질 실리콘 박막의 건식식각 중 상기 액티브층(224)의 채널층을 보호하는 역할을 하게 된다.
다음으로, 도 6c에 도시된 바와 같이, 상기 에치스타퍼(250)가 형성된 기판(210) 위에 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 1 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 1 도전막을 선택적으로 패터닝함으로써 상기 액티브층(224)의 소정영역 위에 상기 제 1 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)을 형성한다.
그리고, 계속하여 상기 미세 결정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 선택적으로 패터닝하여 상기 소오스/드레인전극(222, 223)과 실질적으로 동일한 형태를 가진 배리어 실리콘층(235) 및 오믹콘택층(225n)을 형성한다.
이때, 상기 액티브층(224)의 채널층은 그 상부의 에치스타퍼(250)에 의해 n+ 비정질 실리콘 박막의 건식식각으로부터 보호받게 된다.
여기서, 상기 오믹콘택층(225n)은 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브층(224)의 소오스/드레인영역과 소오스/드레인전극(222, 223) 사이를 오믹콘택시키는 역할을 하게 된다.
이때, 공정조건에 따라 달라지겠지만, 예를 들어 상기 액티브층(224)은 n+ 비정질 실리콘 박막의 건식식각으로부터 영향을 받지 않게 되어 약 450Å의 두께로 형성할 수 있으며, 전술한 본 발명의 제 1 실시예에서와 같은 두께 편차문제가 발 생하지 않게 된다.
다음으로, 도 6d에 도시된 바와 같이, 상기 소오스/드레인전극(222, 223)이 형성된 기판(210) 전면에 게이트절연막(215a)과 제 2 도전막을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 액티브층 위에 상기 제 2 도전막으로 이루어진 게이트전극(221)을 형성한다.
이때, 본 발명의 제 2 실시예의 경우에는 상기 본 발명의 제 1 실시예에서와 같은 게이트절연막(215a)의 증착 전에 HF세정이 생략됨에 따라 상기 소오스/드레인전극(222, 223)용 도전물질의 선택에 자유도를 확보하여 알루미늄, 구리와 같은 저저항 배선의 적용이 가능하게 된다. 따라서, 대면적 및 고해상도에 더욱 유리한 이점을 가진다.
그리고, 도 6e에 도시된 바와 같이, 상기 기판(210) 전면에 보호막(215b)을 증착한 후, 포토리소그래피공정(제 5 마스크공정)을 통해 상기 게이트절연막(215a)과 보호막(215b)의 일부영역을 제거하여 상기 드레인전극(223)의 일부를 노출시키는 콘택홀(240)을 형성한다.
다음으로, 도 6f에 도시된 바와 같이, 상기 보호막(215b)이 형성된 기판(210) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 6 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 콘택홀(240)을 통해 상기 드레인전극(223)과 전기적으로 접속하는 화소전극(218)을 형성한다.
이때, 상기 제 3 도전막은 화소전극(218)을 구성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드 등과 같이 투과율이 뛰어난 투명 도전물질을 사용할 수 있다.
이와 같이 제조되는 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 액티브층의 채널층이 그 상부의 에치스타퍼에 의해 보호받게 됨에 따라 전술한 n+ 비정질 실리콘 박막의 건식식각 중에 발생할 수 있는 채널층의 두께편차 및 채널층의 손상 문제를 원천적으로 막을 수 있게 된다.
다만, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 에치스타퍼에 의해 액티브층의 손상은 방지할 수 있으나, 도 5를 참조하면 채널층이 형성되는 부분인 상기 에치스타퍼와 소오스/드레인전극의 일부영역이 오버랩(overlap)됨에 따라 상기 오버랩영역(w)에 의해 그 상부의 게이트 전계가 차단을 받게 된다. 그 결과 그 부분의 채널저항이 증가하게 되어 온 커런트 저하로 인한 전계효과 이동도가 저하되는 현상이 발생하게 된다.
이런 현상을 방지하기 위해 제 3 마스크공정에서 n+ 비정질 실리콘 박막의 건식식각을 진행한 후 포토레지스트의 애싱(ashing)공정을 적용하여 상기 오버랩영역만큼 포토레지스트 패턴을 후퇴시켜 소오스/드레인전극의 일부를 노출시킨다. 그리고, 상기 노출된 소오스/드레인전극을 제거하여 오버랩영역에 의한 게이트 전계의 차단을 방지함으로써 정상적인 전계효과 이동도의 확보가 가능해지게 되는데, 이를 다음의 제 3 실시예 내지 제 5 실시예를 통해 상세히 설명한다.
도 7은 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도로써, 에치스타퍼와 소오스/드레인전극이 오버랩되지 않도록 구성 한 것을 제외하고는 상기 본 발명의 제 2 실시예의 박막 트랜지스터와 실질적으로 동일한 구성으로 이루어져 있다.
도면에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 소정의 기판(310) 위에 형성된 액티브층(324), 오믹콘택층(325n)을 사이에 두고 상기 액티브층(324)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(322, 323), 상기 액티브층(324) 위에 형성된 게이트전극(321), 상기 게이트전극(321)과 소오스/드레인전극(322, 323) 사이에 형성되어 상기 게이트전극(321)과 소오스/드레인전극(322, 323) 사이를 절연시키는 게이트절연막(315a), 상기 게이트전극(321)이 형성된 기판(310) 전면에 형성된 보호막(315b) 및 상기 게이트절연막(315a)과 보호막(315b)의 일부영역에 형성된 콘택홀을 통해 상기 드레인전극(323)과 전기적으로 접속하는 화소전극(318)으로 이루어져 있다.
이때, 상기 액티브층(324)은 소정의 버퍼층(311)이 형성된 기판(310) 위에 형성될 수 있으며, 상기 본 발명의 제 3 실시예에 따른 액티브층(324)은 교번자기장 결정화 방법을 통해 형성된 결정질 실리콘 박막으로 이루어질 수 있다.
이때, 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 상기 본 발명의 제 1 실시예 및 제 2 실시예에 따른 박막 트랜지스터와 동일하게 결정화된 실리콘 박막으로 액티브층(324)을 형성하는 한편, 고가의 장비 및 정밀한 공정조건이 필요한 이온 도핑대신에 n+ 비정질 실리콘 박막으로 오믹콘택층(325n)을 형성한 것을 특징으로 하며, 상기 액티브층(324)의 소오스/드레인영역과 오믹콘택층(325n) 사이에는 미세 결정질 실리콘 박막으로 이루어진 배리어 실리콘층(335)이 50 ~ 100Å정도의 두께로 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 액티브층(324)의 채널층 위에 절연막으로 이루어진 에치스타퍼(350)가 형성됨에 따라 n+ 비정질 실리콘 박막의 건식식각 중에 상기 채널층이 손상 받는 것을 방지할 수 있을 뿐만 아니라 n+ 비정질 실리콘 박막의 건식식각 두께 편차문제가 발생하지 않게 되는 것을 특징으로 한다.
특히, 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 상기 배리어 실리콘층(335)과 오믹콘택층(325n)이 상기 소오스/드레인전극(322, 323)의 폭보다 넓은 폭을 가지도록 패터닝되어 있는 것을 특징으로 한다. 즉, 상기 본 발명의 제 3 실시예에 따른 소오스/드레인전극(322, 323)은 그 하부의 에치스타퍼(350)와 오버랩되지 않도록 측면의 일부가 식각되어 상기 배리어 실리콘층(335)과 오믹콘택층(325n)보다 더 좁은 폭을 가지는 것을 특징으로 하는데, 이를 다음의 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.
도 8a 내지 도 8f는 도 7에 도시된 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 8a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(310) 위에 버퍼층(311)과 결정질 실리콘 박막을 형성한다.
이때, 상기 결정질 실리콘 박막은 상기 버퍼층(311)이 형성된 기판(310) 위에 비정질 실리콘 박막을 형성한 다음, 상기 비정질 실리콘 박막을 결정화하여 형성하게 된다.
이후, 포토리소그래피공정(제 1 마스크공정)을 이용하여 상기 결정질 실리콘 박막을 선택적으로 패터닝하여 상기 버퍼층(311) 위에 상기 결정질 실리콘 박막으로 이루어진 액티브층(324)을 형성한다.
다음으로, 도 8b에 도시된 바와 같이, 상기 액티브층(324)이 형성된 기판(310) 위에 소정의 절연막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 절연막을 선택적으로 패터닝하여 상기 액티브층(324) 위에 상기 절연막으로 이루어진 에치스타퍼(350)를 형성한다.
이때, 상기 에치스타퍼(350)는 실리콘산화막과 실리콘질화막의 이중막으로 형성할 수 있으며, 후술하는 n+ 비정질 실리콘 박막의 건식식각 중 상기 액티브층(324)의 채널층을 보호하는 역할을 하게 된다.
다음으로, 도 8c에 도시된 바와 같이, 상기 에치스타퍼(350)가 형성된 기판(310) 위에 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 1 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 1 도전막을 선택적으로 패터닝함으로써 상기 액티브층(324)의 소정영역 위에 상기 제 1 도전막으로 이루어진 소오스전극(322)과 드레인전극(323)을 형성한다.
그리고, 계속하여 상기 미세 결정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 선택적으로 패터닝하여 배리어 실리콘층(335) 및 오믹콘택층(325n)을 형성한다. 이때, 상기 소오스/드레인전극(322, 323)은 그 하부의 에치스타퍼(350)와 오버랩되지 않도록 그 측면의 일부가 식각 됨에 따라 상기 배리어 실리콘층(335)과 오믹콘택층(325n)보다 더 좁은 폭을 가지게 되는데, 이하 도면을 참조하여 상기 제 3 마 스크공정을 상세히 설명한다.
도 9a 내지 도 9e는 도 8c에 도시된 제 3 마스크공정을 구체적으로 나타내는 단면도이다.
도 9a에 도시된 바와 같이, 상기 에치스타퍼(350)가 형성된 기판(310) 위에 미세 결정질 실리콘 박막(330)과 n+ 비정질 실리콘 박막(325) 및 제 1 도전막(360)을 형성한 후, 상기 기판(310) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(370)을 형성한다.
이후, 도 9b에 도시된 바와 같이, 소정의 마스크(미도시)를 통해 상기 감광막(370)에 선택적으로 광을 조사하여 제 1 감광막패턴(370')을 형성한다.
다음으로. 도 9c에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(370')을 마스크로 하여, 그 하부에 형성된 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 1 도전막을 선택적으로 제거하게 되면, 상기 기판(310)의 액티브층(324) 위에 각각 상기 미세 결정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어진 배리어 실리콘층(335) 및 오믹콘택층(325)이 형성되게 된다.
이때, 상기 액티브층(324)의 채널층은 그 상부의 에치스타퍼(350)에 의해 n+ 비정질 실리콘 박막의 건식식각으로부터 보호받게 된다.
전술한 바와 같이, 공정조건에 따라 달라지겠지만, 예를 들어 상기 액티브층(324)은 n+ 비정질 실리콘 박막의 건식식각으로부터 영향을 받지 않게 되어 약 450Å의 두께로 형성할 수 있으며, 전술한 본 발명의 제 1 실시예에서와 같은 두께 편차문제가 발생하지 않게 된다.
이때, 상기 오믹콘택층(325) 상부에는 상기 제 1 도전막으로 이루어지며, 실질적으로 상기 오믹콘택층(325)과 동일한 형태로 패터닝된 제 1 도전막패턴(360', 360")이 형성되게 된다.
이후, 도 9d에 도시된 바와 같이, 상기 제 1 감광막패턴의 일부를 제거하는 애싱공정을 진행하여 하부의 에치스타퍼(350)와 오버랩되지 않도록 제 1 감광막패턴을 후퇴시켜 소오스/드레인영역에 제 2 감광막패턴(370")을 형성한다.
다음으로, 도 9e에 도시된 바와 같이, 상기 남아있는 제 2 감광막패턴(370")을 마스크로 하여 상기 제 1 도전막패턴의 일부를 제거함으로써 상기 기판(310)에 상기 제 1 도전막으로 이루어진 소오스전극(322)과 드레인전극(323)을 형성한다.
이때, 상기 소오스/드레인전극(322, 323)은 그 하부의 에치스타퍼(350)와 오버랩되지 않도록 측면의 일부가 식각 됨에 따라 상기 배리어 실리콘층(335)과 오믹콘택층(325n)보다 더 좁은 폭을 가지게 된다.
여기서, 상기 오믹콘택층(325n)은 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브층(324)의 소오스/드레인영역과 소오스/드레인전극(322, 323) 사이를 오믹콘택시키는 역할을 하게 된다.
다음으로, 도 8d에 도시된 바와 같이, 상기 소오스/드레인전극(322, 323)이 형성된 기판(310) 전면에 게이트절연막(315a)과 제 2 도전막을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 액티브층 위에 상기 제 2 도전막으로 이루어진 게이트전극(321)을 형성한다.
이때, 본 발명의 제 3 실시예의 경우에는 상기 본 발명의 제 1 실시예에서와 같은 게이트절연막(315a)의 증착 전에 HF세정이 생략됨에 따라 상기 소오스/드레인전극(322, 323)용 도전물질의 선택에 자유도를 확보하여 알루미늄, 구리와 같은 저저항 배선의 적용이 가능하게 된다. 따라서, 대면적 및 고해상도에 더욱 유리한 이점을 가진다.
그리고, 도 8e에 도시된 바와 같이, 상기 기판(310) 전면에 보호막(315b)을 증착한 후, 포토리소그래피공정(제 5 마스크공정)을 통해 상기 게이트절연막(315a)과 보호막(315b)의 일부영역을 제거하여 상기 드레인전극(323)의 일부를 노출시키는 콘택홀(340)을 형성한다.
다음으로, 도 8f에 도시된 바와 같이, 상기 보호막(315b)이 형성된 기판(310) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 6 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 콘택홀(340)을 통해 상기 드레인전극(323)과 전기적으로 접속하는 화소전극(318)을 형성한다.
이와 같이 상기 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 상기 소오스/드레인전극(322, 323)이 그 하부의 에치스타퍼(350)와 오버랩되지 않도록 형성함에 따라 상기 오버랩영역에 의한 게이트 전계의 차단을 방지함으로써 정상적인 전계효과 이동도의 확보가 가능하게 된다.
한편, 또 다른 방법으로 상기 제 3 마스크공정을 진행할 수 있는데, 도 10a 내지 도 10d는 본 발명의 제 4 실시예에 따른 제 3 마스크공정을 구체적으로 나타내는 단면도이다.
도 10a에 도시된 바와 같이, 에치스타퍼(450)가 형성된 기판(410) 위에 미세 결정질 실리콘 박막(430)과 n+ 비정질 실리콘 박막(425) 및 제 1 도전막(460)을 형성한 후, 상기 기판(410) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(470)을 형성한다.
이후, 도 10b에 도시된 바와 같이, 소정의 마스크(미도시)를 통해 상기 감광막(470)에 선택적으로 광을 조사하여 제 1 감광막패턴(470')을 형성한다.
다음으로, 도 10c에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(470')을 마스크로 하여, 일차적으로 그 하부의 형성된 제 1 도전막을 선택적으로 제거하게 되면 상기 제 1 도전막으로 이루어진 소오스전극(422)과 드레인전극(423)이 형성되게 된다.
이때, 상기 제 1 도전막의 식각시 패터닝될 소오스전극(422)과 드레인전극(423)이 그 하부의 에치스타퍼(450)와 오버랩되지 않도록 식각시간을 길게 하여 과식각을 하게된다.
계속하여, 도 10d에 도시된 바와 같이, 그 하부에 형성된 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 제거하게 되면, 상기 기판(410)의 액티브층(424) 위에 각각 상기 미세 결정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어진 배리어 실리콘층(435) 및 오믹콘택층(425)이 형성되게 된다.
이때, 상기 액티브층(424)의 채널층은 그 상부의 에치스타퍼(450)에 의해 n+ 비정질 실리콘 박막의 건식식각으로부터 보호받게 된다.
이때, 상기 소오스/드레인전극(422, 423)은 그 하부의 에치스타퍼(450)와 오 버랩되지 않도록 측면의 일부가 과식각 됨에 따라 상기 배리어 실리콘층(435)과 오믹콘택층(425n)보다 더 좁은 폭을 가지게 된다.
여기서, 상기 오믹콘택층(425n)은 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브층(424)의 소오스/드레인영역과 소오스/드레인전극(422, 423) 사이를 오믹콘택시키는 역할을 하게 된다.
전술한 바와 같이, 상기 본 발명의 제 2 실시예 내지 제 4 실시예에 따른 박막 트랜지스터는 n+ 비정질 실리콘 박막의 건식식각으로부터 액티브층의 채널층을 보호하기 위해 에치스타퍼를 적용함에 따라 마스크공정이 하나 추가되게 된다. 이에 액티브층과 에치스타퍼를 하프-톤 마스크 또는 회절 마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절 마스크를 포함하는 것으로 한다)를 이용함으로써 한번의 마스크공정으로 동시에 형성할 수 있게 되는데, 이를 다음의 제 5 실시예를 통해 상세히 설명한다.
도 11a 내지 도 11e는 본 발명의 제 5 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 11a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(510) 위에 버퍼층(511)과 결정질 실리콘 박막 및 절연막을 형성한 후, 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 제거함으로써 상기 기판(510) 위에 상기 결정질 실리콘 박막으로 이루어진 액티브층(524)을 형성하는 한편, 상기 액티브층(524) 위에 상기 절연막으로 이루어진 에치스타퍼(550)를 형성하게 된다.
여기서, 본 발명의 제 5 실시예에 따른 상기 액티브층(524)과 에치스타 퍼(550)는 하프-톤 마스크를 이용하여 한번의 마스크공정으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 1 마스크공정을 상세히 설명한다.
도 12a 내지 도 12f는 도 11a에 도시된 제 1 마스크공정을 구체적으로 나타내는 단면도이다.
도 12a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(510) 위에 버퍼층(511)과 결정질 실리콘 박막(520) 및 절연막(515)을 형성한다.
이때, 상기 결정질 실리콘 박막은 상기 버퍼층(511)이 형성된 기판(510) 위에 비정질 실리콘 박막을 형성한 다음, 상기 비정질 실리콘 박막을 결정화하여 형성하게 된다.
그리고, 도 12b에 도시된 바와 같이, 상기 어레이 기판(510) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(570)을 형성한 후, 하프-톤 마스크(580)를 통해 상기 감광막(570)에 선택적으로 광을 조사한다.
이때, 상기 하프-톤 마스크(580)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(580)를 투과한 광만이 상기 감광막(570)에 조사되게 된다.
이어서, 상기 하프-톤 마스크(580)를 통해 노광된 상기 감광막(570)을 현상하고 나면, 도 12c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(570a) 내지 제 3 감광막패턴(570c)이 남아있게 되고, 모든 광이 투과된 제 1 투 과영역(I)에는 상기 감광막이 완전히 제거되어 상기 절연막(515) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(570a)은 제 2 투과영역(II)을 통해 형성된 제 2 감광막패턴(570b)과 제 3 감광막패턴(570c)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음으로, 도 12d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(570a) 내지 제 5 감광막패턴(570c)을 마스크로 하여, 그 하부에 형성된 결정질 실리콘 박막과 절연막을 선택적으로 제거하게 되면, 상기 기판(510)에 상기 결정질 실리콘 박막으로 이루어진 액티브층(524)이 형성되게 된다.
이때, 상기 액티브층(524) 상부에는 상기 절연막으로 이루어지며 실질적으로 상기 액티브층(524)과 동일한 형태로 패터닝된 절연막패턴(515')이 형성되게 된다.
이후, 상기 제 1 감광막패턴(570a) 내지 제 3 감광막패턴(570c)의 일부를 제거하는 애싱공정을 진행하게 되면, 도 12e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 2 감광막패턴과 제 3 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴과 제 3 감광막패턴의 두께만큼이 제거된 제 4 감광막패턴(570a')으로 상기 차단영역(III)에 대응하는 에치스타퍼 영역에만 남아있게 된다.
이후, 도 12f에 도시된 바와 같이, 상기 남아있는 제 4 감광막패턴(570a')을 마스크로 하여 상기 절연막패턴의 일부를 제거함으로써 상기 기판(510)의 액티브층(524) 위에 상기 절연막으로 이루어진 에치스타퍼(550)를 형성한다.
상기 에치스타퍼(550)는 실리콘산화막과 실리콘질화막의 이중막으로 형성할 수 있으며, 후술하는 n+ 비정질 실리콘 박막의 건식식각 중 상기 액티브층(524)의 채널층을 보호하는 역할을 하게 된다.
다음으로, 도 11b에 도시된 바와 같이, 상기 에치스타퍼(550)가 형성된 기판(510) 위에 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 1 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 제 1 도전막을 선택적으로 패터닝함으로써 상기 액티브층(524)의 소정영역 위에 상기 제 1 도전막으로 이루어진 소오스전극(522)과 드레인전극(523)을 형성한다.
그리고, 계속하여 상기 미세 결정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 선택적으로 패터닝하여 배리어 실리콘층(535) 및 오믹콘택층(525n)을 형성한다.
이때, 전술한 상기 제 3 실시예 및 제 4 실시예와 동일하게 상기 소오스/드레인전극(522, 523)은 그 하부의 에치스타퍼(550)와 오버랩되지 않도록 그 측면의 일부가 식각 됨에 따라 상기 배리어 실리콘층(535)과 오믹콘택층(525n)보다 더 좁은 폭을 가지게 된다. 즉, 상기 제 4 실시예와 같이 제 1 도전막을 과식각 하거나 상기 제 3 실시예와 같이 n+ 비정질 실리콘 박막의 건식식각을 진행한 후 포토레지스트의 애싱공정을 적용하여 오버랩영역만큼 포토레지스트 패턴을 후퇴시켜 소오스/드레인전극의 일부를 노출시키고, 상기 노출된 소오스/드레인전극을 제거함으로써 그 하부의 에치스타퍼(550)와 오버랩되지 않도록 소오스/드레인전극(522, 523)을 형성할 수 있게 된다.
여기서, 상기 오믹콘택층(525n)은 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브층(524)의 소오스/드레인영역과 소오스/드레인전극(522, 523) 사이를 오믹콘택시키는 역할을 하게 된다.
다음으로, 도 11c에 도시된 바와 같이, 상기 소오스/드레인전극(522, 523)이 형성된 기판(510) 전면에 게이트절연막(515a)과 제 2 도전막을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 액티브층 위에 상기 제 2 도전막으로 이루어진 게이트전극(521)을 형성한다.
이때, 본 발명의 제 5 실시예의 경우에는 상기 본 발명의 제 1 실시예에서와 같은 게이트절연막(515a)의 증착 전에 HF세정이 생략됨에 따라 상기 소오스/드레인전극(522, 523)용 도전물질의 선택에 자유도를 확보하여 알루미늄, 구리와 같은 저저항 배선의 적용이 가능하게 된다. 따라서, 대면적 및 고해상도에 더욱 유리한 이점을 가진다.
그리고, 도 11d에 도시된 바와 같이, 상기 기판(510) 전면에 보호막(515b)을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 게이트절연막(515a)과 보호막(515b)의 일부영역을 제거하여 상기 드레인전극(523)의 일부를 노출시키는 콘택홀(540)을 형성한다.
다음으로, 도 11e에 도시된 바와 같이, 상기 보호막(515b)이 형성된 기 판(510) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 콘택홀(540)을 통해 상기 드레인전극(523)과 전기적으로 접속하는 화소전극(518)을 형성한다.
이와 같이 상기 본 발명의 제 5 실시예에 따른 박막 트랜지스터는 전술한 본 발명의 제 3 실시예 및 제 4 실시예에 따른 박막 트랜지스터와 동일하게 상기 소오스/드레인전극(522, 523)이 그 하부의 에치스타퍼(550)와 오버랩되지 않도록 형성됨에 따라 상기 오버랩영역에 의한 게이트 전계의 차단을 방지함으로써 정상적인 전계효과 이동도의 확보가 가능하게 된다.
또한, 본 발명의 제 5 실시예에 따른 박막 트랜지스터는 액티브층(524)과 에치스타퍼(550)를 한번의 마스크공정을 통해 형성함에 따라 상기 본 발명의 제 3 실시예 및 제 4 실시예에 따른 박막 트랜지스터에 비해 한번의 마스크공정을 생략할 수 있는 이점이 있다.
이와 같이 구성된 상기 본 발명의 제 1 실시예 내지 제 5 실시예의 박막 트랜지스터 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 상기 박막 트랜지스터와 게이트라인 및 데이터라인으로 빛이 새는 것을 방지하는 블랙매트릭스와 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.
이때, 상기 컬러필터 기판과 박막 트랜지스터 기판의 합착은 상기 컬러필터 기판 또는 박막 트랜지스터 기판에 형성된 합착키를 통해 이루어진다.
이때, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작 하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.
도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 3a 내지 도 3f는 도 2에 도시된 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 4는 상기 도 2에 도시된 본 발명의 제 1 실시예에 따른 박막 트랜지스터에 있어서, 기판 내 위치별로 측정되는 박막 트랜지스터들의 트랜스퍼 특성을 나타내는 그래프.
도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 6a 내지 도 6f는 도 5에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 7은 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 8a 내지 도 8f는 도 7에 도시된 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 9a 내지 도 9e는 도 8c에 도시된 제 3 마스크공정을 구체적으로 나타내는 단면도.
도 10a 내지 도 10d는 본 발명의 제 4 실시예에 따른 제 3 마스크공정을 구 체적으로 나타내는 단면도.
도 11a 내지 도 11e는 본 발명의 제 5 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 12a 내지 도 12f는 도 11a에 도시된 제 1 마스크공정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110~510: 기판 115a~515a : 게이트절연막
115b~515b : 보호막 118~518 : 화소전극
121~521 : 게이트전극 122~522 : 소오스전극
123~523 : 드레인전극 124~524 : 액티브층
125n~525n : 오믹콘택층 135~535 : 배리어 실리콘층
250~550 : 에치스타퍼

Claims (10)

  1. 기판 위에 결정질 실리콘 박막으로 이루어진 액티브층을 형성하는 단계;
    상기 액티브층 위에 절연막으로 이루어진 에치스타퍼를 형성하는 단계;
    상기 액티브층의 소오스/드레인영역 위에 n+ 비정질 실리콘 박막으로 이루어진 오믹콘택층을 형성하며, 상기 오믹콘택층을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 한편 상기 에치스타퍼와 오버랩되지 않도록 소오스/드레인전극을 형성하는 단계;
    상기 소오스/드레인전극이 형성된 기판 위에 게이트절연막을 형성하는 단계;
    상기 액티브층 상부에 게이트전극을 형성하는 단계;
    상기 게이트전극이 형성된 기판 위에 보호막을 형성하는 단계;
    상기 게이트절연막과 보호막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 결정질 실리콘 박막은 교번자기장 결정화방법으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 액티브층의 소오스/드레인영역 위에 미세 결정질 실 리콘 박막으로 이루어진 배리어 실리콘층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 액티브층과 에치스타퍼는 하프-톤 마스크를 이용함으로써 한번의 마스크공정을 통해 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  5. 제 1 항에 있어서, 상기 결정질 실리콘 박막은 약 450Å의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  6. 기판 위에 결정질 실리콘 박막으로 이루어진 액티브층을 형성하는 단계;
    상기 액티브층 위에 절연막으로 이루어진 에치스타퍼를 형성하는 단계;
    상기 기판 위에 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 도전막을 형성하는 단계;
    상기 기판 위에 포토레지스트로 이루어진 소정의 제 1 감광막패턴을 형성하는 단계;
    상기 제 1 감광막패턴을 마스크로 상기 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 도전막을 선택적으로 패터닝하여 각각 상기 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 도전막으로 이루어진 배리어 실리콘층과 오믹콘택층 및 도전막패턴을 형성하는 단계;
    상기 제 1 감광막패턴을 애싱(ashing)하여 하부의 에치스타퍼와 오버랩되지 않도록 제 1 감광막패턴을 후퇴시켜 소오스/드레인영역에 제 2 감광막패턴을 형성하는 단계;
    상기 제 2 감광막패턴을 마스크로 상기 도전막패턴의 일부를 제거하여 상기 도전막으로 이루어지며, 상기 오믹콘택층을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계;
    상기 소오스/드레인전극이 형성된 기판 위에 게이트절연막을 형성하는 단계;
    상기 액티브층 상부에 게이트전극을 형성하는 단계;
    상기 게이트전극이 형성된 기판 위에 보호막을 형성하는 단계;
    상기 게이트절연막과 보호막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  7. 기판 위에 결정질 실리콘 박막으로 이루어진 액티브층을 형성하는 단계;
    상기 액티브층 위에 절연막으로 이루어진 에치스타퍼를 형성하는 단계;
    상기 기판 위에 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 도전막을 형성하는 단계;
    상기 기판 위에 포토레지스트로 이루어진 소정의 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 마스크로 상기 도전막을 선택적으로 패터닝 하되, 상기 도전막을 과식각 하여 그 하부의 에치스타퍼와 오버랩되지 않도록 소오스전극과 드레인전극을 형성하는 단계;
    상기 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 패터닝하여 각각 상기 미세 결정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어진 배리어 실리콘층과 오믹콘택층을 형성하는 단계;
    상기 소오스/드레인전극이 형성된 기판 위에 게이트절연막을 형성하는 단계;
    상기 액티브층 상부에 게이트전극을 형성하는 단계;
    상기 게이트전극이 형성된 기판 위에 보호막을 형성하는 단계;
    상기 게이트절연막과 보호막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  8. 기판 위에 결정질 실리콘 박막으로 형성된 액티브층;
    상기 액티브층 위에 절연막으로 형성된 에치스타퍼;
    상기 액티브층의 소오스/드레인영역 위에 n+ 비정질 실리콘 박막으로 형성된 오믹콘택층;
    상기 오믹콘택층을 통해 상기 액티브층의 소오스/드레인영역과 전기적으로 접속하는 한편 상기 에치스타퍼와 오버랩되지 않도록 형성된 소오스/드레인전극;
    상기 소오스/드레인전극이 형성된 기판 위에 형성된 게이트절연막;
    상기 액티브층 상부에 형성된 게이트전극;
    상기 게이트전극이 형성된 기판 위에 형성된 보호막; 및
    상기 게이트절연막과 보호막의 일부영역에 형성된 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 포함하는 박막 트랜지스터.
  9. 제 8 항에 있어서, 상기 액티브층의 소오스/드레인영역 위에 미세 결정질 실리콘 박막으로 형성된 배리어 실리콘층을 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터.
  10. 제 9 항에 있어서, 상기 배리어 실리콘층은 50 ~ 100Å정도의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
KR20080111822A 2008-11-11 2008-11-11 박막 트랜지스터 및 그 제조방법 KR101480840B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20080111822A KR101480840B1 (ko) 2008-11-11 2008-11-11 박막 트랜지스터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20080111822A KR101480840B1 (ko) 2008-11-11 2008-11-11 박막 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100052925A KR20100052925A (ko) 2010-05-20
KR101480840B1 true KR101480840B1 (ko) 2015-01-12

Family

ID=42278107

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20080111822A KR101480840B1 (ko) 2008-11-11 2008-11-11 박막 트랜지스터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101480840B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180135118A (ko) * 2010-07-02 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20140043526A (ko) 2012-09-21 2014-04-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117189A (ja) * 1997-06-25 1999-01-22 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法ならびにこれを搭載した液晶表示装置
KR20040043086A (ko) * 2002-11-15 2004-05-22 엔이씨 엘씨디 테크놀로지스, 엘티디. Ｌｃｄ 장치의 제조 방법
KR20080049348A (ko) * 2006-11-30 2008-06-04 엘지디스플레이 주식회사 평판표시패널 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117189A (ja) * 1997-06-25 1999-01-22 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法ならびにこれを搭載した液晶表示装置
KR20040043086A (ko) * 2002-11-15 2004-05-22 엔이씨 엘씨디 테크놀로지스, 엘티디. Ｌｃｄ 장치의 제조 방법
KR20080049348A (ko) * 2006-11-30 2008-06-04 엘지디스플레이 주식회사 평판표시패널 및 그 제조방법

Also Published As

Publication number Publication date
KR20100052925A (ko) 2010-05-20

Similar Documents

Publication Publication Date Title
US8846458B2 (en) Array substrate for in-plane switching mode liquid crystal display device and fabricating method thereof
TWI579624B (zh) 邊緣電場切換型液晶顯示裝置用陣列基板及其製造方法
KR101447343B1 (ko) 디스플레이 장치, 박막 트랜지스터, 어레이 기판 및 그 제조 방법
US7554119B2 (en) Active matrix substrate and its manufacturing method
US8553164B2 (en) Liquid crystal display device with shield lines on data lines and thin film transistor components
US8598589B2 (en) Array substrate, method of manufacturing the array substrate, and display apparatus including the array substrate
WO2020021938A1 (ja) 表示装置
JP5766395B2 (ja) 液晶表示装置及びその製造方法
KR101243824B1 (ko) 액정표시장치 및 그 제조방법
JP2005346054A (ja) 液晶表示装置及びその製造方法
WO2015081652A1 (zh) 阵列基板及其制作方法、显示装置
JP2007183604A (ja) 薄膜トランジスタアレイ基板及びその製造方法
WO2012117695A1 (ja) 半導体装置及びその製造方法並びに表示装置
JP2008145578A (ja) 表示装置及びその製造方法
JP2007013083A (ja) 薄膜トランジスタ基板及びその製造方法
JP2008165242A (ja) 液晶表示装置及びその製造方法
KR101964088B1 (ko) 프린지 필드형 액정표시장치 및 그 제조방법
JP5424544B2 (ja) 薄膜トランジスタ基板、それの製造方法及びそれを有する表示パネル
JP5032077B2 (ja) 表示装置及びその製造方法
US20090135347A1 (en) Display device and manufacturing method thereof
KR101480840B1 (ko) 박막 트랜지스터 및 그 제조방법
KR101522240B1 (ko) 액정표시장치 및 그 제조방법
US20070154845A1 (en) Method for fabricating liquid crystal display device
JP2010165866A (ja) 薄膜トランジスタ基板の製造方法
KR101055201B1 (ko) Ｃｏｔ형 액정표시소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191212

Year of fee payment: 6