DE68909973T2 - Dünnfilmtransistor. - Google Patents

Dünnfilmtransistor.

Info

Publication number
DE68909973T2
DE68909973T2 DE89104568T DE68909973T DE68909973T2 DE 68909973 T2 DE68909973 T2 DE 68909973T2 DE 89104568 T DE89104568 T DE 89104568T DE 68909973 T DE68909973 T DE 68909973T DE 68909973 T2 DE68909973 T2 DE 68909973T2
Authority
DE
Germany
Prior art keywords
thin film
film transistor
source
electrode
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE89104568T
Other languages
English (en)
Other versions
DE68909973D1 (de
Inventor
Takashi Nakazawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP63064960A external-priority patent/JPH01238170A/ja
Priority claimed from JP63069988A external-priority patent/JPH01243033A/ja
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Application granted granted Critical
Publication of DE68909973D1 publication Critical patent/DE68909973D1/de
Publication of DE68909973T2 publication Critical patent/DE68909973T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/103—Materials and properties semiconductor a-Si
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Description

  • Die Erfindung betrifft Dünnfilmtransistoren, die anwendbar sind auf Flüssigkristallanzeigen vom aktiven Matrixtyp, auf Bildsensoren und auf dreidimensionale integrierte Schalt- kreise.
  • Herkömmlich haben Dünnfilmtransistoren eine Struktur, wie es in JAPAN DISPLAY '86, 1986, S. 196 - 199 offenbart ist. Fig. 2 zeigt einen verallgemeinerten Umriß dieser Struktur, wobei Fig. 2(a) eine Draufsicht von oben und Fig. 2(b) eine Querschnittsansicht entlang der Linie A-A' in Fig. 2(a) ist.
  • Auf einem isolierenden Substrat 201 aus Glas, Quarz oder Saphir sind ein Source-Bereich 202 und ein Drain-Bereich 203 ausgebildet, die jeweils einen polykristallinen Dünnfilm aus Silizium aufweisen, der mit Fremdatomen vom Donator- oder Akzeptor-Typ dotiert ist. Eine Source-Elektrode 204 und eine Drain-Elektrode 205 sind zum Kontaktieren des Source-Bereichs 202 bzw. des Drain-Bereichs 203 angeordnet, und ein Kanalbereich 206 aus einem Dünnfilm aus polykristallinem Silizium ist darauf angeordnet, um beide Bereiche jeweils auf ihrer oberen Seite zu kontaktieren. Diese Elemente sind durch einen Gate- Isolierfilm 207 bedeckt. Auf dem Isolierfilm 207 ist eine Gate-Elektrode 208 ausgebildet.
  • Die beschriebene Struktur herkömmlicher Dünnfilmtransistoren hat Nachteile, die unter Bezugnahme auf die Fig. 3 und 4 erklärt werden.
  • Fig. 3 ist eine Draufsicht von oben, die einem Teil der Fig. 2(a) entspricht, und Fig. 4 zeigt ein Ersatzschaltbild davon. Wie es in Fig. 3(a) und Fig. 4 gezeigt ist, ist durch die Gate-Elektrode 304 und den schraffierten Abschnitt S1 zwischen Gate G und Source S mit dem Gate-Isolierfilm als ein Dielektrikum dazwischen ein parasitärer Kondensator 401 ausgebildet. Ähnlich dazu ist durch die Gate-Elektrode 304 und den schraffierten Abschnitt 52 zwischen Gate G und Drain D ein parasitärer Kondensator 402 ausgebildet.
  • Wenn das Muster der Gate-Elektrode 304 in der Richtung des Pfeils 305 in bezug auf den Source-Bereich 301 und den Drain-Bereich 302 verschoben oder versetzt wird, wie es in Fig. 3(b) gezeigt ist, wird die Kapazität des parasitären Kondensators 401 erniedrigt während die Kapazität des parasitären Kondensators 402 erhöht wird. Gegenteilig dazu wird die Kapazität des Kondensators 401 erhöht und jene des Kondensators 402 wird erniedrigt, wenn das Muster der Gate-Elektrode 304 in der Richtung des Pfeils 306 versetzt wird, wie es in Fig. 3(c) gezeigt ist. Die parasitäre Kapazität des Dünnfilmtransistors verändert sich somit abhängig von dem Ort der Gate-Elektrode 304 in bezug zu jenem der Source-Elektrode 301 und der Drain- Elektrode 302 in einem weiten Bereich. Haupffaktoren für einen derartigen Musterversatz sind ein Ausrichtungsfehler der Gate-Elektrode 304 und einer Abstandsverschiebung (pitch slippage) zwischen Photomasken. Demgemäß verändert sich die parasitäre Kapazität innerhalb desselben Substrats oder zwischen Substraten, was es nahezu unmöglich macht, die Schaltkreiskonstanten auf vorbestimmten Werten zu halten, und was in einer Streuung der Anzeigequalität resultiert, wenn derartige Dünnfilmtransistoren bei einer Flüssigkristallanzeige angewendet werden, wodurch die Bildqualität verschlechtert wird. Weiterhin wird der Musterversatz bei einer großen Flüssigkristallanzeige größer und ist somit ein großes Hindernis gewesen, Flüssigkristallanzeigevorrichtungen größer zu machen, und zwar aufgrund einer extremen Verschlechterung der Anzeigequalität.
  • Aus demselben Grund ist es dann, wenn diese herkömmlichen Dünnfilmtransistoren auf einen Bildsensor oder einen dreidimensionalen integrierten Schaltkreis angewendet werden, schwierig, die Schaltkreiskonstanten auf vorbestimmten Werten zu halten. Dies ist ein großes Hindernis bei der praktischen Anwendung gewesen.
  • Als einen Versuch zum Verringern des Einflusses derartiger Musterversätze auf die parasitäre Kapazität offenbart das Dokument FR-A 2 599 559 einen Dünnfilmtransistor, der bei einem Ausführungsbeispiel Source- und Drain-Elektroden und eine Gate-Elektrode in der Form verlängerter Streifen aufweist, die sich parallel zueinander erstrecken. Die Dimensionen dieser parallelen Streifen sind derart, daß ein Musterversatz in einer Richtung, nämlich rechtwinklig zu den Streifen, die parasitären Kondensatoren nicht beeinflussen würde. Bei einem weiteren Ausführungsbeispiel dieses bekannten Dünnfilmtransistors erstrecken sich Source-Elektrodenstreifen und Drain-Elektro- denstreifen rechtwinklig und von gegenüberliegenden Seiten über eine Gate- Elektrode. Die Source-Elektrodenstreifen und die Drain-Elektrodenstreifen kreuzen den Gate- Elektrodenstreifen nicht vollständig, so daß ein Versatzfehler nur in einer Richtung rechtwinklig zu den Source- und Drain-Elektrodenstreifen unkritisch wäre.
  • Das Dokument EP-A-0 200 138 offenbart einen Dünnfilmtran-sistor mit einer Gate-Elektrode, einer oder mehreren Drain-Elektroden, die mit einer Bildelektrode verbunden sind, und einer Source-Busleitung, die an eine oder mehrere daran angeschlossene Source-Elektroden eine Spannung anlegt, wobei die eine Drain-Elektrode zwischen der Source-Busleitung, die selbst als eine Source-Elektrode wirkt, und der einen Source-Elektrode, die mit der Source-Busleitung verbunden ist, oder zwischen den zueinander benachbarten Source-Elektroden ausgebildet ist, wobei die Source-Busleitung, die Source-Elektrode und die Drain-Elektrode parallel zueinander und rechtwinklig zu der Gate-Elektrode ausgebildet sind. Bei diesem Transistor bei dem jede
  • Drain-Elektrode zwischen zwei Source-Elektroden positioniert ist, ist die effektive Kanallänge zum Erhöhen des Verhältnisses der Kanalbreite zur Kanallänge halbiert.
  • Das Dokument EP-A-0 216 673 offenbart einen Dünnfilmtransistor mit einer Drain-Elektrode in der Form eines langgestreckten Streifens, der sich parallel zu einer Source-Busleitung erstreckt, wobei die Anordnung dieser zwei Elektroden von einer Gate-Leitungsstruktur mit einer Halbleiterschicht, einer Gate-Isolierschicht und einer Gate-Elektrodenschicht rechtwinklig gekreuzt wird.
  • Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, die oben genannten Nachteile des Standes der Technik zu beheben und einen verbesserten Dünnfilmtransistor zu schaffen, dessen parasitäre Kapazität im wesentlichen nicht durch einen derartigen Musterversatz beeinflußt wird.
  • Diese Aufgabe wird mit einem Dünnfilmtransistor gemäß Anspruch 1 gelöst.
  • Ein spezifisches Ausführungsbeispiel der Erfindung wird in dem abhängigen Anspruch beansprucht.
  • Die vorliegende Erfindung hat die folgenden vorteilhaften Effekte:
  • As erstes kann die parasitäre Kapazität des Dünnfilmtransistors konstant und durch einen Musterversatz unbeeinflußt gehalten werden. Als ein Ergebnis werden, wenn Dünnfilmtransistoren gemäß der Erfindung für eine Flüssigkristallanzeigevorrichtung verwendet werden, ihre einzelnen Source-Leitungen dieselbe konstante Kapazität haben. Somit kann eine Flüssigkristallanzeige mit einheitlicher Anzeigequalität und hoher Bildqualität über ein großes Bild ohne Veränderung der Verzögerungszeit eines Signals zwischen einzelnen Source-Leitungen realisiert werden.
  • Als zweites kann die parasitäre Kapazität zwischen der Source-Elektrode und der Gate-Elektrode des Dünnfilmtransistors verglichen mit jener eines herkömmlichen Dünnfilmtransistors reduziert werden. Daher kann, wenn dieser Transistor für eine Flüssigkristallanzeigevorrichtung verwendet wird, die Ansteuerschaltkreislast reduziert werden, so daß billige Ansteuer-ICs mit kleinen Chips verwendet werden können. Wenn andererseits ein Ansteuer-IC mit einer relativ hohen Ansteuerkapazität verwendet wird, kann eine Flüssigkristallanzeigevorrichtung mit einer größeren Anzahl von Abtastleitungen angesteuert werden.
  • Als drittes kann, da die parasitäre Kapazität zwischen der Drain-Elektrode und der Gate-Elektrode konstant und unbeeinflußt durch einen Musterversatz gehalten wird, und verglichen mit dem herkömmlichen Dünnfilmtransistor reduziert ist, die Haltecharakteristik der Signalspannung in der Flüssigknstallschicht verbessert werden, und ein Bild hoher Qualität mit einem hohen Kontrastverhältnis ohne Flimmern kann erreicht werden.
  • Als viertes wird es leichter, einen Schaltkreis auf einem Substrat vom aktiven Matrixtyp und einen Halteschaltkreis zu entwickeln, weil die Schaltkreiskonstante auf einem bestimmten Wert gehalten wird.
  • Als fünftes kann, da die Toleranz für einen Musterversatz auf einen vergleichsweise großen Wert eingestellt werden kann, die genaue Prozeßsteuerung, die für den herkömmlichen Dünnfilmtransistor erforderlich ist, gelockert werden, wodurch das Produktionsausbeute merklich verbessert wird.
  • Als sechstes können, da die parasitäre Kapazität ungeachtet eines Musterversatzes konstant gehalten werden kann, Veränderungen innerhalb eines Substrats oder zwischen Substraten eliminiert werden, wodurch die Qualität deutlich verbessert wird. Als Ergebnis können die Dünnfilmtransistoren auf großen Substraten verwendet werden.
  • Als siebtes ist die Charakteristik des Dünnfilmtransistors gemäß der Erfindung genau dieselbe wie jene eines herkömmlichen, so daß der kleine Strom im Ausschaltzustand und der große Strom im Einschaltzustand beibehalten werden können.
  • Als achtes kann, wenn ein Halbleiter wie beispielsweise polykristallines Silizium, der bei einer vergleichsweise hohen Temperatur von 500ºC und höher ausgebildet wird, für die Halbleiterschicht verwendet wird, die parasitäre Kapazität unbeeinflußt durch einen auf einem Schrumpfen des Substrats beruhenden Musterversatz konstant gehalten werden, wodurch eine Schaltkreiskonstante auf einem vorbestimmten Wert gehalten wird.
  • Wie es oben beschrieben ist, hat der Dünnfilmtransistor, der gemäß der Erfindung aufgebaut ist, verschiedene ausgezeichnete Effekte und kann auf verschiedenen Gebieten verwendet werden, nämlich bei einem Substrat vom aktiven Matrixtyp für Anzeigen und den peripheren Schaltkreisen davon, einem Bildsensor, einem dreidimensionalen integrierten Schaltkreis oder ähnlichem.
  • Wege zum Ausführen der Erfindung werden nachfolgend im einzelnen unter Bezugnahme auf die Zeichnung beschrieben, die nur spezifische Ausführungsbeispiele zeigt, und wobei:
  • Fig. 1(a) eine Draufsicht von oben auf einen Dünnfilmtran-sistor gemäß der Erfindung ist,
  • Fig. 1(b) eine Querschnittsansicht entlang der Linie B-B' der Fig. 1(a) ist,
  • Fig. 2(a) eine Draufsicht von oben auf einen herkömmlichen Dünnfilmtransistor ist,
  • Fig. 2(b) eine Querschnittsansicht entlang cier Linie A-A' in Fig. 2 (a) ist,
  • Fig. 3(a) bis 3(b) Draufsichten von oben sind, die zum Erklären von Problemen bei dem herkömmlichen Dünnfilmtransistor benutzt werden,
  • Fig. 4 ein Ersatzschaltbild des herkömmlichen Dünnfilmtransistors ist,
  • Fig. 5(a) bis (e) und Fig. 8 Draufsichten von oben auf einen Dünnfilmtransistor gemäß der Erfindung sind,
  • Fig. 6 ein Ersatzschaltbild davon ist,
  • Fig. 7 eine Kurve ist, die das Schrumpfen eines Substrats zeigt,
  • Fig. 9(a) und 9(b) Draufsichten von oben auf einen Dünnfilmtransistor gemäß der Erfindung bzw. einen herkömmlichen Dünnfilmtransistor sind,
  • Fig. 10 ein Ersatzschaltbild einer Flüssigkristallanzeigevorrichtung unter Verwendung von Dünnfilmtransistoren ist,
  • Fig. 11(a) bis (c) Ansteuerwellenformen der Flüssigkristallanzeigevorrichtung der Fig. 10 sind,
  • Fig. 12 eine Kurve ist, die elektrische Eigenschaften des Dünnfilmtransistors gemäß der Erfindung zeigt,
  • Fig. 13(a) eine Draufsicht von oben auf einen Dünnfilmtran-sistor gemäß einem weiteren Ausführungsbeispiel der Erfindung ist,
  • Fig. 13(b) eine Querschnittsansicht entlang der Linie C-C' der Fig. 13 (a) ist, und
  • Fig. 14(a) bis (c) Draufsichten von oben auf einen Dünnfilmtransistor gemäß der Erfindung sind.
  • Der in den Fig. 1(a) und (b) gezeigte Dünnfilmtransistor weist zwei Source-Elektroden 103 auf, die parallel zueinander auf einem isolierenden Substrat 101 aus Glas, Quarz Saphir oder ähnlichem angeordnet sind. Die zwei Source-Elektroden 103 sind aus Dünnfilmen aus Silizium wie beispielsweise polykristallinem Silizium oder amorphem Silizium, das mit Fremdatomen vom Donator- oder Akzeptor-Typ dotiert sind, hergestellt. Eine Drain-Elektrode 102 ist zwischen den zwei Source-Elektroden 103 parallel dazu angeordnet. Eine gewünschte Breite der Source-Elektroden 103 und der Drain-Elektrode 102 ist 20um oder weniger und ihre Dicke ist vorzugsweise zwischen 50 und 500 nm. Eine Halbleiterschicht 104 ist auf und zwischen den Source-Elektroden 103 und der Drain-Elektrode 102 ausgebildet und kontaktiert diese jeweils auf deren oberer Seite. Die Dicke der Halbleiterschicht 104 beträgt vorzugsweise 200nm oder weniger. Eine Source-Leitung 108 aus Metall oder einem transparenten leitenden Film kontaktiert die zwei Source-Elektroden 103, und eine Dran-Leitung 107 kontaktiert ähnlich dazu die Drain-Elektrode 102. Diese Elemente sind vollständig mit einem Gate-Isolierfilm 105 wie beispielsweise einem SiO&sub2;- oder einem SiON-(Siliziumoxynitrid)-Film bedeckt. Die Halbleiterschicht 104 ist mit einer Gate-Elektrode 106 aus Metall oder einem transparenten leitenden Film bedeckt wobei der Gate-Isolierfilm 105 dazwischen angeordnet ist. Der Gate-Isolierfilm 105 dient auch als Zwischenschichtisolierung.
  • Ein derart aufgebauter Dünnfilmtransistor entspricht einer Parallelschaltung aus zwei Dünnfilmtransistoren. Die Kanallänge des Dünnfilmtransistors ist L (Fig. 1 (a)) und der Raum zwischen den zwei Source-Elektroden 103 entspricht zweimal der Kanallänge L plus der Leitungsbreite der Drain-Elektrode 102. Die Kanalbreite W (Fig. 1(a)) entspricht dem Zweifachen der Breite der Halbleiterschicht 104.
  • Fig. 5 sind Draufsichten von oben auf diesen Dünnfilmtransistor und Fig. 6 ist sein Ersatzschaltbild.
  • Wie es in Fig. 5(a) und in Fig. 6 gezeigt ist, sind durch die Gate-Elektrode 506 und die schraffierten Abschnitte S3 und S5 mit dem Gate-Isolierfilm als Dielektrikum parasitäre Kondensatoren 601 und 602 zwischen Gate G und Source S in Fig. 6 ausgebildet. Ähnlich dazu ist durch die Gate-Elektrode 506 und den schraffierten Abschnitt 54 ein parasitärer Kondensator 603 zwischen Gate G und Drain D ausgebildet. Wie es in Fig. 5(b) gezeigt ist werden die Flächen S3, S4 und S5 konstant gehalten, wenn das Muster der Gate-Elektrode 506 in bezug auf die Source- und die Drain-Elektrode in der Richtung des Pfeils 511 verschoben wird. Dies bedeutet, daß die Kapazität der Kondensatoren 601, 602 und 603 konstant und durch den Musterversatz unbeeinflußt bleibt. Wenn das Muster der Gate-Elektrode 506 in der Richtung des Pfeils 512 verschoben wird, wie es in Fig. 5(c) gezeigt ist, werden die parasitären Kapazitäten auf dieselbe Weise konstant gehalten. Wenn das Muster der Gate-Elektrode 506 in der Richtung des Pfeils 513 gemäß der Fig. 5(d) verschoben wird, ändert sich die Fläche des Abschnitts S4 verglichen mit der Situation der Fig. 5(a) zwar nicht, aber die Flächen der Abschnitte S3 und S5 werden verändert. Aber selbst wenn die Kapazität des parasitären Kondensators 601 aufgrund dieser Veränderung erhöht wird und jene des parasitären Kondensators 602 erniedrigt wird, hat die gesamte parasitäre Kapazität auf der Source-Seite denselben Wert wie in dem Fall, in dem keine Musterverschiebung stattfindet (S6 + S7 = S3 + S5), und zwar aufgrund der Parallelschaltung der parasitären Kondensatoren 601 und 602, die in dem Ersatzschaltbild der Fig. 6 gezeigt ist. Eine Musterverschiebung in der Richtung des Pfeils 514 gemäß der Fig. 5(e) hat dasselbe Ergebnis, nämlich S8 S9 = S3 + S5. Wie es oben beschrieben ist, bleibt die parasitäre Kapazität des Dünnfilmtransistors gemäß der Erfindung konstant, auch wenn ein Musterversatz in irgendeiner Richtung verursacht wird. Somit kann eine Veränderung der parasitären Kapazitäten auf demselben Substrat oder zwischen verschiedenen Substraten eliminiert werden.
  • Ein Glassubstrat wird weit verbreitet als isolierendes Substrat für Dünnfilmtransistoren verwendet. Im allgemeinen wird, wenn ein Glassubstrat wärmebehandelt und danach auf Zimmertemperatur gekühlt wird, die äußere Dimension kleiner verglichen mit der vor der Wärmebehandlung (dies wird nachfolgend als Schrumpfen des Substrats bezeichnet). Fig. 7 ist eine Kurve, die das Schrumpfen des Substrats #7059 (hergestellt von Corning Glass Works) als Beispiel zeigt. Die Abszisse zeigt die Temperatur einer Wärmebehandlung an, und die Ordinate den Betrag des Schrumpfens pro 10cm des Substrats. Wie es in Fig. 7 gezeigt ist, wird ein wesentliches Schrumpfen des Substrats durch eine Wärmebehandlung bei einer Temperatur von 500ºC oder höher verursacht. Wenn ein Halbleiter, wie beispielsweise polykristallines Silizium, der bei einer vergleichsweise hohen Temperatur von 500ºC oder höher ausgebildet wird, als die Halbleiterschicht 504 verwendet wird, wird ein Schrumpfen des Substrats nach der Ausbildung des Halbleiters verursacht, und daher wird der Musterversatz der Halbleiterschicht 504 und der Gate-Elektrode 506 in bezug auf die Source-Elektroden 503 und die Drain-Elektrode 502 größer.
  • Dies wird genauer unter Bezugnahme auf die Fig. 8 beschrieben.
  • Source-Elektroden 801 und eine Drain-Elektrode 802 sind ausgebildet und haben ein Muster wie es in Fig. 8 gezeigt ist, und zwar vor einem Ausbilden einer Halbleiterschicht 803. Ein Schrumpfen des Substrats wird verursacht, während die Halbleiterschicht 803 ausgebildet wird. Demgemäß sollte der Musterversatz der Halbleiterschicht 803, der Gate-Elektrode 804, der Source-Leitung 805 und der Drain-Leitung 806 unter besonderer Beachtung des Schrumpfens des Substrats betrachtet werden. Ein Musterversatz aufgrund eines Ausrichtungsfehlers und einer Abstandsverschiebung einer Photomaske wird d1 genannt werden, und jener aufgrund eines Schrumpfens des Substrats d2. Der zulässige Wert des Musterversatzes 808 der Halbleiterschicht 803 in bezug auf die Source-Elektroden 801 und die Drain-Elektrode 802 ist 2d1 + d2 oder größer. Weiterhin sind zulässige Werte von Musterversätzen 807, 809, 810 und 811 von jeweils der Gate-Elektrode 804, der Source-Leitung 805, der Drain-Leitung 806 und der Halbleiterschicht 803 in bezug auf die Source-Elektroden 801 und die Drain-Elektrode 802 d1 + d2 oder größer. Wenn ein Musterversatz in irgendeiner Richtung innerhalb dieser zulässigen Werte liegt, wird die parasitäre Kapazität verglichen mit dem Fall, bei dem kein Musterversatz auftritt, nicht verändert. Dies ist insbesondere dann wirksam, wenn ein Halbleiter, der bei einer Temperatur von 500ºC oder höher auszubilden ist, wie beispielsweise polykristallines Silizium oder ähnliches, für die Halbleiterschicht 803 verwendet wird.
  • Der Unterschied zwischen der parasitären Kapazität des Dünnfilmtransistors, der gemäß der Erfindung aufgebaut ist, und jener eines herkömmlichen Transistors wird nun unter Bezugnahme auf Fig. 9 beschrieben. Fig. 9(a) ist eine Draufsicht von oben auf einen Dünnfilmtransistor, der gemäß der Erfindung aufgebaut ist. Die parasitäre Kapazität zwischen der Gate-Elektrode 904 und der Source-Elektrode 901 hängt von den Flächen der schraffierten Abschnitte 510 und 512 ab. Die Gesamtfläche (510 + 512) ist sogar dann konstant, wenn ein Musterversatz in irgendeiner Richtung auftritt, und diese Gesamtfläche ist durch Gleichung (1) wie folgt gegeben:
  • S10 + S12 = {Y2 (2d1 + W/2) + W/2 x L/2 + W/2 (d1 + d2)}(um²) (1)
  • Y2 ... Breite der Source-Elektrode 901 (um)
  • L ... Kanallänge des Dünnfilmtransistors (um)
  • W ... Kanalbreite des Dünnfilmtransistors (um)
  • Andererseits hängt die parasitäre Kapazität zwischen der Gate-Elektrode 904 und der Drain- Elektrode 902 von der Fläche des schraffierten Abschnitts S11 ab, und diese Fläche ist durch Gleichung (2) wie folgt gegeben:
  • S11 = Y1 (2d1 + W/2) + 2 x W/2 x L/2 (um²) (2)
  • Y1 ... Breite der Drain-Elektrode 902 (um)
  • Fig. 9(b) ist eine Draufsicht von oben auf den herkömmlichen Dünnfilmtransistor. Die parasitäre Kapazität zwischen der Gate-Elektrode 908 und der Source-Elektrode 905 hängt von der Fläche des schraffierten Abschnitts 513 ab. Ähnlich dazu hängt die parasitäre Kapazität zwischen der Drain-Elektrode 906 und der Gate-Elektrode 908 von der Fläche des schraffierten Abschnitts S14 ab. Wenn kein Musterversatz auftritt, gleicht die Fläche von 513 jener von 514 und ist durch Gleichung (3) wie folgt gegeben:
  • S13 = S14 = {2 (d1 + d2) W} (d1 + d2) LW/2 (um²) (3)
  • Wenn die Gate-Isolierfilme beider Transistorarten aus demselben Material hergestellt sind und dieselbe Dicke haben, kann von den parasitären Kapazitäten angenommen werden, daß sie durch die Flächen 510 bis 514 bestimmt werden.
  • Im allgemeinen ist der Musterversatz d1 aufgrund eines Ausrichtungsfehlers oder einer Abstandsverschiebung einer Fhotomaske ungefähr 3um. Das Schrumpfen des Substrats d2 beträgt ungefähr 6um pro 10cm der Substratlänge bei etwa 600ºC, wie es in Fig. 7 gezeigt ist, was eine Standardtemperatur zum Ausbilden von polykristallinem Silizium ist.
  • Demgemäß ergibt sich folgendes, wenn in die Gleichungen (1), (2) und (3) 3um für d1 und 0,6X um (X ist die Länge des Substrats in der Längsrichtung in cm) für d2 eingesetzt wird:
  • S10 + S12 = 2{Y2 (6 + W/2) + LW/4 + W/2 (3 + 0,6x)} (um²) (4)
  • S11 = Y1 (6 + W/2) + LW/2 (um) (5)
  • S13 = S14 = 2{(3 x 0,6X) + W} (3 + 0,6X) LW/2 (6)
  • Zum effektiven Reduzieren der parasitären Kapazität zwischen der Source-Elektrode und der Gate-Elektrode des Dünnfilmtransistors gemäß der Erfindung im Vergleich zu jener des herkömmlichen Dünnfilmtransistors sollte der Ausdruck
  • S10 + S12 < S13 (7)
  • erfüllt werden.
  • Ein Kombinieren der Gleichungen (4) und (6) mit dem Ausdruck (7) ergibt
  • Y < 2(3 + 0,6X)²/(12 + W) (um) (8)
  • Somit ist es möglich, die parasitäre Kapazität zwischen der Source-Elektrode und der Gate-Elektrode im Vergleich zu jener des herkömmlichen Dünnfilmtransistors zu reduzieren, wenn die Breite Y2 der Source-Elektrode den Ausdruck (8) erfüllt.
  • Fig. 10 stellt einen Ersatzschaltung einer Flüssigkristallanzeigevorrichtung unter Verwendung von Dünnfilmtransistoren dar. Für eine einzelne Source-Leitung 1003 gibt es soviele parasitäre Kondensatoren 1006 wie es Gate-Leitungen 1004 gibt. Da jedoch die Kapazität des parasitären Kondensators 1006 gemäß der Erfindung klein ist, kann die Ansteuerleistung für einen Halteschaltkreis 1001 reduziert werden, was einen kleinen und billigen LSI möglich macht. Andererseits kann mit derselben Ansteuerleistung des Halteschaltkreises wie bei dem Stand der Technik eine Flüssigkristallanzeigevorrichtung mit einer größeren Anzahl von Gate-Leitungen angesteuert werden.
  • Zum Reduzieren der parasitären Kapazität zwischen der Drain-Elektrode und der Gate-Elektrode im Vergleich mit einem herkömmlichen Dünnfilmtransistor sollte der Ausdruck
  • S11 < S14 (9)
  • erfüllt werden. Der folgende Ausdruck wird durch Einsetzen der Gleichungen (5) und (6) für S11 und S14 in den Ausdruck (9) erhalten:
  • Y1 < (6 + 1,2 + W) (3 + 0,6X)/(6 + W/2) (um) (10)
  • Es ist somit möglich, die parasitäre Kapazität zwischen der Drain-Elektrode und der Gate-Elektrode im Vergleich zu dem herkömmlichen Dünnfilmtransistor zu reduzieren, wenn die Breite Y1 der Drain-Elektrode den Ausdruck (10) erfüllt.
  • Fig. 11 stellt allgemeine Ansteuerwellenformen für eine Flüssigkristallanzeigevorrichtung unter Verwendung von Dünnfilmtransistoren dar. Fig. 11(a) zeigt ein Gate-Signal, das zum Leitendmachen der Dünnfilmtransistoren einer Gate-Leitung an diese angelegt wird, wobei die Transistoren verschiedener Leitungen auf einer Zeitmultiplexbasis leitend gemacht werden. Das Datensignal, das in Fig. 11 (b) dargestellt ist, wird synchron mit dem Gate-Signal an die Source- Leitung angelegt und wird durch die Dünnfilmtransistoren zu der Flüssigkristallschicht übertragen. Wenn die Dünnfilmtransistoren der nächsten Leitung durch das jeweilige Gate-Signal leitend gemacht werden, müssen die Dünnfilmtransistoren der gegenwärtigen Leitung nichtleitend gemacht werden, um die Flüssigkristallschicht von der Source-Leitung zu isolieren. Das in der Flüssigkristallschicht gespeicherte Datensignal muß bis zum nächsten Abtasten der gegenwärtigen Leitung gehalten werden. Fig. 11 (c) stellt die Spannungsänderung an der Flüssigkristallschicht eines Pixels dar, der mit einem Dünnfilmtransistor verbunden ist. Die in Fig. 11(c) gezeigte Spannungsänderung DV wird verursacht, wenn der Dünnfilmtransistor von seinem EIN-Zustand zu seinem AUS-Zustand geändert wird. DV wird durch das Verhältnis der parasitären Kapazität Cp zwischen der Drain-Elektrode und der Gate-Elektrode des Dünnfilmtransistors zu der Kapazität Clc der Flüssigkristallschicht bestimmt und wird wie folgt ausgedrückt:
  • DV Cp / Cp + Clc
  • Das heißt wenn die parasitäre Kapazität Cp kleiner als jene des herkömmlichen Dünnfilmtransistors ist, wird DV reduziert. Ein reduziertes DV verbessert die Haltecharakteristik und erlaubt, daß ein hohes Kontrastverhältnis ohne Flimmern erreicht wird, das zum Erreichen eines Bildes hoher Qualität notwendig ist. Weiterhin kann, da eine Veränderung oder Streuung der parasitären Kapazität aufgrund eines Musterversatzes sogar bei einer großen Flüssigkristallanzeigevorrichtung im wesentlichen vermieden wird, eine große Flüssigkristallanzeige mit hoher Bildqualität realisiert werden.
  • Wenn der Dünnfilmtransistor gemäß der Erfindung für einen Bildsensor oder einen dreidimensionalen integrierten Schaltkreis verwendet wird, kann die Schaltkreiskonstante einem gewünschten Wert angenähert werden, um eine hohe Leistungsfähigkeit zu erreichen.
  • Fig. 12 ist eine Kurve, die die elektrischen Charakteristiken eines Dünnfilmtransistors zeigt, der gemäß der vorliegenden Erfindung aufgebaut ist. Die Abszisse zeigt die Gate-Spannung VGS und Ordinate zeigt den Logarithmus des Drain-Stroms Id. Die Drain-Spannung Vd, die Kanallänge und die Kanalbreite sind 4V, 20um bzw. 10um. Polykristallines Silizium mit einer Dicke von 20nm wird für die Halbleiterschicht verwendet, wie es in Fig. 12 klar gezeigt ist, der Dünnfilmtransistor hat einen kleinen AUS-Strom und einen großen EIN-Strom, und somit hat der Dünnfilmtransistor gemäß der Erfindung im wesentlichen dieselben Charakteristiken wie der herkömmliche.
  • Fig. 13 stellt ein alternatives Ausführungsbeispiel des Dünnfilmtransistors der vorliegenden Erfindung dar. Fig. 13(a) ist eine Draufsicht von oben auf den Dünnfilmtransistor gemäß dem zweiten Ausführungsbeispiel, und Fig. 13(b) ist eine Querschnittsansicht entlang der Linie C-C' in Fig. 13(a). Auf einem isolierenden Substrat 1301 sind eine Source-Elektrode 1303 und eine Drain-Elektrode 1302 aus einem Dünnfilm aus Silizium wie beispielsweise polykristallinem Silizium oder amorphem Silizium, das mit Fremdatomen vom Donator- oder Akzeptor-Typ dotiert ist, parallel zueinander angeordnet. Der Abstand zwischen beiden Elektroden ist die Kanallänge L des Transistors, und die Dicke des Dünnfilms sollte vorzugsweise zwischen 50 und 500nm sein. Eine Halbleiterschicht 1304 eines Dünnfilms aus Silizium wie beispielsweise polykristallinem Silizium oder amorphem Silizium ist zum Kontaktieren beider Elektroden 1303 und 1302 jeweils auf ihrer oberen Seite ausgebildet. Die Dicke der Halbleiterschicht 1304 ist vorzugsweise 200nm oder weniger. Eine Source-Leitung 1308 aus Metall oder einem transparenten leitenden Film oder ähnlichem kontaktiert die Source-Elektrode 1303, und eine Drain-Leitung 1307 kontaktiert die Drain-Elektrode 1302. Diese Elemente sind vollständig mit einem Gate- Isolierfilm 1305 aus SiO&sub2;, SiN&sub2;, SiON oder ähnlichem bedeckt. Weiterhin ist die Halbleiterschicht 1304 durch eine Gate-Elektrode 1306 aus Metall oder einem transparenten leitenden Film oder ähnlichem vollständig bedeckt wobei der Gate-Isolierfilm 1305 dazwischen angeordnet ist. Der Gate-Isolierfilm 1305 dient auch ein Zwischenschicht-Isolierfilm zur Isolierung zwischen Verdrahtungen.
  • Bei einem Dünnfilmtransistor, der aufgebaut ist, wie es oben erklärt ist, bleiben, wenn ein Musterversatz der Gate-Elektrode 1404 in der Richtung des Pfeils 1405 verursacht wird, wie es in Fig. 14(b) gezeigt ist, die Flächen der Überlappung zwischen der Gate-Elektrode 1404 einerseits und der Source-Elektrode 1401 und der Drain-Elektrode 1402 andererseits ohne Änderung konstant. Weiterhin ist das Ergebnis dasselbe, wenn das Muster der Gate-Elektrode 1404 in der Richtung des Pfeils 1406 verschoben wird, wie es in Fig. 14(c) gezeigt ist. Folglich wird die parasitäre Kapazität des Dünnfilmtransistors im wesentlichen nicht durch einen derartigen Musterversatz beeinflußt.
  • Das Ausführungsbeispiel betrifft einen Dünnfilmtransistor mit einem Aufbau, wie es in Fig. 2(b) gezeigt ist. Es ist offensichtlich, daß ein Dünnfilmtransistor mit einem umgekehrt gestaffelten Aufbau (wo die Gate-Elektrode unter und Drain und Source über der Halbleiterschicht angeordnet sind) denselben Effekt zeigt. Weiterhin zeigt ein Dünnfilmtransistor mit drei oder mehr Source-Elektroden genau denselben Effekt.

Claims (2)

1. Dünnfilmtransistor, der auf einem Substrat (101) aufweist: eine Source-Leitung (108), die sich in einer ersten Richtung erstreckt, eine Source-Elektrode (103), die mit der Source-Leitung verbunden ist, eine Drain-Elektrode (102), eine Halbleiterschicht (104), die die Source- und die Drain-Elektrode kontaktiert, eine Gate-Isolierschicht (105) und eine Gate-Elektrode (106), wobei die Source- und die Drain-Elektrode (103, 102) als parallele längliche Streifen ausgebildet sind, die sich in einer zweiten Richtung erstrecken, die im wesentlichen rechtwinklig zu der ersten Richtung ist, die Halbleiterschicht (104) und die Gate-Elektrode (106) als längliche Streifen ausgebildet sind, die sich in der ersten Richtung erstrecken, und die Gate- Elektrode (106) die Halbleiterschicht (104) unter Zwischenlage des Gate-Isolierfilms (105) vollständig bedeckt, wobei die Fläche der Gate-Elektrode (106) größer als jene der Halbleiterschicht (104) ist.
2. Dünnfilmtransistor nach Anspruch 1, wobei n Source-Elektroden (103) (n &ge; 2) parallel zueinander und um vorbestimmte Zwischenräume voneinander beabstandet vorgesehen sind, und wobei n - 1 Drain-Elektroden (102) parallel zu den Source-Elektroden (103) vorgesehen sind, wobei jede Drain-Elektrode an dem zentralen Abschnitt eines jeweiligen der Zwischenräume zwischen den Source-Elektroden (103) angeordnet ist.
DE89104568T 1988-03-18 1989-03-15 Dünnfilmtransistor. Expired - Lifetime DE68909973T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63064960A JPH01238170A (ja) 1988-03-18 1988-03-18 薄膜トランジスタ
JP63069988A JPH01243033A (ja) 1988-03-24 1988-03-24 薄膜トランジスタ

Publications (2)

Publication Number Publication Date
DE68909973D1 DE68909973D1 (de) 1993-11-25
DE68909973T2 true DE68909973T2 (de) 1994-03-24

Family

ID=26406108

Family Applications (1)

Application Number Title Priority Date Filing Date
DE89104568T Expired - Lifetime DE68909973T2 (de) 1988-03-18 1989-03-15 Dünnfilmtransistor.

Country Status (5)

Country Link
US (1) US5097297A (de)
EP (1) EP0333151B1 (de)
KR (1) KR970008455B1 (de)
DE (1) DE68909973T2 (de)
HK (1) HK106597A (de)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3009438B2 (ja) * 1989-08-14 2000-02-14 株式会社日立製作所 液晶表示装置
US6190933B1 (en) * 1993-06-30 2001-02-20 The United States Of America As Represented By The Secretary Of The Navy Ultra-high resolution liquid crystal display on silicon-on-sapphire
JP3897826B2 (ja) * 1994-08-19 2007-03-28 株式会社半導体エネルギー研究所 アクティブマトリクス型の表示装置
US5926701A (en) * 1994-12-21 1999-07-20 Sony Electronics, Inc. Thin film transistor fabrication technique
JP3402909B2 (ja) * 1996-03-12 2003-05-06 アルプス電気株式会社 薄膜トランジスタ装置及び液晶表示装置
US5808317A (en) * 1996-07-24 1998-09-15 International Business Machines Corporation Split-gate, horizontally redundant, and self-aligned thin film transistors
JPH1048610A (ja) * 1996-07-31 1998-02-20 Furontetsuku:Kk 液晶表示素子
JP2001051293A (ja) * 1999-07-29 2001-02-23 Internatl Business Mach Corp <Ibm> 薄膜トランジスタ、液晶表示パネル、薄膜トランジスタの製造方法
KR100606963B1 (ko) * 2000-12-27 2006-08-01 엘지.필립스 엘시디 주식회사 액정 디스플레이 패널 및 그의 제조방법
GB0112563D0 (en) * 2001-05-23 2001-07-18 Koninl Philips Electronics Nv Active plate
US6933527B2 (en) 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1326273B1 (de) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP2003204067A (ja) * 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
KR100979926B1 (ko) * 2002-03-05 2010-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체소자 및 그것을 사용한 반도체장치
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
KR100905470B1 (ko) * 2002-11-20 2009-07-02 삼성전자주식회사 박막 트랜지스터 어레이 기판
US20040246280A1 (en) * 2003-06-06 2004-12-09 Credelle Thomas Lloyd Image degradation correction in novel liquid crystal displays
US7218301B2 (en) * 2003-06-06 2007-05-15 Clairvoyante, Inc System and method of performing dot inversion with standard drivers and backplane on novel display panel layouts
US7397455B2 (en) * 2003-06-06 2008-07-08 Samsung Electronics Co., Ltd. Liquid crystal display backplane layouts and addressing for non-standard subpixel arrangements
US8035599B2 (en) 2003-06-06 2011-10-11 Samsung Electronics Co., Ltd. Display panel having crossover connections effecting dot inversion
US7209105B2 (en) * 2003-06-06 2007-04-24 Clairvoyante, Inc System and method for compensating for visual effects upon panels having fixed pattern noise with reduced quantization error
US7187353B2 (en) * 2003-06-06 2007-03-06 Clairvoyante, Inc Dot inversion on novel display panel layouts with extra drivers
US7791679B2 (en) 2003-06-06 2010-09-07 Samsung Electronics Co., Ltd. Alternative thin film transistors for liquid crystal displays
KR101080356B1 (ko) * 2003-10-13 2011-11-04 삼성전자주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 표시 장치
KR101019045B1 (ko) * 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
CN101246892B (zh) * 2004-01-28 2010-06-16 夏普株式会社 有源矩阵基板及显示装置
JP4108078B2 (ja) * 2004-01-28 2008-06-25 シャープ株式会社 アクティブマトリクス基板及び表示装置
SG115733A1 (en) * 2004-03-12 2005-10-28 Semiconductor Energy Lab Thin film transistor, semiconductor device, and method for manufacturing the same
US7590299B2 (en) * 2004-06-10 2009-09-15 Samsung Electronics Co., Ltd. Increasing gamma accuracy in quantized systems
GB0426563D0 (en) 2004-12-03 2005-01-05 Plastic Logic Ltd Alignment tolerant patterning on flexible substrates
TWI283073B (en) * 2005-12-14 2007-06-21 Au Optronics Corp LCD device and fabricating method thereof
JP2008042043A (ja) * 2006-08-09 2008-02-21 Hitachi Ltd 表示装置
KR20080030799A (ko) * 2006-10-02 2008-04-07 삼성전자주식회사 박막 트랜지스터 기판
TWI322508B (en) * 2006-12-12 2010-03-21 Au Optronics Corp Thin film transistor structure
CN100451796C (zh) * 2006-12-26 2009-01-14 友达光电股份有限公司 薄膜晶体管结构
EP2120089B1 (de) * 2007-02-09 2015-05-20 Sharp Kabushiki Kaisha Aktivmatrixsubstrat und damit ausgestattete flüssigkristallschirm, flüssigkristallanzeigeeinheit, flüssigkristallanzeigeeinrichtung und fernsehempfänger
EP2159632A4 (de) * 2007-06-28 2011-08-10 Sharp Kk Aktivmatrixsubstrat, flüssigkristallschirm, flüssigkristallanzeigeeinheit, flüssigkristallanzeigeeinrichtung, fernsehempfänger und verfahren zum herstellen eines flüssigkristallschirms
US7897929B2 (en) 2007-12-06 2011-03-01 General Electric Company Reduced cost pixel design for flat panel x-ray imager
KR101406889B1 (ko) * 2007-12-24 2014-06-13 삼성디스플레이 주식회사 박막트랜지스터 및 그의 제조 방법
KR101367129B1 (ko) 2008-07-08 2014-02-25 삼성전자주식회사 씬 필름 트랜지스터 및 그 제조 방법
US7932519B1 (en) 2009-12-28 2011-04-26 Century Display(Shenzhen)Co.,Ltd. Pixel structure
US9312260B2 (en) 2010-05-26 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
US8362573B2 (en) * 2010-05-26 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
US8473888B2 (en) 2011-03-14 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of designing integrated circuits
CN105140243A (zh) * 2015-09-24 2015-12-09 重庆京东方光电科技有限公司 阵列基板及其制作方法、显示装置
CN110838512B (zh) * 2018-08-16 2023-02-28 立锜科技股份有限公司 高压元件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1789084B2 (de) * 1961-08-17 1973-05-30 Rca Corp., New York, N.Y. (V.St.A.) Duennschicht-verknuepfungsglied und verfahren zu seiner herstellung
GB2081018B (en) * 1980-07-31 1985-06-26 Suwa Seikosha Kk Active matrix assembly for display device
US4770498A (en) * 1982-07-12 1988-09-13 Hosiden Electronics Co., Ltd. Dot-matrix liquid crystal display
US4597001A (en) * 1984-10-05 1986-06-24 General Electric Company Thin film field-effect transistors with tolerance to electrode misalignment
JPS61108171A (ja) * 1984-11-01 1986-05-26 Toshiba Corp 薄膜電界効果トランジスタ
JPH0740101B2 (ja) * 1985-04-23 1995-05-01 旭硝子株式会社 薄膜トランジスタ
FR2585167B1 (fr) * 1985-07-19 1993-05-07 Gen Electric Structures conductrices redondantes pour affichages a cristaux liquides commandes par des transistors a effet de champ en couche mince
FR2586859B1 (fr) * 1985-08-27 1987-11-20 Thomson Csf Procede de fabrication d'un transistor de commande pour ecran plat de visualisation et element de commande realise selon ce procede
JPS62150887A (ja) * 1985-12-25 1987-07-04 Nec Corp 薄膜電界効果型トランジスタ
FR2599559B1 (fr) * 1986-05-30 1989-05-05 Gen Electric Transistor a effet de champ a couches minces tolerant des defauts d'alignement d'electrodes
JPS63151083A (ja) * 1986-12-16 1988-06-23 Hitachi Ltd 薄膜半導体装置
JPS63265223A (ja) * 1987-04-23 1988-11-01 Alps Electric Co Ltd 薄膜トランジスタアレイおよびその製法

Also Published As

Publication number Publication date
EP0333151A3 (en) 1990-05-23
KR970008455B1 (en) 1997-05-24
DE68909973D1 (de) 1993-11-25
EP0333151B1 (de) 1993-10-20
US5097297A (en) 1992-03-17
HK106597A (en) 1997-08-22
EP0333151A2 (de) 1989-09-20

Similar Documents

Publication Publication Date Title
DE68909973T2 (de) Dünnfilmtransistor.
DE69021513T2 (de) Anzeigevorrichtung mit aktiver Matrix.
DE69017262T2 (de) Aktiv-Matrix-Anzeigevorrichtung und Verfahren zu ihrer Herstellung.
DE3750573T2 (de) Dünnschicht-Transistoranordnung für Anzeigetafel aus Flüssigkristallen.
DE69127866T2 (de) Flüssigkristallanzeigevorrichtung
DE68921591T2 (de) Flüssigkristall-Anzeigevorrichtung.
DE69305393T2 (de) Flüssigkristall-Farbanzeigerät
DE69124009T2 (de) Dünnfilmtransistor und Verfahren zur Herstellung
DE3783870T2 (de) Transistor-gesteuerter elektrooptischer anzeigeschirm und verfahren zu seiner herstellung.
DE69121616T2 (de) Flüssigkristall-Anzeigevorrichtung
DE69120329T2 (de) Anzeigevorrichtung mit aktiver Matrix
DE68921567T2 (de) Flüssigkristallanzeigetafel mit verminderten Pixeldefekten.
DE69110531T2 (de) Aktiv-Matrix-Anzeigevorrichtung mit Dünnfilmtransistorstruktur.
DE68912482T2 (de) Dünnfilm-Transistoren, ihre Verfahren zur Herstellung und Anzeigeeinrichtung, die mit solchen Transistoren hergestellt sind.
DE3855168T2 (de) Aktives Farb-Flüssigkristallanzeigeelement
DE69024007T2 (de) Halbleiteranordnung aus amorphem Silizium.
DE19712233C2 (de) Flüssigkristallanzeige und Herstellungsverfahren dafür
DE3348083C2 (de)
DE10150432B4 (de) Arraysubstrat für eine Flüssigkristallanzeige und Verfahren zu dessen Herstellung
DE19605669B4 (de) Aktivmatrix-Anzeigevorrichtung
DE68920130T2 (de) Flüssigkristallanzeige mit aktiver Matrix.
DE3750855T2 (de) Anzeigegerät.
DE19828591B4 (de) Flüssigkristallanzeige mit einem hohen Öffnungsverhältnis und ein Verfahren zur Herstellung derselben
DE3640174C2 (de)
DE3886198T2 (de) Flüssigkristall-Anzeigevorrichtung.

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Free format text: HOFFMANN, E., DIPL.-ING., PAT.-ANW., 82166 GRAEFELFING