DE3640174C2 - - Google Patents

Description

Die vorliegende Erfindung betrifft allgemein Transistoren und insbesondere die Anordnung eines Dünnfilm-Transistors (im Folgenden als TFT bezeichnet), die eine Struktur aufweist, die zur Verbesserung der Ausbeute bei ihrer Herstellung führt.

In neuerer Zeit werden bei der Flüssigkristall-Anzeige einer aktiven Matrix ausgedehnte Untersuchungen an Substraten für eine aktive Matrix durchgeführt, bei denen TFTs in Form einer Matrix auf einem isolierenden Substrat gebildet werden. Zu den für die TFTs eingesetzten halbleitenden Materialien zählen Poly-Si, a-Si (amorphes Si), Te, CdSe etc.

Der Aufbau eines aus Appl. Phys. Lett., Vol 41, No 5, 1982 bekannten TFT unter Verwendung von a-Si wird anhand der Fig. 1 und 2 beschrieben. Der bekannte TFT umfaßt ein Glas-Substrat 1 und eine Gate-Bus-Leiste 3, die die Gate-Elektroden 2 auf dem Glas-Substrat 1 verbindet. Die Gate-Bus-Leiste 3 hat eine Dicke von 100 bis 400 nm (1000 bis 4000 Å) und ist aus solchen Metallen wie Ta, Mo, Ti, Al etc. hergestellt. Ein Gate-Isolierfilm 4, mit dem das Glas-Substrat 1 und die Gate-Elektrode 2 beschichtet sind, ist ein Film mit einer Film-Dicke von 100 bis 300 nm (1000 bis 3000 Å), der aus Siliciumnitrid (im folgenden als "SiNx" bezeichnet) mit Hilfe eines Plasma-CVD-Verfahrens (der chemischen Abscheidung aus der Dampfphase) hergestellt ist. In Fig. 1 ist der Gate-Isolierfilm 4 nicht eingezeichnet. Eine a-Si-Schicht 5, die als halbleitende Schicht für den TFT wirkt und als Schicht auf dem Gate-Isolierfilm 4 aufgebracht ist, wird mit einer Film-Dicke von 10 bis 300 nm (100 bis 3000 Å) durch Einsatz des Plasma-CVD-Verfahrens gebildet. Ein zweiter Isolierfilm 6, der durch einen SiNx-Film mit einer Dicke von 100 bis 500 nm (1000 bis 5000 Å) gebildet wird, wird durch Anwendung des Plasma-CVD-Verfahrens auf der a-Si-Schicht 5 hergestellt. Source-Elektroden 7 und eine Source-Bus-Leiste 8 zum Verbinden der Source-Elektroden 7 werden in rechten Winkeln zu der Gate-Bus-Leiste 3 ausgebildet. Die Source-Bus-Leiste 8 weist eine Mehrzahl von abzweigenden Teilstücken 8 a auf, die in vorher festgelegten Abständen angeordnet sind. Jeder der TFTs wird so gebildet, daß er an seiner Mitte an jedem der abzweigenden Teilstücke 8 a angeordnet ist. Die Source-Elektrode 7 und eine Drain-Elektrode 9 haben jeweils eine Film-Dicke von 200 bis 1000 nm (2000 bis 10 000 Å) und sind aus solchen Metallen wie Mo, Ti, Al etc. hergestellt.

Es ist wünschenswert, daß ein a-Si-Film 10 mit einer Dicke von 10 bis 100 nm (100 bis 1000 Å), der mit Phosphor dotiert ist, zwischen der Drain-Elektrode 9 und der a-Si-Schicht 5 angeordnet ist, weil Ohm'scher Kontakt zwischen der Source-Elektrode 7 und der a-Si-Schicht 5 und zwischen der Drain-Elektrode 9 und der a-Si-Schicht 5 herbeigeführt wird. Auf diese Weise werden die TFTs in Form einer Anordnung an den Schnittstellen zwischen den Gate-Bus-Leisten 3 und den Source-Bus-Leisten 8 gebildet. Weiterhin wird eine Bildelement-Elektrode 11, die aus einem transparenten und elektrisch leitfähigen Film aus, beispielsweise, Indiumoxid, besteht, in Kontakt mit der Drain-Elektrode 9 gebildet.

In dem bekannten, die TFT-Anordnung benutzenden Substrat der aktiven Matrix wird jeder Schnittpunkt der Matrix mit Hilfe einer linear-sequentiellen Methode angetrieben. Ein Abtast-Signal wird nämlich von einer abzutastenden Gate- Bus-Leiste her eingegeben, und ein Daten-Signal wird von jeder Source-Bus-Leiste her eingegeben. Zwischen den Gate-Bus-Leisten und den Source-Bus-Leisten wird eine Anzahl von Schnittstellen gebildet. Beispielsweise gibt es in einer Matrix von 250×250 62 500 Schnittstellen zwischen den Gate-Bus-Leisten und den Source-Bus-Leisten. Wenn nun nur an einer der vielen Schnittstellen zwischen den Gate-Bus-Leisten und den Source-Bus-Leisten ein Leck auftritt, wird notwendigerweise zum Zeitpunkt der Anzeige ein kreuzförmiger Leitungsdefekt zwischen der entsprechenden Gate-Bus-Leiste und der entsprechenden Source- Bus-Leiste erzeugt, so daß die Anzeige nicht praktisch eingesetzt werden kann, und auf diese Weise wird die Ausbeute des Substrats der aktiven Matrix Null. Aus diesem Grunde ist es erforderlich, mit zunehmender Zahl der Gate-Bus-Leisten und der Source-Bus-Leisten die Isolierung zwischen den Gates und den Sources mit größerem Nachdruck vorzunehmen.

Aufgrund der mit Hilfe verschiedener Methoden durchgeführten Untersuchung der Leck-Stellen zwischen den Gates und den Sources haben die Erfinder der vorliegenden Erfindung gefunden, daß die Lecks (Isolierfehler) besonders häufig an Schnittstellen (unterbrochen schraffierter Teil in Fig. 1) zwischen einer Kante von Gate und Source auftreten. Als Grund hierfür wird angenommen, daß, da die Film-Dicke des Gate-Isolierfilms größer als diejenige oder im wesentlichen gleich derjenigen der Gate-Elektrode ist, die Gate-Bus-Leiste an ihrem Kantenteil eine geringere Film-Dicke aufweist, so daß dort eine geringere dielektrische Durchschlagfestigkeit herrscht, und daß ein stufenförmiges Teilstück des Gate-Isolierfilms in bezug auf sein Isoliervermögen einem ebenen Teilstück des Gate- Isolierfilms aufgrund des Unterschieds der Film-Eigenschaften zwischen dem ebenen Teil und dem stufenförmigen Teil unterlegen ist.

Der Aufbau eines anderen TFT vom Feldeffekt-Typ aus dem Stand der Technik unter Verwendung von a-Si wird anhand der Fig. 3 und 4 beschrieben. Der TFT des Standes der Technik umfaßt ein isolierendes Substrat 410 aus Glas oder dergleichen und eine Gate-Elektrode 401 mit einer Dicke von 100 bis 400 nm (1000 bis 4000 Å). Weiterhin werden mit Hilfe des Plasma-CVD-Verfahrens ein Gate- Isolierfilm 402 mit einer Dicke von 100 bis 300 nm (1000 bis 3000 Å), ein a-Si-Film 403 mit einer Dicke von 10 bis 300 nm (100 bis 3000 Å) und ein Isolier-Schutzfilm 404 mit einer Dicke von 100 bis 500 nm (1000 bis 5000 Å) kontinuierlich schichtweise übereinander im Vakuum aufgebracht. Nachdem der Isolier-Schutzfilm 404 der Musterbildung unterworfen worden ist, werden anschließend ein n⁺-a-Si-Film 405 mit einer Dicke von 10 bis 100 nm (100 bis 1000 Å), der mit Phosphor dotiert ist, und ein metallischer Source/Drain-Film 406 schichtweise aufgetragen. Durch Musterbildung des metallischen Source/Drain-Films 406 werden aus dem metallischen Source/Drain-Film 406 eine Source-Elektrode 407 und eine Drain-Elektrode 408 gebildet. Es ist ausdrücklich anzumerken, daß der Isolier-Schutzfilm 404 dazu dient, den a-Si-Film 403 zum Zeitpunkt der Musterbildung des n⁺-a-Si-Films 405 vor dem Ätzmittel zu schützen. Darüber hinaus wird, obwohl nicht speziell eingezeichnet, eine Bildelement-Elektrode in Kontakt mit der Drain-Elektrode 408 gebildet. Auf diese Weise werden die TFTs und die Bildelemente in Form einer Anordnung an den Schnittstellen zwischen den Gate-Elektroden 401 und den Source-Elektroden 407 gebildet.

Bei dem im Vorstehenden dargestellten Stand der Technik tritt jedoch ein Problem dahingehend auf, daß der Gate- Isolierfilm 402 mit einer Dicke von 100 bis 300 nm (1000 bis 3000 Å), der aus SiO₂, SiNx etc. hergestellt ist, durch Flußsäure bei den Verfahren zum Ätzen des n⁺-a-Si- Films oder des a-Si-Films, der Source-Drain-Elektrode etc. unter Verwendung Flußsäure enthaltender Ätzmittel leicht beschädigt wird, wobei keine Dotierung in dem a-Si-Film, der Source-Drain-Elektrode etc. durchgeführt wird. Insbesondere hat der Gate-Isolierfilm 402 an einem Kantenteil der Gate-Elektrode 401 nicht nur eine geringere Film-Dicke, sondern er unterliegt dort aufgrund seiner Film-Eigenschaften auch eher der Gefahr, durch Flußsäure beschädigt zu werden. Dementsprechend erleidet an den in Fig. 3 eingekreisten Stellen, d. h. an den Schnittstellen zwischen dem Kantenteil der Gate-Elektrode und dem Kantenteil der Source/Drain-Elektrode, der Gate-Isolierfilm 402 Beschädigungen durch Flußsäure, so daß die dielektrische Durchschlagsfestigkeit des Gate-Isolierfilms 402 abnimmt und es aus diesem Grunde wahrscheinlich ist, daß dort ein Leck zwischen Gate und Source in unerwünschter Weise auftritt.

Es ist die Aufgbe der vorliegenden Erfindung, eine besondere Anordnung eines Dünnfilm-Transistors zu entwickeln, die zur Verbesserung der Ausbeute bei ihrer Herstellung führt. Wie die Erfinder der vorliegenden Erfindung fanden, wird diese Ausbeute durch Lecks (Isolierfehler) besonders häufig an Schnittstellen (unterbrochen schraffiertes Teil in Fig. 1) zwischen einer Kante von Gate und Source auftreten.

Eine konkrete Aufgabe der vorliegenden Erfindung ist es deshalb, eine Dünnfilmtransistoranordnung bereitzustellen, in der entsprechend der Fig. 6 eine Source-Bus- Leiste 108 nicht ohne weiteres an den Schichten 104, 105 und 106 abreißt, speziell sollen die Enden der Isolierschicht 104, der Halbleiterschicht 105 und der Isolierschicht 106 so voneinander abweichen, daß sich treppenförmige Abstufungen ergeben.

Mittels dieser Bauweise der TFT-Anordnung der vorliegenden Erfindung erfolgt die Isolierung an den Schnittstellen zwischen der Gate-Bus-Leiste und der Source-Bus- Leiste wirksamer, und die Ausbeute an TFT-Anordnungen wird aufgrund der Verhütung des Auftretens von Lecks zwischen Gate und Source verbessert. Aus diesem Grunde kann eine Flüssigkristall-Anzeigeeinheit, die das TFT- Anordnungs-Substrat verwendet, einfach und zuverlässig hergestellt werden.

Die Lösung der Aufgabe der vorliegenden Erfindung erfolgt durch einen Gegenstand mit den Merkmalen des Anspruchs 1.

Fig. 1 zeigt im Ausschnitt eine Draufsicht von oben auf eine TFT-Anordnung des Standes der Technik (auf die bereits Bezug genommen wurde).

Fig. 2 zeigt eine Schnittansicht längs der Geraden II-II in Fig. 1 (auf die bereits Bezug genommen wurde).

Fig. 3 zeigt im Ausschnitt eine Draufsicht von oben auf eine andere TFT-Anordnung des Standes der Technik (auf die bereits Bezug genommen wurde).

Fig. 4 zeigt eine Schnittansicht längs der Geraden IV-IV in Fig. 3 (auf die bereits Bezug genommen wurde).

Fig. 5 zeigt im Ausschnitt eine Draufsicht von oben auf eine TFT-Anordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.

Fig. 6 zeigt eine Schnittansicht längs der Geraden VI-VI in Fig. 5.

Fig. 7A bis 7D zeigen Darstellungen, die die Fertigungsverfahren für die TFT-Anordnung der Fig. 5 erläutern.

Fig. 8 zeigt eine Ansicht ähnlich derjenigen der Fig. 5, die insbesondere eine zweite Ausführungsform der vorliegenden Erfindung darstellt.

Fig. 9 zeigt eine Schnittansicht längs der Geraden IX-IX in Fig. 8.

Fig. 10A bis 10D zeigen Darstellungen, die die Fertigungsverfahren für die TFT-Anordnung der Fig. 8 erläutern.

Fig. 11 zeigt im Ausschnitt eine Draufsicht von oben auf eine TFT-Anordnung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.

Fig. 12A bis 12C zeigen Schnittansichten längs der Geraden XII-XII in Fig. 11.

Fig. 12D zeigt eine Schnittansicht längs der Geraden XII′-XII′ in Fig. 11.

Vor der Fortführung der Beschreibung ist anzumerken, daß in verschiedenen Darstellungen der beigefügten Zeichnungen gleiche Teile durch gleiche Bezugszahlen bezeichnet sind.

In Fig. 5 und Fig. 6 ist eine TFT-Anordnung K 1 gemäß einer ersten Ausführungsform der vorliegenden Erfindung dargestellt. Die TFT-Anordnung K 1 wird auf einem Träger- Substrat, etwa einem Glas-Substrat 101 etc., gebildet und umfaßt eine Gate-Elektrode 102, eine Gate-Bus-Leiste 103, einen Gate-Isolierfilm 104, eine als halbleitende Schicht des TFT wirkende a-Si-Schicht 105, eine zweite Isolierschicht 106 aus SiNx, eine Source-Elektrode 107, eine Source-Bus-Leiste 108, eine Drain-Elektrode 109 und eine Bildelement-Elektrode 110. Fig. 5 zeigt einen Schnittstellen- Teil zwischen der Gate-Bus-Leiste 103 und der Source-Bus-Leiste 108. Die TFT-Anordnung ist so erfolgt, daß sie den Schnittstellen zwischen den Gate-Bus-Leisten 103 und den Source-Bus-Leisten 108 entspricht. In dieser Ausführungsform erstreckt sich nach dem Aufbringen der zweiten Isolierschicht 106 auf die a-Si-Schicht 105 ein Kantenteil der zweiten Isolierschicht 106 entlang der Gate-Bus-Leiste 103, so daß er oberhalb der Source-Bus- Leiste 108 in solcher Weise angeordnet ist, daß die zweite Isolierschicht 106 an einer Schnittstelle zwischen der Gate-Bus-Leiste 103 und der Source-Bus-Leiste 108 eingelagert ist, wodurch Lecks zwischen Gate und Source drastisch vermindert werden. Die Source-Elektrode 107 ist mit einem Abzweigteil der Source-Bus-Leiste 108 verbunden, während die Bildelement-Elektrode 110 mit der Drain-Elektrode 109 verbunden ist. Wenn nun die a-Si- Schicht 105 ebenfalls an der Schnittstelle zwischen der Gate-Bus-Leiste 103 und der Source-Bus-Leiste 108 eingelagert ist, können Lecks zwischen Gate und Source noch weiter vermindert werden.

Die TFT-Anordnung K 1 mit dem in Fig. 5 dargestellten Aufbau wird beispielsweise so hergestellt, wie es in den Fig. 7A bis 7D dargestellt ist. Die Fig. 7A bis 7D illustrieren die Herstellungsverfahren der TFT-Anordnung K 1 und sind Schnittansichten entlang der Geraden VII-VII in Fig. 5. Zu Beginn wird eine Schicht aus Ta (Tantal) mit einer Dicke von 200 nm (2000 Å) durch Aufstäuben mit der ganzen Oberfläche des Glas-Substrates 101 verbunden und dann durch Ätzen in die in Fig. 5 dargestellte Form der Gate-Bus-Leiste 103 gemustert, wodurch die Gate-Elektrode 102 gebildet wird, wie in Fig. 7A dargestellt ist. Wie später beschrieben wird, wird die halbleitende Schicht über der Gate-Elektrode 102 aufgebracht, so daß ein Betriebsteil des TFT gebildet wird. Anschließend werden, wie in Fig. 7B dargestellt ist, unter Einsatz der Plasma- CVD-Methode ein SiNx-Film mit einer Dicke von 300 nm (3000 Å), der als Gate-Isolierfilm 104 wirkt, die a-Si- Schicht 105 mit einer Dicke von 150 nm (1500 Å), die als halbleitende Schicht wirkt, und ein SiNx-Film mit einer Dicke von 200 nm (2000 Å), der als zweiter Isolierfilm 106 wirkt, nacheinander und vollständig kontinuierlich miteinander verbunden. Dann wird der obere SiNx-Film zu dem in Fig. 5 dargestellten Muster des zweiten Isolierfilms 106 ausgebildet. Das heißt, daß der zweite Isolierfilm 106 entlang der Gate-Bus-Leiste 103 bis zu einem Punkt unmittelbar oberhalb der Gate-Bus-Leiste 103 und der Source-Bus-Leiste 108 ausgedehnt wird. Danach wird, wie in Fig. 7C dargestellt ist, die a-Si-Schicht 105 durch Ätzen in ein solches Muster überführt, wie es in Fig. 5 für die a-Si-Schicht 105 dargestellt ist. Diese a-Si-Schicht 105 wird auch bis zur Schnittstelle zwischen der Gate-Bus-Leiste 103 und der Source- Bus-Leiste 108 in der gleichen Weise wie der zweite Isolierfilm 106 verlängert. Dann werden, wie in Fig. 7D gezeigt ist, eine mit Phosphor dotierte a-Si-Schicht mittels der Plasma-CVD-Methode, eine Schicht aus Ti (Titan) und eine Schicht aus Mo (Molybdän) nacheinander und kontinuierlich als drei Schichten mit Dicken von 100 nm (1000 Å), 100 nm (1000 Å) bzw. 200 nm (2000 Å) aufgebracht, wobei die Ti-Schicht und die Mo-Schicht durch Zerstäuben gebildet werden. Die auf diese Weise erhaltenen drei Schichten werden in die Form der in Fig. 5 dargestellten Muster der Source-Bus-Leiste 108 und der Drain-Elektrode 109 gebracht, um die Source-Elektrode 107 und die Drain-Elektrode 109 zu bilden, die jeweils einen dreischichtigen Aufbau aus der a-Si-Schicht, der Ti- Schicht und der Mo-Schicht aufweisen, und auf diese Weise wird der TFT gebildet. Schließlich wird eine Indiumoxid- Schicht mit einer Dicke von 300 nm (3000 Å) aufgebracht, und danach durch Ätzen in die Form des Musters der Bildelement- Elektrode 110 gebracht.

Die mittels der oben beschriebenen Fertigungsverfahren beschriebenen TFTs sind an den Schnittstellen zwischen den Gate-Bus-Leisten 103 und den Source-Bus-Leisten 108 in Form einer Matrix auf dem Glas-Substrat 101 angeordnet und bilden damit die TFT-Anordnung. Durch Eingeben eines Abtast-Signals und eines Daten-Signals an die Gate-Bus- Leiste 103 bzw. die Source-Bus-Leiste 108 werden die TFTs dem Matrix-Betrieb unterworfen. Das Abtast-Signal der Gate-Bus-Leiste 103 wird nämlich als Gate-Spannung an die TFTs für jede Zeile von der Gate-Elektrode 102 her angelegt. Das Daten-Signal der Source-Bus-Leiste 108 wird als Daten-Spannung an die TFTs für jede Zeile durch den Verzweigungsteil von der Source-Elektrode 107 mit der dreischichtigen Struktur her angelegt. Diese Daten-Spannung wird vermittels der a-Si-Schicht 105 der synchronen Steuerung durch das Abtast-Signal unterworfen, so daß sie an die Bildelement-Elektrode 110 von der Drain-Elektrode 109 mit der dreischichtigen Struktur her angelegt wird. Die a-Si-Schicht der Source-Elektrode 107 und die a-Si- Schicht der Drain-Elektrode 109 stellen den Ohm'schen Kontakt mit der a-Si-Schicht 105 her, die als die halbleitende Schicht des TFT dient. Die Ti-Schicht der Source-Elektrode 107 und die Ti-Schicht der Drain-Elektrode 109 tragen zur Verbesserung des Haftvermögens und der mechanischen Festigkeit der Source-Elektrode 107 und der Drain-Elektrode 109 bei.

In Fig. 8 und Fig. 9 ist eine TFT-Anordnung K 2 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung dargestellt. In der gleichen Weise wie die TFT-Anordnung K 1 umfaßt die TFT-Anordnung K 2 eine Gate-Elektrode 202, eine Gate-Bus-Leiste 203, einen Gate-Isolierfilm 204, eine a-Si-Schicht 205, eine zweite Isolierschicht 206, eine Source-Elektrode 207, eine Source-Bus-Leiste 208, eine Drain-Elektrode 209 und eine Bildelement-Elektrode 210, die auf einem Glas-Substrat 201 gebildet werden. In dieser Ausführungsform wird zum Zeitpunkt der Musterbildung der zweiten Isolierschicht 206 diese zweite Isolierschicht 206 in zwei Teile geteilt, d. h. eine auf dem TFT angeordnete Isolierschicht 206 a und eine auf der Source-Bus-Leiste 208 angeordnete Isolierschicht 206 b. Das heißt, daß die Isolierschicht 206 b an einer Schnittstelle zwischen der Gate-Bus-Leiste 203 und der Source-Bus-Leiste 208 aufgebracht ist. Die zweite Isolierschicht 206 wird aus SiO₂ (Siliciumdioxid) hergestellt, damit sie in bemerkenswertem Maße Leckströme zwischen Gate und Source verringert.

Die TFT-Anordnung K 2 mit dem in Fig. 8 dargestellten Aufbau wird so hergestellt, wie es in den Fig. 10A bis 10D dargestellt ist. Die Fig. 10A bis 10D illustrieren die Herstellungsverfahren der TFT-Anordnung K 2 und sind Schnittansichten entlang der Geraden X-X in Fig. 8. Zu Beginn wird eine Schicht aus Mo (Molybdän) mit einer Dicke von 200 nm (2000 Å) durch Aufstäuben mit der ganzen Oberfläche des Glas-Substrates 201 verbunden und dann durch Ätzen in die in Fig. 8 dargestellte Form der Gate-Bus-Leiste 203 gemustert, wodurch die Gate-Elektrode 202 gebildet wird, wie in Fig. 10A dargestellt ist. Anschließend werden unter Einsatz der Plasma-CVD-Methode ein SiNx-Film mit einer Dicke von 300 nm (3000 Å), der als Gate-Isolierfilm 204 wirkt, und eine a-Si-Schicht 205 mit einer Dicke von 150 nm (1500 Å), die als die halbleitende Schicht des TFT wirkt, vollständig kontinuierlich gebunden, und die a-Si-Schicht 205 wird in die in Fig. 8 dargestellte Form der halbleitenden Schicht gebracht. Diese a-Si-Schicht wird nur auf dem TFT-Teil gebildet. Weiterhin wird, wie in Fig. 10C dargestellt ist, ein SiO₂-Film mit einer Dicke von 300 nm (3000 Å), der als zweite Isolierschicht 206 dient, vollständig mittels der Plasma-CVD-Methode gebunden und danach durch Ätzen in Form der Muster der auf dem TFT angeordneten Isolierschicht 206 a und der auf der Source-Bus-Leiste 208 angeordneten Isolierschicht 206 b ausgebildet. Dann werden, wie in Fig. 10D gezeigt ist, eine mit Phosphor dotierte a-Si-Schicht mit einer Dicke von 100 nm (1000 Å) mittels der Plasma-CVD-Methode und eine Schicht aus Al (Aluminium) mit einer Dicke von 200 nm (2000 Å) kontinuierlich gebunden und danach in die Form der in Fig. 8 dargestellten Muster der Source-Bus-Leiste 208 und der Drain-Elektrode 209 gebracht, so daß sie die Source- Elektrode 207 und die Drain-Elektrode 209 bilden. Schließlich wird ein Indiumoxid-Film mit einer Dicke von 300 nm (3000 Å) durch Zerstäuben gebildet und danach durch Ätzen in die Form des Musters gebracht, so daß ein Kantenteil der Bildelement-Elektrode 210 die Drain-Elektrode 209 überlappt, wodurch die TFT-Anordnung K 2 erhalten wird. In der TFT-Anordnung K 1 der ersten Ausführungsform sind sowohl die zweite Isolierschicht 106 als auch die a-Si-Schicht 105 so verlängert, daß sie zwischen der Source-Bus-Leiste 108 und der Gate-Bus-Leiste 103 eingelagert sind. In der vorliegenden Ausführungsform ist jedoch nur die zweite Isolierschicht 206 so verlängert, daß sie zwischen der Source-Bus-Leiste 208 und der Gate- Bus-Leiste 203 eingelagert ist.

In Fig. 11 und Fig. 12 ist eine TFT-Anordnung K 3 gemäß einer dritten Ausführungsform der vorliegenden Erfindung dargestellt. In der TFT-Anordnung K 3 wird zu Beginn, wie in Fig. 12A dargestellt ist, eine Gate-Elektrode 311 mit einer Dicke von 100 bis 400 nm (1000 bis 4000 Å) auf einer Isolierfolie 310 gebildet. Dann werden kontinuierlich übereinander ein Gate-Isolierfilm 312 mit einer Dicke von 100 bis 400 nm (1000 bis 4000 Å), ein a-Si- Film 313 mit einer Dicke von 10 bis 200 nm (100 bis 2000 Å) sowie ein isolierender Schutzfilm 314 mit einer Dicke von 100 bis 500 nm (1000 bis 5000 Å) im Vakuum aufgebracht. Anschließend wird aus dem isolierenden Schutzfilm 314 durch Ätzen ein Muster gebildet. Zu diesem Zeitpunkt wird der isolierende Schutzfilm 314 so gemustert, daß er die Schnittstellen zwischen einem Kantenteil 311 und Kantenteilen einer Source-Elektrode 317 und die Schnittstellen zwischen dem anderen Kantenteil der Gate-Elektrode 311 und den Kantenteilen einer Drain- Elektrode 318 schützt. Dann werden, wie in Fig. 12B dargestellt ist, ein n⁺-a-Si-Film 315 mit einer Dicke von 10 bis 100 nm (100 bis 1000 Å), in dem mit Phosphor dotiert wurde, und eine metallische Source/Drain-Schicht 316 schichtweise aufgebracht. Danach werden, wie in Fig. 12C dargestellt ist, der n⁺-a-Si-Film 315 und die metallische Source/Drain-Schicht 316 so gemustert, daß die Source- Elektrode 317 und die Drain-Elektrode 318 gebildet werden. Da in der TFT-Anordnung K 3 die in Fig. 3 eingekreisten Teile, nämlich die Teile an den Schnittstellen zwischen einem Kantenteil der Gate-Elektrode 311 und den Kantenteilen der Source-Elektrode 317 und zwischen dem anderen Kantenteil der Gate-Elektrode 311 und den Kantenteilen der Drain-Elektrode 318, die Gate-Isolierschicht 312 durch den isolierenden Schutzfilm geschützt ist, tritt eine solche unerwünschte Erscheinung, daß die Gate- Isolierschicht durch Ätzmittel wie Flußsäure beschädigt wird, nicht auf, wodurch das Auftreten von Lecks zwischen Gate und Source und zwischen Gate und Drain vermindert wird.

Claims (6)

1. Dünnfilm-Transistor-Anordnung (K 1; K 2) mit einer Mehrzahl Dünnfilm-Transistoren, die in Form dieser Anordnung auf einem Substrat (101; 201) angeordnet sind, wobei die Dünnfilm-Transistoren jeweils eine Gate-Elektrode (102; 202), eine erste Isolierschicht (104; 204), eine halbleitende Schicht (105; 205), eine zweite Isolierschicht (106; 206), eine Source-Elektrode (107; 207) und eine Drain-Elektrode (109; 209) umfassen, die schichtweise in Folge aufeinander so aufgebracht sind, daß die Gate- Elektroden (102; 202) gemeinsam miteinander über eine Gate-Bus-Leiste (103; 203) verbunden sind und die Source- Elektroden (107; 207) gemeinsam miteinander über eine Source-Bus-Leiste (108; 208) verbunden sind, dadurch gekennzeichnet, daß die erste Isolierschicht (104; 204) und die zweite Isolierschicht (106; 206) an einem Schnittstellen-Überlappungsteil zwischen der Gate- Bus-Leiste (103; 203) und der Source-Bus-Leiste (108; 208) eingelagert sind.

2. Dünnfilm-Transistor-Anordnung (K 1; K 2) nach Anspruch 1, dadurch gekennzeichnet, daß die halbleitende Schicht (105; 205) aus amorphem Silicium hergestellt ist.

3. Dünnfilm-Transistor-Anordnung (K 1; K 2) nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht (104; 204) und die zweite Isolierschicht (106; 206) aus Siliciumnitrid hergestellt sind.

4. Dünnfilm-Transistor-Anordnung (K 1; K 2) nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht (104; 204) und die zweite Isolierschicht (106; 206) aus Siliciumoxid hergestellt sind.

5. Dünnfilm-Transistor-Anordnung (K 3) mit einer Gate-Elektrode (311), einem Gate-Isolierfilm (312), einem halbleitenden Film (313), einem isolierenden Schutzfilm (314), einer Source-Elektrode (317) und einer Drain- Elektrode (318), die schichtweise in Folge auf einem isolierenden Substrat (310) aufgebracht sind, dadurch gekennzeichnet, daß der Gate-Isolierfilm (312) und der isolierende Schutzfilm (314) an einem Schnittstellen- Teil zwischen einem Kantenteil der Gate-Elektrode (311) und Kantenteilen der Source-Elektrode (317) und der Drain-Elektrode (318) zwischen der Gate-Elektrode (311) und der Source-Elektrode (317) und zwischen der Gate- Elektrode (311) und der Drain-Elektrode (318) eingelagert sind.

6. Dünnfilm-Transistor-Anordnung (K 3) nach Anspruch 5, dadurch gekennzeichnet, daß der halbleitende Film (313) aus amorphem Silicium hergestellt ist.