JP4145366B2 - 薄膜トランジスタ装置及び薄膜トランジスタ構造形成方法 - Google Patents
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Description
【産業上の利用分野】
本発明は薄膜構造に関する。
【0002】
【従来の技術】
Whetten の米国特許第5、062、690号では、走査ラインとデータラインを備えた液晶ディスプレイが示されている。第2コラムの5乃至27行目には、データラインと走査ラインの間の短絡回路がどのようにして欠陥の原因となるか、また、走査ラインとデータラインが窒化シリコン(SiN)等の絶縁材料の薄層によって両ラインのクロスオーバー位置でどのように相互に絶縁されているかが述べられている。データラインと走査ラインは、デバイス組み立て中に絶縁層中に非意図的に発生するホール(貫通孔)を通ってクロスオーバー位置で相互に短絡させることができる。一般に、データラインと走査ラインへのメタライゼーション(金属被覆)は異なる処理工程中にスパッタリングによって付着されるので、後において付着されたメタライゼーションは、最初に付着されたメタライゼーションと接触形成される絶縁層内のホール又は開口を通って付着されることになる。米国特許第5、062、690号の図2について示され且つ述べられているように、走査ラインとデータラインは絶縁層、好ましくはSiN、によって電気的に絶縁される。即ち、電界効果トランジスタ(FET)の工程段階では、SiN、非晶質シリコン(a−Si)、ドープされたa−Siの「サンドイッチ」構造が要求されるので、a−Siの層とドープされたa−Siの層はさらに走査ラインとデータラインの間で付着されることもある。前記アメリカ特許の第5コラムの11乃至33行目には、水素添加窒化シリコンの層、水素添加非晶質シリコンの層、多量にドープされた水素添加非晶質シリコンの層の付着について述べられ、これらはN+層となり得る。
【0003】
前記アメリカ特許の図6A乃至図9Bについて示され且つ述べられているように、走査ラインとデータラインの各クロスオーバー位置は、開回路を備えた重複するクロスオーバーを有する可能性があり、この開回路はレーザー可融性リンクによって閉ざされて、走査ラインとデータラインが短絡されるとクロスオーバー位置の周囲に分路(シャント)を形成することもある。クロスオーバー位置は、重複するクロスオーバーが接続する地点間の位置で走査ラインとデータラインを切断することによって電気的に絶縁することもできる。第8コラムの9乃至17行目には、200オングストロームよりも厚膜のメタライゼーションを使用できることが記載されているが、次の材料の層が最初のメタライゼーションパターン上に付着される場合にステップカバレッジ(階段状の重なり)の問題が生じる恐れがある。
【0004】
第8コラムの38乃至46行目には、絶縁層の厚さが約500乃至1500オングストロームでもよいことが記載されており、厚膜層では、FETをオンにするのに必要な電圧が増加され、薄膜層では、FET内、又はクロスオーバーでの走査ラインとデータラインとの間において、故障の発生率が増加される。SiNの絶縁層とその上側のa−Siの層の各パターンは前記アメリカ特許の図7Bについて示され且つ述べられている。
【0005】
【発明が解決しようとする課題】
本発明は、基板の表面で薄膜構造を製造するための新しい技術の発見に基づくものである。
【0006】
【課題を解決するための手段】
本発明の一つの形態は、表面を有する基板と、基板の表面に形成される薄膜構造と、を有する製品であって、該薄膜構造は、第1と第2の導電ラインを有し、第1と第2の接続点で構成要素を第2の導電ラインと接続させるための第1と第2のリードを有し、第2の導電ラインは第1と第2の各接続点の間に延出するとともに、第1と第2の接続点の間のクロスオーバー領域において第1の導電ラインと交差することによって、第1の導電ラインはクロスオーバー領域において第2の導電ラインと基板の表面との間にあり、第1の導電ラインはクロスオーバー領域においてエッジを有し、第2の導電ラインと基板の表面との間に第1の絶縁層を有し、該第1の絶縁層はクロスオーバー領域における第1と第2の導電ラインの間にあるので、第1の絶縁層は第1の導電ラインを被覆し、第1と第2の各接続点の間の第2の導電ラインの下に平滑層を有し、該平滑層はクロスオーバー領域において第1の絶縁層と第2の導電ラインとの間にあるとともに、第2の導電ラインが第1の導電ラインのエッジの上に連続して形成され且つ第1と第2のリードと電気接続するように形成される外表面を有することを特徴とする。
【0007】
本発明の別の形態は、表面を有する基板と、基板の表面に形成される薄膜構造と、を有する製品であって、該薄膜構造は、画像を表示させるための光制御ユニットのアレイを有し、各光制御ユニットは走査信号を受信するための走査リードと、駆動信号を受信するための駆動リードを有するとともに、アレイによって表示される画像のセグメントを表示させることによってその走査及び駆動信号に応答し、導電ラインの第1と第2の集合を有し、第1の集合の各導電ラインは第1の方向に延出し、集合内の光制御ユニットに走査信号を付与するためにその集合の光制御ユニットのそれぞれの走査リードに接続され、第2の集合の各導電ラインは第2の方向に延出し、集合内の光制御ユニットに駆動信号を付与するためにその集合の光制御ユニットのそれぞれの駆動リードに接続され、該第1と第2の方向は並行ではなく、第2の集合の各導電ラインはクロスオーバー領域において第1の集合の各導電ラインと交差するので、各クロスオーバー領域では、第1の集合の導電ラインの一つが第2の集合の導電ラインの一つと基板との間にあり、各クロスオーバー領域では、第1の集合の導電ラインの一つはエッジを有し、第2の集合の導電ラインと基板の表面との間にある絶縁層を有し、該絶縁層は各クロスオーバー領域において第2の集合の導電ラインと第1の集合の導電ラインとの間にあるので、絶縁層は第1の集合の導電ラインを被覆し、導電ラインが駆動リードと接続するそれぞれの対の隣接点の間で第2の集合の各導電ラインの下に平滑層を有し、該平滑層は各クロスオーバー領域において第2の集合の導電ラインと絶縁層との間にあるとともに、第2の集合の導電ラインが駆動リードと接続するそれぞれの対の隣接地点の間における第2の集合の各導電ラインのエッジの上に第2の集合の各導電ラインが連続して形成されるように作られる外表面を有することを特徴とする。
【0008】
本発明のさらに別の形態は、基板の表面に薄膜構造を形成する方法であって、エッジを有する第1の導電ラインを生成する工程を有し、第1の導電ラインが絶縁層と基板の表面との間にあるように絶縁層を生成する工程を有し、絶縁層は第1の導電ラインのエッジを被覆するように第1の導電ラインより幅が広く、
絶縁層と第1の導電ラインが平滑層と基板の表面との間にあるように平滑層を生成する工程を有し、該平滑層は基板の表面から離れて向き合う外表面を有するとともに、第1の導電ラインのエッジにわたって延出し、平滑層が導電層と絶縁層との間にあるように導電層を生成する工程を有し、マスク材料のパターンを生成するリソグラフィを実行する工程を有し、該パターンは導電層の一部を被覆し、被覆された一部は2つの接続点間に延出する導電ラインのように形成され、導電層の被覆された一部はクロスオーバー領域において第1の導電ラインを横切って延出し、該領域は第1の導電ラインのエッジを含み、導電層の被覆された一部が残るようにマスク材料のパターンで被覆されてない導電層の領域を除去するようにエッチングする工程を有し、被覆された一部はクロスオーバー領域において第1の導電ラインと交差する第2の導電ラインを形成するとともに、前記平滑層を生成する工程は、前記導電層を生成する工程によって導電層が第1の導電ラインのエッジの上に連続して形成される導電層が生成されるように形成される外表面を生成し、第2の導電ラインは第1と第2の各接続点と電気接続する。
【0009】
新しい技術は、クロスオーバー領域において第1の導電ライン、及びその第1の導電ラインと交差する第2の導電ラインを備えた薄膜構造に適用される。クロスオーバー領域は、第2の導電ラインがリードと接続する接続点の間にある。第1の絶縁層は第2の導電ラインと基板との間にあり、さらに、クロスオーバー領域における2本の導電ラインの間にあって、第1の導電ラインを被覆する。この配列によって、第1の導電ラインは接続点間にエッジを有し、このため、第2の導電ラインの連続性に対し問題を生じる可能性がある。
【0010】
連続性を保証するために、この新しい技術によって、接続点間の第2の導電ラインの下側に平滑層が付与される。平滑層はクロスオーバー領域において第1の絶縁層と第2の導電ラインとの間にあり、第2の導電ラインが第1の導電ラインのエッジ上に連続して形成されるように作られる外表面を有する。その結果、第2の導電ラインは、接続点で接続するリードと電気接続する。
【0011】
新しい技術はさらに、クロスオーバー領域において第2の絶縁層を付与することによって、導電ラインが絶縁され且つ結合しないことを保証する。その場合、第2の絶縁層は接続点間にエッジを有し、この結果、第2の導電ラインに連続性に対し問題が生じることがある。このエッジは、例えば、第2の絶縁層がバックサイド露光処理を用いて生成されるために生じられ、このためそのエッジは第1の導電ラインのエッジとほぼ位置合わせされることになる。平滑層はさらに、第2の導電ラインが第2の絶縁層のエッジ上に連続して形成されるように、第2の絶縁層のエッジを被覆することができる。
【0012】
平滑層そのものは、第1及び第2の接続点間にエッジがなければ連続して延びる可能性がある。しかしながら、平滑層はエッジを含んでいたとしても有益であり、第1の導電層のエッジと第2の絶縁層を被覆することになり、両エッジの平滑化を行なう。
【0013】
本発明は、第1の導電ラインが絶縁基板上のモリブデンとクロミウムである薄膜構造において実行することができる。第1と第2の絶縁層はそれぞれ窒化シリコンとしてもよい。平滑層は非晶質シリコンであり、n+ドーパント等でドープすることができる。基板がCorning7059Glassである場合、ドープされた非晶質シリコンは基板とほぼ同一の熱膨張係数を有することになる。第2の導電ラインは、アルミニウム等の導電金属の層と、クロミウム又はチタン−タングステン等の境界層(バリヤ)金属の層を含むこともあり、アルミニウムが平滑層内に拡散することを防止することができる。非晶質シリコンの未ドープの層は第1と第2の絶縁層を分離することができ、これによってクロスオーバー領域における層のシーケンスは基板上の何れかにある薄膜トランジスタ(TFT)のそれと同一である。第2の絶縁層は第1と第2の導電ラインとほぼ同じ幅を有するが、エッジはこれら導電ラインのエッジからわずかにずれている。
【0014】
薄膜構造は、例えば、アクティブマトリックス液晶ディスプレイ(AMLCD)に対し、画像の表示を行なうための光制御ユニットのアレイを含むことがある。導電ラインの第1と第2の集合は光制御ユニットの走査リードと駆動リードと接続することによって、それぞれの光制御ユニットが表示された画像のセグメントを表示させることに応答して走査及び駆動信号を付与することができる。導電ラインの第2の集合は各々、上述したように絶縁層と平滑層によって分離されるクロスオーバー領域において第1の集合のそれぞれと交差することができる。各光制御ユニットはTFTを含むことができ、そのゲートリードは走査信号を受信し、そのソースリードは駆動信号を受信し、そのため、導電ラインの第1の集合はそれぞれ横列の光制御ユニットと接続し、第2の集合はそれぞれ縦列の光制御ユニットと接続することができる。
【0015】
この技術は、最初に第1の導電ラインを生成し、次に第1の絶縁層を生成する方法によって実行することができる。この方法はまた、平滑層を生成し、引き続いて、平滑層の上に金属層を形成する。さらに、この方法ではリソグラフィを実行することによって、導電ラインの形状によるマスク材料のパターンを形成し、このパターンの被覆していない領域をエッチングして、第2の導電ラインを形成し、この第2の導電ラインは第1の導電ラインのエッジ上に連続して形成されるので、エッジの反対側にある点と電気的に接続する。
【0016】
この方法はまた、第2の導電ラインで被覆されてない平滑層の領域を除去するようにエッチングすることによって、第2の導電層の生成後に、平滑層内にパターンを形成することもできる。平滑層はn+ドープされた非晶質シリコンの層でもよく、これは、ソース及びドレインリードを付与するTFTの層であってもよい。平滑層はプラズマ強化化学蒸着法によって付着することもできる。
【0017】
上述された新しい技術は、AMLCD又は同様のアレイにおいて歩どまりを向上させるので、有利である。この技術を用いて、例えば、630万個の光制御ユニットから成り、対角寸法がほぼ33cm、面積がほぼ510cm2 のアレイを首尾よく生成している。新しい技術では、平滑層の外表面形状によって第2の上側金属ラインがその下がわの層のエッジに関係なく連続して形成されることになるので、満足できるクロスオーバー領域が付与される。
【0018】
新しい技術は、追加の工程段階を必要としないので、有効に実行することができる。クロスオーバー領域における層のシーケンスはTFTのそれと同一であってもよい。TFTの構成要素を絶縁するために平滑層をエッチングする際に上部金属層をマスクとして使用することができる。
【0019】
【実施例】
薄膜構造において、導電層又は導電ラインは領域にわたって構成要素と電気的に接続可能である場合に、領域において「連続形成」される。
【0020】
薄膜構造では、層の一部は、層の別の部分、即ち、相補形部分が1つ又は複数のプロセスによって層の一部を残して除去されている場合に、「エッジを有する」。該エッジは層の一部とその相補形部分の間の境界である。反対に、層のどの部分も領域から除去されていない場合、層は領域において「エッジなしで連続的に」延びる。ライン等の層の一部の「幅」は2つのエッジ間の距離である。
【0021】
薄膜構造において、「平滑層」は、他の層が平滑層の上に連続的に形成され得るように作られる外表面を付与する材料の層である。例えば、平滑層が下層のエッジの上に形成される場合、平滑層の上の導電層又は導電ラインは結果として、エッジの上に連続して形成されることもある。
【0022】
図1は、第1と第2の絶縁層と平滑層によって分離される2つの交差する導電ラインを備えた薄膜構造を示している。図2と図3は、図1に示されるクロスオーバー領域の断面図を示している。図4は図2と図3に示されるような層を生成する際の一般的な動作を示している。
【0023】
図1の部分平面図に示される製品10は導電ライン12と14を備えた薄膜構造を含む。導電ライン12と14は破線によって示されるようにクロスオーバー領域16で交差する。クロスオーバー領域16内で、導電ライン12は導電ライン14と、薄膜構造が形成される基板の表面との間にある。
【0024】
導電ライン14は、導電ライン14がリード24と26にそれぞれ接続する接続点20と22間に延出し、これらリード24と26は薄膜トランジスタ(TFT)等の構成要素のリードでもよい。従って、導電ライン14は接続点20と22の間に連続的に形成されると、リード24と26を電気的に接続する。
【0025】
図1の矢示2−2及び3−3は、図2と図3に示される断面の位置をそれぞれ示している。図2と図3に示される断面図は、幾つかの、必ずしも全部ではない、薄膜構造の層を示し、同一層には同一番号が付されている。
【0026】
図2と図3は製品10の断面図を示し、薄膜構造34が形成される表面32を備えた基板30を含む。薄膜構造34は導電ライン12を有し、これは金属でもよい。導電ライン12の上には第1の絶縁層40、第2の絶縁層42、平滑層44、及び導電ライン14があり、導電ライン14は金属でもよい。絶縁層40は導電ライン12を被覆し、絶縁層42は、導電ライン12と14における信号が互いに絶縁され且つ結合しないように十分な膜厚を有する。
【0027】
図3に示されるように、平滑層44は外表面46を有し、接続点20から接続点22までの導電ライン14の下側にエッジなしで連続的に延びる。第2の絶縁層42はエッジ50と52を有し、これらエッジは、バックサイド露光処理を用いて第2の絶縁層42を生成する場合に、導電ライン12の両エッジとほぼ位置合わせされた状態にありが、わずかにずれていてもよい。導電ライン14がクロスオーバー領域16内の導電ライン12の両エッジと、エッジ50と52の上に連続的に形成されるように外表面46を形成する。その結果、導電ライン14は接続点20と22と電気的に接続し、これによって図1のリード24と26とも接続する。
【0028】
図4に示されるように、ボックス70の動作は第1の導電ラインを製造することによって始まる。ボックス72の動作は、第1の導電ラインより幅が広く、そのため、この第1の導電ラインを被覆する第1の絶縁層を製造する。
【0029】
ボックス74の動作は、信号を分離し結合を防止するために十分な厚さを有する第2の絶縁層を製造する。ボックス76の動作はリソグラフィを実行して、第2の絶縁層の一部を被覆するマスク材料のパターンを製造し、この第2の絶縁層は、クロスオーバー領域である第1の導電ラインの分離領域を被覆する形状を有する。ボックス78の動作は、エッチングを行なってボックス76からのマスク材料のパターンで被覆されていない第2の絶縁層の領域を除去して、エッジを有する第2の絶縁層の一部を残す。第2の絶縁層を製造する際にバックサイド露光処理がさらに実行されると、セルフアラインTFTを製造する場合のように、第1の導電ラインと並行して延出する第2の絶縁層のエッジを第1の導電ラインのエッジとほぼ位置合わせされるが、わずかにずれていてもよい。
【0030】
ボックス80の動作では、導電層が第1の導電ラインのエッジと第2の絶縁層の上に連続的に形成され得るように作られる外表面を備えた平滑層を製造する。ボックス82の動作では、平滑層の外表面と、それによって第1の導電ラインのエッジと第2の絶縁層の上に連続的に形成される導電層を製造する。ボックス84の動作では、リソグラフィを実行して、2つの接続点の間に延出する導電ラインの形状を有する導電層の一部を被覆するマスク材料のパターンを製造する。ライン形状の部分は、ボックス78からの第2の絶縁層の一部とそのエッジにわたって延出する。ボックス86の動作では、エッチングを実行して、ボックス84からのマスク材料のパターンで被覆のされていない導電層の領域を除去する。ボックス86のエッチングの結果、導電層のライン形状の部分は第2の導電ラインを形成し、この第2の導電ラインは分離領域における第1の導電ラインと交差し接続点と電気的に接続する。
【0031】
上述された一般的特徴を多数の方法で実行して、絶縁層と、下側導電ラインのエッジを被覆する平滑層によって分離される、交差導電ラインを備えた薄膜構造を提供する。後述されるように、一般的特徴は多数の方法で実行されている。後述される実行方法の一つに従って交差導電ラインを含む製品は、Martin,R.; Chuang,T.; Steemers,H.; Allen,R.; Fulks,R.; Stuber,S.; Lee,D.; Young,M.; Ho,J.; Nguyen,M.; Meuli,W.; Fiske,T.; Bruce,R.; Thompson,M.; Tilton,M.; Silverstein,L.D.による「P-70: A 6.3-Mpixel AMLCD," SID 93 Digest, 1993, pp.704-707」にも記載されている。
【0032】
図5は上記のような交差導電ラインを備えたアレイの部分的配列を示している。図6は図5のアレイにおける光制御ユニットの配列を示している。
【0033】
図5のアレイ100は、走査ライン102、104、・・・106、及びデータライン110、112、・・・114を有する。走査ライン102、104、・・・106は導電ラインであって、走査ライン104・・・106は各々、横列の光制御ユニットに接続されてその列内の光制御ユニットを選択する信号を付与する。同様に、データライン110、112、・・・114も導電ラインであり、それぞれ縦列の光制御ユニットに接続されてその列内の光制御ユニットにデータを付与する。例えば、一例としての光制御ユニット120は走査ライン104からのその走査信号と、データライン110からのそのデータ信号を受信する。
【0034】
概して、アレイ100における各光制御ユニットはそのデータラインから2進信号を受信するので、光制御ユニットはその完全ON飽和状態か、完全OFF飽和状態の何れかの状態で駆動される。別の場合、各光制御ユニットは、3以上の数のグレイレベルを指示することのできるマルチレベル信号を受信する可能性もある。何れの場合においても、データラインの連続性は重要であり、連続性の中断は、それらの飽和状態、即ち、完全ON状態と完全OFF状態、の一方における中断以外のすべての光制御ユニットをそのまま残すので、表示画像を低下させることがある。下層のエッジの上側の平滑層を使用することによって、この問題を防止することができる。
【0035】
図6は光制御ユニットを示している。図6は薄膜構造の幾つかの層を示しており、上側層は、下側層を覆い隠す基板の表面から最も離れている。
【0036】
図6に示される最上層は上部金属層であり、光制御ユニットにおけるトランジスタのチャネルリードに接続されるデータライン140を形成し、上部金属層はさらに後述される他の幾つかの特徴も形成する。図示される次の層はインジウム−スズ−酸化物(ITO)の層であり、これは透明電極142を形成する。次の層は上部窒化層であり、トランジスタの一部であるアイランド144を形成し、さらに後述されるようなクロスオーバー領域において絶縁体を付与することもできる。図示の最下層は底部金属層であり、これはゲートライン146を形成し、これに接続されるとともにトランジスタのゲートリードとしての役割をするゲートリード148を形成する。
【0037】
データライン140は、0.2オーム/スクエア(sq.)の抵抗値で実行可能であり、−8V、0V、+8Vにおいて駆動可能である。データライン140はデータ信号を、図4にその一つが図示される縦列の2進制御ユニットに付与する。ゲートリード148の上に延出するデータライン140の一部はトランジスタのソースリードと接続する。
【0038】
ゲートライン146は同様にして、走査信号を横列の2進制御ユニットに付与する。ゲートライン146は1.4オーム/スクエア(sq)の抵抗値で実行可能であり、+15Vと−15Vで駆動可能である。
【0039】
データライン140とゲートライン146の幅はそれぞれ10μmである。データライン140はクロスオーバー領域150におけるゲートライン146と交差する。クロスオーバー領域150は、上部窒化層によって形成される絶縁体と、必要ならば他の特徴を有し、2本のラインが適切に信号を導電しその2本のラインにおける信号が分離され且つ結合しないことを保証することができる。
【0040】
透明電極142はドレインライン152を通ってトランジスタのドレインリードに接続し、ドレインリードは上部金属層によって形成される。従って、トランジスタがゲートライン146によってゲートリード148に付与される走査信号のために導電性である場合、透明電極142はデータライン140からドレインライン152を通って駆動信号を受信し且つ記憶する。
【0041】
透明電極142はまた充電リード154に接続し、充電リード154は記憶コンデンサ(蓄積容量)の一方の電極を実行し、上部金属層によって形成される。底部金属層によって形成されるゲートライン156は記憶コンデンサ(蓄積容量)のもう一方の電極を実行し、ゲートライン156はまた同じ縦列における前の2進制御ユニットに走査信号を付与する。
【0042】
図7は図6の機能を実行する2進制御ユニットを備えたアレイを形成するために使用することのできるプロセスにおける動作を示している。図8は、図7のように生成される構造に対して図6の線A−Aに沿った断面図を示し、図9は線B−Bに沿った断面図を示している。
【0043】
図7において、ボックス170の動作は、底部金属パターンを生成することによって始まり、該底部金属パターンは、アレイ内の2進制御ユニットの各列ごとにゲートライン146とゲートリード148を、また、各列の2進制御ユニットのそれぞに対してゲートリード148を形成する。各ゲートライン146は、基板から離れた構成要素と接続するために、両端に各一つずつの2つのパッドを有してもよい。ボックス170の動作は、スパッタリング等のPVD法(物理的蒸着法)を用いて金属を付着することによって実行することができる。フォトレジストの層を付加し、マスクを用いて、フォトレジストが露光される際に金属が要求される領域をカバーすることもできる。露光されたフォトレジストを現像することによってなくし、走査ラインのような形状の金属の部分の上にマスク材料のパターンを形成することができる。金属に対する適切なエッチングによって、次の層を作成するために非露光部分のフォトレジストを除去することができる露光領域において下側の金属を除去して、所望の底部金属パターンを残しておくことができる。
【0044】
種々の特定の技術を用いてボックス170の動作を実行することもできる。一つの作業実施方法において、底部金属層は1500オングストロームの厚さがあり、モリブデンとクロミウムを有する。底部金属層はエッチングされてテーパー状のゲートラインを得ることもできる。種々の他の技術を用いて底部金属層を生成することもでき、アルミニウム上のチタン/タングステン等のシャント層を付与する技術、アルミニウムの交ばん層を付与してヒロック(小山部分)の形成を防止する技術、及びアルミニウム層上に誘電層を付与してヒロックを平板化する技術が含まれる。
【0045】
ボックス172の動作は、底部窒化層、非晶質シリコン層、上部窒化層を生成する。ボックス172の動作は、真空状態を破壊することなく連続して3つの層を付着した3層付着方法又はエッチストップ方法を用いてプラズマ化学蒸着法(CVD)で実行されている。底部窒化層は300乃至380℃で付着された窒化シリコンであって、1.87乃至1.97の屈折率と3000オングストロームの膜厚を得る。非晶質シリコン層は5乃至12%の水素によって230乃至300℃で付着することができ、300乃至500オングストロームの膜厚となる。上部窒化層は200乃至250℃で付着される窒化シリコンであり、1.97乃至2.07の屈折率と1000乃至1500オングストロームの膜厚を得る。作業実施方法において、底部窒化物には380℃の温度を使用し、非晶質シリコンには5%の水素で280℃の温度を、さらに上部窒化物には250℃の温度を使用した。
【0046】
非晶質シリコン層はエッチストップとして動作するため、次のエッチングは非晶質シリコン層と底部窒化層を除去せずに上部窒化層を除去することができる。ボックス174の動作はこのため、上部窒化物のパターンを形成する。図2にあるようなアイランド144のほかに、上部窒化物パターンは、データライン140とゲートライン146における信号が分離されて結合しないような十分な厚さとされるクロスオーバー領域150における絶縁層を含むことがある。
【0047】
ボックス174の動作はボックス170に関連して上述されたようなフォトレジスト露光プロセスで実施され、2、5分間、又はクリアーするまで水10対HF(ハフニウム)1の割合でウェットエッチングを用いて、ゲートリードよりもかなり小さなアイランド144を備えた非セルフアラインTFTを得ることができる。実際の具体例において、アイランドは、幅約5μm、長さ約16μmであり、そのエッジはゲートリードのエッジから5乃至8μmの間にあり、基板側からの光がTFTのチャネル内に漏れを生じさせないような配列となっている。上部窒化物パターンは、ゲートライン146と他のゲートラインの上の領域のみを有するので、バックサイド露光を適切なマスクと組み合わせて使用することによって、TFT内のゲートリードのエッジまで延出する上部窒化物パターンを得ることもできる。バックサイド露光技術を用いてセルフアラインTFTを生成することができ、これによって上部及び底部の両金属層の重畳部分を最小化することによってTFT性能を向上させることができる。何れの場合にも、上部窒化物パターンのエッジを、TFT又はクロスオーバー150の一方におけるゲートライン146のエッジに対して正確に位置合わせする必要はない。ボックス174の動作はまた、非晶質シリコンの別の層の付着のためのアレイを作成するために水200対HF1の溶液で30乃至60秒間クリーニングすることを含むものでもよい。
【0048】
ボックス176の動作はn+ドープされた非晶質シリコンのパターンを生成し、ソースとドレインの接点を付与する。ボックス176の動作は、まずプラズマCVDを実行して、200乃至250℃の温度と、5乃至15%の水素によってn+ドープされた非晶質シリコンを1000オングストロームの厚さに付着することができる。非晶質シリコンは、例えば、0.5乃至2%のリン、作業実施例では1%のリンでドープすることができる。さらに、ボックス170について上述されたようなフォトレジスト露光プロセスを、CF4 4対酸素1を用いたドライプラズマエッチングとともに使用することによって、透明電極142が形成されることになる領域からn+層とドープされてない非晶質シリコン層を除去して、基板上には底部窒化物のみを残すことができる。クロスオーバー領域150とデータライン140下側の他の領域では、n+層が残存して平滑層を形成して、データライン140を上部窒化層のエッジにわたって連続的に形成することができる。
【0049】
ボックス180の動作は、ボックス172と176の動作中に、ゲートパッド上に付着される層中を切断する。ボックス180の動作は、CF4 10対酸素1のプラズマエッチング液を用いてボックス170について上述されたようなフォトレジスト露光プロセスで実行することができる。ボックス180の動作はまた、次の工程の間に金属と金属との接触を行なうことを極めて確実にするためにゲートラインに対し付加的に切断を行なうことができる。
【0050】
ボックス182の動作はITOパターンを形成して透明電極142を形成する。ボックス182の動作は、室温で0.5乃至1.5%の酸素中でITOの層の反応性スパッタ付着を行なうことによって500乃至1000オングストロームの厚さになるように実行することができる。次に、ボックス170に関連して上述されたようなフォトレジスト露光プロセスをHClのウェットエッチングとともに用いることによって、透明電極142以外のどこでもITO層を除去することができる。このプロセスにおいて使用されるマスクはボックス176において使用されるマスクの補充用であるが、わずかなバイアスのため、ITO層はn+非晶質シリコン層からわずかに離れている。残りのITO層を200乃至230℃で1時間乃至3時間の間の適切な時間にわたってアニーリング(熱処理)することができる。
【0051】
ボックス184の動作は図6に示されるような上部金属パターンを生成する。上部金属層はバリヤー層と導電層を含み、バリヤー層は導電層からの金属がn+非晶質シリコン層に拡散されるのを防止する金属である。バリヤー層はクロミウム又はチタン−タングステンを有するものでもよく、低応力層を生成する圧力で付着される。導電層は例えば、アルミニウムでもよい。
【0052】
ボックス184の動作は、真空状態を中断することなく連続して、500オングストロームのチタン/タングステン、3000乃至4000オングストロームのアルミニウム、及び500乃至1000オングストロームのチタン/タングステンをスパッタ付着することによって実行することができる。別のシーケンスでは、4000オングストロームのアルミニウムの前に500オングストロームのクロミウムを付着することになる。ボックス184の動作はまた、ウェットエッチングとともに、ボックス170について上述されたようなフォトレジスト露光プロセスを使用して、データライン140、ドレインリード142、充電リード144、及びボックス180で露光されたゲートパッド以外の上部金属層を除去するすることもできる。上部金属の3つの層に対して、エッチングを3つの工程で実行することができる。即ち、まず、H2 O2 でチタン/タングステンをエッチングし、標準アルミニウムエッチング液でエッチングし、さらにH2 O2 でチタン/タングステンを再びエッチングする。ゲートパッド上の上部金属層によって接着がより容易になる。
【0053】
ボックス190の動作は、ボックス176から残存するn+層のパターンを生成し、そこでTFTリードは分離され、n+層はアレイの外辺部にあるすべての隣接ゲートとデータパッドとの間に静電損傷抵抗(ESDレジスタ)を付与する。ボックス190の動作は、CF4 10対酸素1の従来のドライプラズマエッチング技法とともに、ボックス170について上述されたようなフォトレジスト露光プロセスによって実行して、非マスク領域からn+層とドープされてない非晶質シリコン層を除去することができる。マスクはESDレジスタのみを被覆する必要があるが、これは上部金属層がその下側のn+層のエッチングを防止するからである。ボックス190の動作はデータライン140、ドレインライン152、及び充電リード154を分離し、3つのTFTリードを相互に分離することを保証する。
【0054】
ボックス192の動作は、パッシベーションパターンを付与する。ボックス190の動作は、180乃至210℃で屈折率1.7乃至1.8において、厚さ6000オングストロームの酸窒化シリコンのパッシベーション層を付着することによって実行することができる。作業実施例では190℃を用いた。ボックス192の動作は、CF4 10対酸素1のプラズマエッチングとともに、ボックス170について上述されたようなフォトレジスト露光プロセスを使用して、パッシベーション層をデータ及びゲートパッドから除去をすることができる。
【0055】
ボックス194の動作は完成されたアレイを検査し、欠陥のある2進制御ユニット、走査ライン又はデータラインの開口、ライン間の短絡状態を検出且つ修復する。アレイは非常に高密度であるため、常にOFF状態の数個の2進制御ユニットは視覚的に確認できない。同じ理由により、拡大及び他の適切な測定が欠陥のある2進制御ユニットを検出するために必要である。欠陥のある2進制御ユニットが検出されると、カリフォルニア州、サンジョゼのフォト・ダイナミックス・インクや、カリフォルニア州、オレンジのXMRコーポレーションによる一般的なレーザ修復ステーションを用いて修復することができる。修復プロセスは、例えば、ゲートライン146とゲートリード148の間の電気接続を除去することができる。同様に、開口は、その開口を横切って導電層を付着することによって修復され、短絡は短絡の何れか一方の側にある走査ラインを切断することによって修復される。
【0056】
最後に、ボックス196の動作は、液晶ディスプレイ(LCD)を組み立て、LCDの組み立て後にESDレジスタをスクライブして取り除くことができる。レジスタ等のESD構造はアクティブマトリックス液晶ディスプレイ(AMLCD)には必要である。なぜなら、組み立て中に約100オングストロームのポリイミドの薄層はグルーイング(接着)の前にバフ研磨又は摩擦されるからである。その結果、液晶が毛管現象によってキャビティを充てんすると、配列される。ESD構造は、結果としての静電荷が回路構成を破壊することを防止する。組み立て後にスクライブされて破壊される必要のあるESDレジスタを使用するよりも、ESD短絡バーをボックス120の動作の後にすべての隣接するパッド間に付着することができる。つまり、ESD短絡バーは図7の右側に示されるように組み立て後にウェットエッチングによって除去することができる。
【0057】
ボックス200の動作はボックス192と同様にパッシベーションパターンを生成する。ボックス202の動作はボックス194のように検査且つ修復を行なう。しかしながら、ボックス204の動作はESD短絡バーを生成する。そして、ボックス206の動作はLCDを組み立て、完全に組み立てられた後で短絡バーを除去する。
【0058】
図8及び図9は、図7のプロセスを用いて生成される薄膜構造についての、図6の線A−A及びB−Bに沿ったそれぞれの断面図を示している。これらの2つの図において、同じ材料の層は同じ様に陰影付けされ且つ同一番号を有する。
【0059】
基板230は薄膜構造が形成される表面232を有し、該薄膜構造は図6にあるゲートライン146となる底部金属層234から始まる。底部金属層234の上には底部窒化層240が形成され、その後にドープされてない非晶質シリコン層242が来る。非晶質シリコン層242の上には上部窒化層244があり、図9に示されるエッジ246と248を備えている。上部窒化層244が存在するところではその上に、また、ほかの場所では非晶質シリコン層242の上に、n+非晶質シリコン層250が形成される。n+層250の上には上部金属層252がある。上部金属層252と他の露光された層の上にはパッシベーション層(図示せず)が形成されることもある。
【0060】
基板230は、プラズマ強化CVD法によって付着される場合にn+非晶質シリコン層250と同じ熱膨張係数を有するCorning7059Glassでもよい。熱膨張係数を一致させることによって、上部金属層252にかかる許容できる応力が生じられることになる。さらに、n+層250のエッジが上部金属層252のエッジと位置合わせされるが、これは、層250をエッチングする際のマスクパターンとして層252が使用されるからである。
【0061】
図7におけるプロセスは図6の配列を実施するために使用することができる多数のプロセスの一つにすぎない。他の例として、上部ITO層を生成するプロセスや、底部ITO層を生成するプロセスもあげられる。これらの代替プロセスは図8と図9に示されるプロセスのような層を生成することになる。
【0062】
上記実施例は、基板としてCorning7059Glassを用いているが、石英又はセラミック等の他のガラス基板や非ガラス基板を用いることもできる。
【0063】
上述された実施例は概して、同質の層を含むものであるが、複数のサブレイヤ、又は組成の異なる層を含むものであってもよい。
【0064】
本発明は多くの方法において応用が可能であり、AMLCDアレイや交差する直交導電ラインを備えた他のアレイが含まれる。
【0065】
【発明の効果】
本発明は上記のように構成されるので、導電ラインがクロスオーバー領域において連続的に形成されることによって、断線もしくは導電ラインの損傷が低減されるという効果を有する。
【図面の簡単な説明】
【図1】2本の交差する導電ラインが第1と第2の絶縁層と、平滑層によって分離されている薄膜構造を備えた製品を示す概略部分平面図である。
【図2】図1の線2−2に沿った断面図である。
【図3】図1の線3−3に沿った断面図である。
【図4】図2と図3に示されるような層を生成する場合の一般的動作を示すフローチャートである。
【図5】交差し、且つ第1と第2の絶縁層と平滑層によって分離されている導電ラインを備えたアレイの概略平面図である。
【図6】図5のアレイの光制御ユニットの概略平面図である。
【図7】図5に示されるようなアレイを生成可能なプロセスにおける動作を示すフローチャートである。
【図8】図5に示されるようなアレイを生成する際に図7のプロセスによって生成される層の断面図である。
【図9】図5に示されるようなアレイを生成する際に図7のプロセスによって生成される層の別の断面図である。
【符号の説明】
12 導電ライン
14 導電ライン
16 クロスオーバー領域
20 接続点
22 接続点
30 基板
34 薄膜構造
40 第1の絶縁層
42 第2の絶縁層
44 平滑層
50 エッジ
52 エッジ
Claims (4)
- 薄膜トランジスタ装置であって、
表面を有する基板と、
ゲートリード、ソース接点、及びドレイン接点を有する第 1 の薄膜トランジスタ及び第2の薄膜トランジスタと、
第1の導電ラインとゲートリードを有する第 1 のパターンの導電層と、
第2の導電ライン、第1の接点リード、及び第2の接点リードを有する第2のパターンの導電層であって、第1の接点リードは第1の接続点で第1の薄膜トランジスタを第2の導電ラインに接続し、第2の接点リードは第2の接続点で第2の薄膜トランジスタを第2の導電ラインに接続し、第2の導電ラインは第1と第2の各接続点の間に延出するとともに、第1と第2の接続点の間のクロスオーバー領域において第1の導電ラインと交差することによって、第1の導電ラインはクロスオーバー領域において第2の導電ラインと基板の表面との間にあり、第1の導電ラインはクロスオーバー領域において第1のエッジを有し、第2の導電ラインはクロスオーバー領域において第2のエッジを有する、該第2のパターンの導電層と、
前記第1及び第2の導電ラインの間にあり、クロスオーバー領域において第1の導電ラインを被覆する絶縁層と、
ソース接点及びドレイン接点を有し、n+ドープされた非晶質シリコンを含む平滑層であって、該平滑層は、クロスオーバー領域において絶縁層の上にあるとともに第2の導電ラインの下にあり且つ第2の導電ラインと直接接触し、第1及び第2の各接続点の間に位置し、第2の導電ラインが第1の導電ラインの第1のエッジの上に連続して形成され且つ第1と第2の接点リードと電気接続するように形成される外表面を有し、クロスオーバー領域において第2の導電ラインの第2エッジに位置合わせされる第3のエッジを有する該平滑層と
を有する薄膜トランジスタ装置。 - さらに、第1電極、第2電極、容量の誘電体層、及び前記平滑層を有する蓄積容量を有し、
前記第1のパターンの導電層は、第1電極を有し、
前記第2のパターンの導電層は、第2電極を有し、
前記絶縁層は、容量の誘電体層を有し、
前記平滑層は、第2電極と容量の誘電体層との間にある
請求項1に記載の薄膜トランジスタ装置。 - 基板の表面に薄膜トランジスタ構造を形成する方法であって、
第1の導電層を生成する工程を有し、
前記第1の導電層のパターンを形成して、1)第1の薄膜トランジスタの第1のゲートリード、2)第2の薄膜トランジスタの第2のゲートリード、及び3)第1のエッジを有する第1の導電ラインを生成する工程を有し、
第1の導電ラインが絶縁層と基板の表面との間にあるように絶縁層を生成する工程を有し、前記絶縁層は第1の導電ラインの第1のエッジを被覆するように第1の導電ラインより幅が広く、
前記絶縁層と第1の導電ラインが平滑層と基板の表面との間にあるようにn+ドープされた非晶質シリコンを含む平滑層を生成する工程を有し、該平滑層は、基板の表面から離れて向き合う外表面を有するとともに、第1の導電ラインの第1のエッジにわたって延出し、第1及び第2の薄膜トランジスタ各々のソース接点及びドレイン接点を有し、
平滑層が第2の導電層と絶縁層との間にあるように第2の導電層を生成する工程を有し、
マスク材料のパターンを生成するリソグラフィを実行する工程を有し、該パターンされたマスク材料は第2の導電層の一部を被覆し、該被覆された一部は第1及び第2の接続点間に延出する導電ラインのように形成され、第2の導電層の該被覆された一部はクロスオーバー領域において第1の導電ラインを横切って延出し、該領域は第1の導電ラインの第 1のエッジを含み、
第2の導電層の被覆された一部が残るようにマスク材料のパターンで被覆されていない第2の導電層の領域を除去するようにエッチングする工程を有し、被覆された一部は、クロスオーバー領域において第1の導電ラインと交差する第2の導電ラインを形成するとともに、第1の接続点で第1の薄膜トランジスタを第2の導電ラインに接続する第1の接点リード、及び第2の接続点で第2の薄膜トランジスタを第2の導電ラインに接続する第2の接点リードを形成し、
第2の導電ラインの第2のエッジをエッチングして該第2のエッジを形成した後に、平滑層の第3のエッジをエッチングして該第3のエッジを形成するように平滑層をエッチングする工程を有し、該第3のエッジと該第2のエッジが位置合わせされ、
前記平滑層を生成する工程は、前記第2の導電層を生成する工程によって第2の導電層が第1の導電ラインのエッジの上に連続して形成されるように該平滑層の外表面を生成し、第2の導電ラインは第1と第2の各接続点と電気接続し、平滑層はクロスオーバー領域において第2の導電ラインに直接接触する、
薄膜トランジスタ形成方法。 - 基板の表面に薄膜トランジスタ構造を形成する方法であって、
第1の導電層を生成する工程を有し、
前記第1の導電層のパターンを形成して、1)第1の薄膜トランジスタの第1のゲートリード、2)第2の薄膜トランジスタの第2のゲートリード、3)第1のエッジを有する第1の導電ライン、及び4)蓄積容量の第1電極を生成する工程を有し、
第1の導電ラインが絶縁層と基板の表面との間にあるように絶縁層を生成する工程を有し、前記絶縁層は第1の導電ラインの第1のエッジを被覆するように第1の導電ラインより幅が広く、蓄積容量の誘電体層を形成し、
前記絶縁層と第1の導電ラインが平滑層と基板の表面との間にあるようにn+ドープされた非晶質シリコンを含む平滑層を生成する工程を有し、該平滑層は、基板の表面から離れて向き合う外表面を有するとともに、第1の導電ラインの第1のエッジにわたって延出し、第1及び第2の薄膜トランジスタ各々のソース接点及びドレイン接点を有し、蓄積容量の第2電極と基板の表面との間にあり、
平滑層が第2の導電層と絶縁層との間にあるように第2の導電層を生成する工程を有し、
マスク材料のパターンを生成するリソグラフィを実行する工程を有し、該パターンされたマスク材料は第2の導電層の一部を被覆し、該被覆された一部は第1及び第2の接続点間に延出する導電ラインのように形成され、第2の導電層の該被覆された一部はクロスオーバー領域において第1の導電ラインを横切って延出し、該領域は第1の導電ラインの第1のエッジを含み、
第2の導電層の被覆された一部が残るようにマスク材料のパターンで被覆されていない第2の導電層の領域を除去するようにエッチングする工程を有し、被覆された一部は、クロスオーバー領域において第1の導電ラインと交差する第2の導電ラインを形成するとともに、第1の接続点で第1の薄膜トランジスタを第2の導電ラインに接続する第1の接点リード、及び第2の接続点で第2の薄膜トランジスタを第2の導電ラインに接続する第2の接点リードを形成し、蓄積容量の第2電極を形成し、
第2の導電ラインの第2のエッジをエッチングして該第2のエッジを形成した後に、平滑層の第3のエッジをエッチングして該第3のエッジを形成するように平滑層をエッチングする工程を有し、該第3のエッジと該第2のエッジが位置合わせされ、
前記平滑層を生成する工程は、前記第2の導電層を生成する工程によって第2の導電層が第1の導電ラインのエッジの上に連続して形成されるように該平滑層の外表面を生成し、第2の導電ラインは第1と第2の各接続点と電気接続し、平滑層はクロスオーバー領域において第2の導電ラインに直接接触する、
薄膜トランジスタ形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US23488594A | 1994-04-28 | 1994-04-28 | |
US234885 | 1994-04-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07302837A JPH07302837A (ja) | 1995-11-14 |
JP4145366B2 true JP4145366B2 (ja) | 2008-09-03 |
Family
ID=22883215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9519495A Expired - Lifetime JP4145366B2 (ja) | 1994-04-28 | 1995-04-20 | 薄膜トランジスタ装置及び薄膜トランジスタ構造形成方法 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0681325A3 (ja) |
JP (1) | JP4145366B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4700510B2 (ja) * | 1998-12-18 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
ATE546836T1 (de) | 2005-04-21 | 2012-03-15 | Fiat Ricerche | Anwendung einer transparenten leuchtdiodenanzeigevorrichtung in einem kraftfahrzeug |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60132344A (ja) * | 1983-12-20 | 1985-07-15 | Nec Corp | 半導体装置 |
JPS60262443A (ja) * | 1984-06-08 | 1985-12-25 | Nec Corp | 多層配線の形成方法 |
DE3640174A1 (de) * | 1985-11-27 | 1987-06-04 | Sharp Kk | Duennfilm-transistor-anordnung |
JPS62226668A (ja) * | 1986-03-27 | 1987-10-05 | Sharp Corp | 薄膜トランジスタ |
JPH0213928A (ja) * | 1988-07-01 | 1990-01-18 | Sharp Corp | 薄膜トランジスタアレイ |
JPH0824191B2 (ja) * | 1989-03-17 | 1996-03-06 | 富士通株式会社 | 薄膜トランジスタ |
US5153754A (en) * | 1989-06-30 | 1992-10-06 | General Electric Company | Multi-layer address lines for amorphous silicon liquid crystal display devices |
-
1995
- 1995-04-20 JP JP9519495A patent/JP4145366B2/ja not_active Expired - Lifetime
- 1995-04-26 EP EP95302788A patent/EP0681325A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0681325A3 (en) | 1997-04-23 |
JPH07302837A (ja) | 1995-11-14 |
EP0681325A2 (en) | 1995-11-08 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050727 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051102 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070712 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070718 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070919 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080520 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080618 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130627 Year of fee payment: 5 |
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R250 | Receipt of annual fees |
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