JP2537150B2 - 制御用トランジスタを備える電気光学ディスプレイパネルとその製造方法 - Google Patents

制御用トランジスタを備える電気光学ディスプレイパネルとその製造方法

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Description

【発明の詳細な説明】 本発明は制御用トランジスタを備える電気光学ディス
プレイパネルに関するもので、さらに詳細には、ディス
プレイ用の各画素が１つのトランジスタによって制御さ
れるフラットパネルディスプレイに関する。本発明は、
制御用トランジスタが薄膜の形態に集積された大画面液
晶フラットパネルに応用することができる。本発明の方
法を用いると、冗長法においてリソグラフィー用マスク
の数を最小にしてパネルを作製することができる。
公知のように、一般にこのようなパネルは正方形また
は長方形の基本点、すなわち画素を多数備えている。こ
れら画素に対しては個々にアドレスする必要がある。パ
ネルの精細度は情報を受け取ることのできる点の数に依
存する。各点は液晶に電場を印加することにより制御す
る。アルファニュメリックデータまたはグラフィックデ
ータを表示するため、マトリックス型のディスプレイが
提案されている。この場合、各画素は、それぞれ行また
は列と呼ばれる２つの直交した導体ネットワークの交点
として定義される。
マトリックス型ディスプレイの精細度の向上、すなわ
ち画素数の増加が望まれるようになるにつれ、このマト
リックス型ディスプレイへのアドレス法がますます重要
になってきている。
画素は行ごとに順番にアドレスされるため、一般にア
ドレス可能な行の数は使用する液晶の電気光学効果の特
性による制約を受ける。行電圧と列電圧の位相を同じか
反対にすることによって点弧状態と消弧状態に直接アド
レスする際に実現可能な電圧差は、行の数が増えると小
さくなる。多くの行（＜100）にアドレスできるように
するとパネルの他の特性が犠牲にされる（コントラスト
の低下と、視角とともに大きくなるコントラスト変
化）。このようなパネルの性能を向上させるためには、
（コンデンサを形成する）各画素にトランジスタまたは
非線形素子を直列に接続することができる。この回路全
体はするとメモリ素子として機能する。トランジスタが
行へのパルスによってオン状態にされるときに電圧が印
加される。この電圧は、トランジスタがオフであるこの
フレームの残りの期間を通じて画素に印加され続ける。
パネルディスプレイに関する技術において、現在はよ
り高精細度の画像が要求されている。マトリックス型の
ディスプレイパネルでは、これはアドレスする多数の行
と列を有する装置を設計することを意味する。行と列の
数は1024またはそれ以上になることがある。するとそれ
に伴って制御用トランジスタの数が増加する。大量生産
のためには、特に、素子の歩留り率が高く、再現性に優
れ、安定性がよくなくてはならない。さらに、素子の電
気的特性を対応するメモリセルの電気的特性に再現性よ
く適合させる必要がある。
この問題を解決して上記のパネルの性能を向上させる
ための現在一般的な方法は、アドレス操作をマトリック
ス状の薄膜トランジスタを用いて行うことである。これ
は、データの切り換えと記憶の機能を有する巨大ではあ
るが精細度の低い「集積回路」と電気光学効果を直接カ
ップリングさせることを意味する。
このアプローチでは、薄膜トランジスタの作製と相互
接続導体の両方に関していくらかの技術的問題が発生す
る。特に、相互接続ネットワークの行と列の間の極めて
多数の交点にはまったく欠陥があってはならない。
実際、従来の技術では、トランジスタは相互に絶縁さ
れた行導体と列導体の交点に位置していて、行と列の間
に印加される適当な電位差によってこの行、この列なら
びに隣接した画素との間に接続されたトランジスタがオ
ンになるかオフになるかが決まる。
本発明は、マトリックス状に集積されたトランジスタ
によって制御される電気光学材料層を含むディスプレイ
パネルに関する。さらに、本発明はこのタイプのパネル
の製造方法にも関する。現在の技術によると、ゲートが
上にあるトランジスタに対しては２〜３層のマスクを施
し、ゲートが下にあるトランジスタに対しては４〜５層
のマスクを施す。しかし、この種の方法には、記憶用コ
ンデンサの容量または光バリヤによって画質を向上させ
ようとするときの自由度が乏しいという欠点がある。
６層のマスクを用いた極めて精巧なパネル（記憶容量
と光バリヤ）を製造するのに以下の方法を利用すること
ができるが、この方法は７〜９層のマスクによって達成
される方法の利点を兼ね備えている。利点というのは、
切断を避けるために二倍にされた行と列に関する冗長度
と、行と列の交点の位置に必要に応じて設けた補強用シ
リコパッドによる二重絶縁である。行と列の外部に対す
る接続部を形成するのに重要でない余分なエッチングは
必要ない。行と列の接続部は同じ特性でよい。画素は、
ITO（スズ・酸化インジウム）を２つの絶縁層の間に挟
むことにより絶縁することができるため、行または列と
の短絡による欠陥点が減る。記憶用コンデンサは、前の
行と、短絡防止用の二重絶縁層を有する画素の間に形成
することもできる。最後に、この方法ではゲートが下に
あるトランジスタが用いられており、トランジスタの劣
化がチャネルとコンタクトの部分の両方で改良されてい
る。
従って、本発明は、 −互いに平行であって１つの電気光学材料を取り囲む第
１と第２のストリップを備え、 −第１のストリップの表面には上記電気光学的材料と接
した状態で行と列に配置されたマトリックス状の画素
と、このマトリックスの画素からなる各行に１つの割合
で画素からなる各行に平行に設置された行制御電極と、
１画素に１つの割合で設けられていてこの画素を上記行
制御電極にカップリングさせるための制御用トランジス
タとが設けられており、 −第２のストリップの表面には、上記電気光学的材料と
接して少なくとも１つの電極が設けられている 制御用トランジスタ付電気光学ディスプレイパネルであ
って、各トランジスタが、 −第１のストリップの表面に設けられていて１つの行制
御電極に対応する１つのゲートと、 −上記行制御電極と上記ゲートが設けられたこの表面全
体を覆う絶縁材料からなる第１の層と、 −上記ゲートに重なった状態で載せられているアモルフ
ァス半導体材料からなる要素と、 −アモルファス半導体材料からなるこの要素上に位置し
ていて上記ゲートの一端から１つの画素に向かって延び
るソースと、 −アモルファス半導体材料からなるこの要素上に位置し
ていて上記ゲートの他端から１つの列電極に向かって延
びるドレインと、 −上記パネル全体を覆う絶縁材料からなる第２の層とを
備え、この第２の層には、 −少なくとも１つの画素と、 −第２の絶縁材料層を貫通して上記ソースとこの画素を
接続する第１の接続要素と、 −少なくとも１つの列制御電極と、 −第２の絶縁材料層を貫通して上記ドレインとこの列制
御電極を接続する第２の接続要素と、 −上記ゲートの上方に位置する光バリヤと が設けられていることを特徴とするパネルに関する。
本発明はまた、液晶ディスプレイパネルの製造方法で
あって、 ａ）第１のストリップの表面に、行制御電極と、該行制
御電極に接続されたゲートと、列電極の該行制御電極を
切断しない部分とを形成する第１段階と、 ｂ）第１の絶縁層と、アモルファス半導体材料からなる
層と、ドープされた半導体材料からなる層と、必要に応
じて設けられる金属層とを連続的に形成する第２段階
と、 ｃ）アモルファス半導体材料をエッチングして上記ゲー
トに重なったアモルファス半導体要素を形成し、ドープ
された半導体材料からなる上記層と上記金属層をエッチ
ングすることによって上記ゲートの上方に占められてい
ない空間を残してソースとドレインを形成して、ソース
は１つの画素の位置に向けて延ばし、ドレインは１つの
列電極の位置に向けて延ばす、２回のエッチングを行う
第３段階と、 ｄ）パシベーション用の第２の絶縁層を形成する第４段
階と、 ｅ）上記ソースとドレインの位置で上記第２の絶縁層を
貫通するコンタクトを接続するための凹部のエッチング
による形成と、上記行電極と列電極の位置で上記第１と
第２の絶縁層を貫通するコンタクトを接続するための凹
部のエッチングによる形成とを行う第５段階と、 ｆ）導電材料からなる層を堆積させる第６段階と、 ｇ）この導電層に画素をエッチングする第７段階と、 ｈ）金属層を堆積させる第８段階と、 ｉ）この金属層にエッチングを行って −コンタクト接続用の上記凹部を貫通して列電極に接続
する列制御電極と、 −コンタクト接続用の凹部を貫通して行制御電極に接続
する行制御電極の部分と、 −一方でソースを１つの列電極に接続し、他方でドレイ
ンを１つの画素に接続する接続要素と、 −上記ゲートの上に存在しているアモルファス半導体か
らなる上記材料をあらゆる入射光からシールドする光バ
リヤとを形成する第９段階と、 ｊ）−固定用の層を堆積させ、 −厚さ方向のシムを位置決めし、 −固定用の層で被覆された透明な反対側の電極を備える
反対側のストリップを形成し −液晶の位置決めを行う という操作を含むパネル完成用の第10段階とを備えるこ
とを特徴とする方法に関する。
本発明の様々な目的や特徴は添付の図面を参照して行
う以下の説明によりさらにはっきりとするであろう。
第１図は、従来の液晶ディスプレイパネルの一例の斜
視図である。
第２図は、本発明の液晶ディスプレイパネルの一例の
全体図である。
第３図〜第12図は、本発明の液晶ディスプレイパネル
の製造方法の異なる段階を表す図である。
第13図と第14図は、本発明の液晶ディスプレチパネル
の別の実施例を示す図である。
第15図と第16図は、本発明の液晶ディスプレイパネル
のさらに別の実施例を示す図である。
第17図〜第19図は、本発明の液晶ディスプレイパネル
のさらに別の実施例を示す図である。
第１図を参照してまず公知の液晶ディスプレイパネル
の一例を説明する。このような液晶ディスプレイパネル
は例えばブランス国特許出願第85 12804号または第85 1
6935号に記載されている。
この図面では、第１のストリップ１の表面10上に行導
体LG1、LG2と、列導体CL1、CL2、CL3が示されている。
ほとんどすべての交点にはトランジスタと画素が接続さ
れている。、例えば行導線LG1と列導線CL1の交点にはト
ランジスタT11と画素PX11が存在している。
第２のストリップ１′はガラスであることが好まし
い。この第２のストリップ１′は少なくとも１つの電極
Ｆを備えており、一方の表面10′とスリップ１の表面10
の間に液晶CXが設置される空間を規定している。
ストリップ１′は透明である。表面10の画素、例えば
画素PX11と、この画素に対向するストリップ１′と、両
者を分離する液晶とがパネルの液晶セルを構成してい
る。
このタイプのパネルの動作は公知である。情報を液晶
セルに表示するためには、適当な電位を行（例えばLG
1）と列（例えばCL1）に印加してトランジスタT11をオ
ンにする必要があることを思い起こされたい。するとこ
のトランジスタが画素PX11に電位を印加してセルcd11の
画素PX11の電位が変わり、液晶の状態が変化する。
第２図、第11図、第12図を参照して本発明のディスプ
レイパネルの実施例の説明を行う。
第２図は液晶ディスプレイパネルの全体図である。第
12図はこのパネルの１つの交点の詳細図であり、第11図
は第12図のaaでの断面図である。この第11図に交点の位
置のトランジスタの構造をよりはっきりと見ることがで
きる。従って、以下では特に第11図と第12図を参照して
パネルの制御用トランジスタの説明を行うが、理解をさ
らに明確にするために同じ要素に同じ参照番号を付した
第２図も参照する。
基板の表面10には、行制御電極LG、ゲートGR、列電極
の一部分co１、col2が配置されている。図示の実施例
ではゲートGRは行電極の一部分である。
ゲートGRと行電極はSi3N4などの絶縁材料層２で覆わ
れている。この絶縁材料層上の各ゲートの上方の位置に
はアモルファスシリコンなどの非ドープ半導体材料から
なる素子３が存在している。
制御用トランジスタを完成させるには、ソースSOとド
レインDRを素子３上でゲートのそれぞれの側に形成す
る。ソースとドレインは半導体材料、例えばn+型にドー
プされたシリコンで形成し、その上を金属層で覆う。
この全体はSi3N4やSO2などのパシベーション用絶縁膜
６で覆う。
この絶縁膜６の上には、画素PX、光バリヤEC、列制御
電極、行電極の一部分lg1が形成されている。
各光バリヤECはドレイン−ソースの間隔よりも広い面
を覆って上記の非ドープ半導体部分に光が当たらないよ
うにしている。
最後に、接続要素が形成されてこの構造が完成する。
接続要素とは、 −パシベーション用絶縁膜６を貫通してソースSOと画素
PXを接続する接続要素CSPと、 −パシベーション用絶縁膜６を貫通してドレインDRと列
制御電極を接続する接続要素CDCと、 −絶縁材料層２と絶縁膜６の両方を貫通しており、電極
部分（lg1）を行制御電極LGに接続し（これは要素CX3の
場合）、列電極CLを列電極の部分co１、col2にそれぞ
れ接続する（例えば要素CX4、CX5の場合）接続要素CX
3、CX4、CX5 である。
第13図と第14図に示した本発明のパネルの別の実施例
によると、画素PXは絶縁材料からなる２つの層２と６の
間に位置している。従って絶縁層はパネルの記憶用コン
デンサとして機能する。さらに、このようにすると１つ
の電極と１つの列電極がもはや画素と同じ高さではなく
なるために欠陥点の数が減る。
この場合、ソースSOと画素PXを接続する各接続要素CS
Pは絶縁層６を貫通する。
第13図と第14図に示した実施例から導かれる第15図と
第16図に示した別の実施例では、各画素PXが接続要素KC
によってソースSOに直接に接続されている。
さらに別の実施例によれば、図示されていない接続要
素によって光バリヤと底部のゲートが接続されている。
従って二重ゲートトランジスタが得られる。
第17図と第18図に示した本発明のさらに別の実施例で
は、ソースSO用の少なくとも１つの突起部とドレインDR
用の少なくとも１つの別の突起部が設けられている。こ
のソースはゲートGRに対して横向きになるように配置さ
れ、ドレインはこのソースに平行に配置されてやはりゲ
ートに対して横向きになるようにされている。このタイ
プの実施例ではマスクの配置のあらゆる変化に対して幾
何学的に一定なトランジスタが得られる。ドレインの突
起部を２つにするとスペースが節約され、接続線の幅の
変化が薄膜トランジスタの寄生容量に及ぼす効果をなく
すことができる。
第17図と第18図に示した実施例では、ドレインDRはソ
ースSOを取り囲む２つの突起部を備えている。
ゲートの上方でドレインとソースに跨がって設けられ
た光バリヤがトランジスタを光から保護している。トラ
ンジスタはゲートGRによって基板１を貫通する光から完
全に保護されることに注意されたい。
最後に、第19図に簡単化して示した別の実施例では、
画素PXが行電極の上方に延びる少なくとも１つの突起部
を備えている。画素PXは、この突起部と行電極の間に位
置する絶縁材料とで記憶用コンデンサを構成する。この
記憶用コンデンサにより表示時間が長くなり、灰色の色
調が改良される。さらに、画素の突起部の幅を最大にす
ると、この突起部が行電極の電圧の効果から液晶を保護
するシールドとなる。
以下に、本発明の製造方法の一例を説明する。第３図
〜第12図はこの方法の異なる段階を示す図である。
第１段階では、基板１、例えばガラスストリップの表
面10に導電材料からなる複数の電極を形成する。これら
電極は、行LGと、これら電極に接続されたゲートGRと、
列補強電極と呼ばれる列電極の一部分co１、col2とを
制御するためのものである。このようにして第３図と第
４図に示した構造が得られる。この構造では、例えばゲ
ートGRが実際に行制御電極LGの一部分となっている。製
造のこの段階は、最良の温度および洗浄条件のもとで未
使用の基板の上に薄い金属層を堆積させて抵抗率が低く
穴のないようにし、次のフォトリソグラフィー工程にお
いて、接続線、トランジスタのゲート、列補強電極をエ
ッチングすることにより実現される。この金属がクロム
などの化学的に抵抗力のある金属であれば酸を用いて激
しく洗浄することができる。
第２段階では、アモルファス半導体材料からなる層３
とn+型にドープされた半導体材料からなる層を連続的に
形成し、必要に応じてさらに金属材料層５を形成する。
例えば、Si3N4などのゲート絶縁層、非ドープアモルフ
ァスシリコンなどの半導体材料、n+型にドープされたア
モルファスシリコン層などのオーミックコンタクト層を
同じ機械を用いて連続的に堆積させる。これらの層はす
べて、例えばプラズマを用いた熱分解法またはスパッタ
リング法によって形成することができる。必要に応じて
クロムなどの金属を非常に薄く堆積させる。この金属
は、ゲート絶縁層やパシベーション用絶縁膜をエッチン
グするときの選択性を向上させたり、この層の下のアモ
ルファスシリコンを保護するのに利用する。
第３段階では、この金属とn+型にドープされたシリコ
ンを第２回目のフォトリソグラフィー工程でエッチング
を行ってソースSOとドレインDRのコンタクトブロックヲ
形成する。シリコンの非常に広い範囲がエッチングされ
るためにこの第３段階の調整は容易である。応答信号は
たいへん大きいので、ドライプロセスによるエッチング
の終了時を極めて厳密に検出できる。非ドープ半導体層
は極めて薄くすることができる。するとこの層が光伝導
性をほとんど失うことが知られている。
この非ドープ半導体層を第３回目のフォトリソグラフ
ィー操作中にエッチングする。極めて薄く、極めて均一
で、ドープされておらず極めて広い層をエッチングする
ため、この操作は絶縁層に対して非常に正確に実施でき
る。
ここで、第５図と第６図に示した素子が得られる。
第４段階では、酸浴で容易に洗浄することできる上記
の構造の上にSi3N4やSiO2などのパシベーション用無機
絶縁膜６を極めて薄く階段状に堆積させる。
第５段階では、パシベーション用絶縁膜６と必要に応
じてゲート絶縁層２を第４回目のフォトリソグラフィー
工程中にエッチングする。従って、行と列の端部の出力
に必要とされるトランジスタのソースおよびドレインの
出力に必要であり、場合によっては光バリヤをゲートに
接続するためのコンタクトを行と列を形成する金属を用
いて後に形成することができる。
第６段階では、導電性があり、さらに透明である必要
があればスズをドープした酸化インジウム（ITO）から
なる層を堆積させる。この堆積層は、例えば第７段階で
は、画素PX、コンタクト用ブロック、二重の行と列、ま
たは、二重絶縁層を備える記憶用コンデンサとともにエ
ッチングする。
第８段階では、金属を堆積させる。第９段階では、こ
の金属を、列、ソースとドレイン上のコンタクト、ソー
スと画素のコンタクト、二重の行、光バリヤとともにエ
ッチングする。
別の製造方法によれば、この段階において光バリヤEC
をゲートGRに接続して二重ゲートトランジスタを形成す
ることができる。
この実施例では、短絡に起因する欠陥を修正すること
ができる。行と列の交点が二重絶縁となっており、この
点が大きな利点であるため、たいていの短絡はトランジ
スタ上に局在することになる。従って、行または列を切
断することなくこのような大きな欠陥を絶縁するために
はトランジスタへの引き込み線を切断するだけで十分で
ある（電子的コスト）。必要であれば、２つの端部に切
断された行や列を接続する。低い階段状に堆積された絶
縁体上の光バリヤは、セルフアラインしたソース・ドレ
インと列を用いる従来の方法におけるよりもよく絶縁さ
れる。
金属からなる行と列と液晶を有機ポリマーを堆積させ
て絶縁しても何ら不利な点はない。この有機絶縁層は、
一旦セルが封止された後に外部コンタクト上で有機溶媒
を用いて除去することができる。
パネルを完成させる第10段階は標準的な段階であると
考えることができる。この段階では、反対側のストリッ
プを形成し、必要であれば色付きフィルタを形成し、両
方のストリップに対する固定層（摩耗処理を施したポリ
イミド、SiOの蒸着など）を形成し、液晶とともに２つ
のストリップを封止し、パシベーション用であり、必要
であればコンタクト上に固定するためのポリマーを除去
する。
本発明の別の製造方法によれば、２つの絶縁層２と６
の間に画素PXを設ける。このためには、この別の方法に
よれば、上記の第６段階と第７段階を第４段階の前に実
施してパシベーション用絶縁膜６を堆積させる。このよ
うにして、第13図と第14図に示されたような構造が得ら
れる。
この方法から導かれる第15図と第16図に示したさらに
別の方法によれば、第６段階と第７段階を第４段階の前
に実施し、画素PXをエッチングする第７段階でソースSO
を画素PXに直接に接続する接続要素KCのエッチングも行
う。さらに、この別の方法では、第２段階と第３段階に
おいて、まずアモルファス半導体素子３を形成し、次に
ドープされた半導体材料層４と金属層５を形成し、次い
で層４と５をエッチグする。
この条件のもとではアモルファス半導体素子３は画素
PXと接触しない。
最後に、さらに別の方法によれば、第６段階と第７段
階を第９段階の後に実施することができる。
従って、本発明は、各交点が二重絶縁されており、各
画素の記憶用コンデンサの容量が大きいパネルを得るの
に利用することができる。
上記の説明は単なる例であって本発明の範囲を越える
ことなく別の変形例を考えることが可能であることは明
らかである。

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】−互いに平行であって１つの電気光学材料
    （CX）を取り囲む第１と第２のストリップ（１、１′）
    を備え、 −第１のストリップ（１）の表面（10）には上記電気光
    学的材料（CX）と接した状態で行と列に配置されたマト
    リックス状の画素（PX11〜PX22）と、このマトリックス
    の画素からなる各行に１つの割合で画素からなる各行に
    平行に設置された行制御電極（LG1、LG2）と、１画素
    （PX11〜PX22）に１つの割合で設けられていてこの画素
    を上記行制御電極にカップリングさせるための制御用ト
    ランジスタ（T11〜T22）とが設けられており、 −第２のストリップ（１′）の表面（10′）には、上記
    電気光学的材料（CX）と接して少なくとも１つの電極
    （Ｆ）が設けられている 制御用トランジスタ付電気光学ディスプレイパネルであ
    って、各トランジスタが、 −第１のストリップ（１）の表面（10）に設けられてい
    て１つの行制御電極（LG）に対応する１つのゲート（G
    R）と、 −上記行制御電極（LG）と上記ゲート（GR）が設けられ
    たこの表面（10）全体を覆う絶縁材料からなる第１の層
    （２）と、 −上記ゲート（GR）に重なった状態で載せられているア
    モルファス半導体材料からなる要素（３）と、 −アモルファス半導体材料からなるこの要素（３）上に
    位置していて上記ゲートの一端から１つの画素に向かっ
    て延びるソース（SO）と、 −アモルファス半導体材料からなるこの要素（３）上に
    位置していて上記ゲートの他端から１つの列電極に向か
    って延びるドレイン（DR）と、 −上記パネル全体を覆う絶縁材料からなる第２の層
    （６）とを備え、この第２の絶縁材料層（６）は、 −少なくとも１つの画素（PX）と、 −第２の絶縁材料層（６）を貫通して上記ソース（SO）
    とこの画素（PX）を接続する第１の接続要素（CSP）
    と、 −少なくとも１つの列制御電極（CL）と、 −第２の絶縁材料層（６）を貫通して上記ドレイン（D
    R）とこの列制御電極を接続する第２の接続要素（CDC）
    と、 −上記ゲートの上方に位置する光バリヤ（EC）とが設け
    られていることを特徴とするパネル。
  2. 【請求項２】上記光バリヤ（EC）が金属材料からなるこ
    とを特徴とする請求項１に記載のパネル。
  3. 【請求項３】各制御用トランジスタの近傍で分断されて
    おり、かつ、第１と第２の絶縁層（２と６）を貫通する
    接続要素（CX4、CX5）によって１つの列制御電極に接続
    された列電極の二重部分（co１、col2）を第１のスト
    リップ（１）の表面（10）に備えることを特徴とする請
    求項１に記載のパネル。
  4. 【請求項４】各トランジスタの近傍で分断されており、
    かつ、第１と第２の絶縁層（２と６）を貫通する接続要
    素（CX3）によって１つの行電極（LG）に接続された行
    電極の二重部分（lg1）を絶縁材料からなる第２の層
    （６）の上に備えることを特徴とする請求項１に記載の
    パネル。
  5. 【請求項５】各画素（PX）が、絶縁材料からなる上記第
    １と第２の層（２、６）の間に位置していることを特徴
    とする請求項１に記載のパネル。
  6. 【請求項６】上記第２の絶縁層（６）を貫通し、かつ、
    上記ソース（SO）と１つの画素（PX）を接続する接続要
    素（CSP）を備えることを特徴とする請求項５に記載の
    パネル。
  7. 【請求項７】各画素が、該画素（PX）をソース（SO）に
    直接に接続する接続要素（KC）を備えることを特徴とす
    る請求項５に記載のパネル。
  8. 【請求項８】光伝導性を低下させるためにアモルファス
    半導体材料からなる上記各要素（３）がホウ素でわずか
    に補償されていることを特徴とする請求項１に記載のパ
    ネル。
  9. 【請求項９】−アモルファス半導体材料からなる上記要
    素（３）が基板に達する光から完全にシールドされるよ
    うに該要素が上記ゲート（GR）の一部分を覆い、 −上記ソース（SO）が、上記ゲート（GR）と半導体材料
    からなる上記要素（３）に対して横方向を向いた少なく
    とも１つの突起部を備え、 −上記ドレイン（DR）が、上記ソース（SO）のこの突起
    部と平行な少なくとも１つの突起部をやはり備え、 −上記光バリヤ（EC）が上記ゲートと半導体材料からな
    る上記要素（３）の上方に設置されて上記ソースと上記
    ドレインの突起部の上に重なっている ことを特徴とする請求項１に記載のパネル。
  10. 【請求項１０】上記ドレイン（DR）が、上記ソース（S
    O）の突起部を取り囲む少なくとも２つの突起部を備え
    ることを特徴とする請求項２に記載のパネル。
  11. 【請求項１１】上記画素（PX）が、該画素を制御する上
    記行電極の上方に延在する突起部を備えることを特徴と
    する請求項１に記載のパネル。
  12. 【請求項１２】請求項１に記載の液晶ディスプレイパネ
    ルの製造方法であって、 ａ）第１のストリップ（１）の表面（10）に、行制御電
    極（LG）と、該行制御電極（LG）に接続されたゲート
    （GR）と、列電極の該行制御電極（LG）を切断しない部
    分（co１、col2）とを形成する第１段階と、 ｂ）第１の絶縁層（２）と、アモルファス半導体材料か
    らなる層（３）と、ドープされた半導体材料からなる層
    （４）と、必要に応じて設けられる金属層とを連続的に
    形成する第２段階と、 ｃ）アモルファス半導体材料をエッチングして上記ゲー
    ト（GR）に重なったアモルファス半導体要素を形成し、
    ドープされた半導体材料からなる上記層と上記金属層を
    エッチングすることによって上記ゲートの上方に占めら
    れていない空間を残してソース（SO）とドレイン（DR）
    を形成して、ソース（SO）は１つの画素の位置に向けて
    延ばし、ドレイン（DR）は１つの列電極の位置に向けて
    延ばす、２回のエッチングを行う第３段階と、 ｄ）パシベーション用の第２の絶縁層（６）を形成する
    第４段階と、 ｅ）上記ソースとドレインの位置で上記第２の絶縁層
    （６）を貫通するコンタクトを接続するための凹部（CX
    1、CX2）のエッチングによる形成と、上記行電極と列電
    極の位置で上記第１と第２の絶縁層（２、６）を貫通す
    るコンタクトを接続するための凹部（CX4、CX5）のエッ
    チングによる形成とを行う第５段階と、 ｆ）導電材料からなる層を堆積させる第６段階と、 ｇ）この導電層に画素（PX）をエッチングする第７段階
    と、 ｈ）金属層を堆積させる第８段階と、 ｉ）この金属層にエッチングを行って −コンタクト接続用の上記凹部（CX4、CX5）を貫通して
    列電極の上記部分（co１、col2）に接続する列制御電
    極と、 −コンタクト接続用の凹部（CX3）を貫通して行制御電
    極（LG）に接続する行制御電極の部分と、 −一方でソース（SO）を１つの列電極に接続し、他方で
    ドレインを１つの画素に接続する接続要素と、 −上記ゲートの上に存在しているアモルファス半導体か
    らなる上記材料をあらゆる入射光からシールドする光バ
    リヤ（EC）と を形成する第９段階と、 ｊ）−固定用の層を堆積させ、 −厚さ方向のシムを位置決めし、 −固定用の層で被覆された透明な反対側の電極を備える
    反対側のストリップを形成し、 −液晶の位置決めを行う という操作を含むパネル完成用の第10段階とを備えるこ
    とを特徴とする方法。
  13. 【請求項１３】金属層（５）を形成することにより上記
    第２段階が終了し、上記第３段階でこの層をエッチング
    してソース（SO）とドレイン（DR）のコンタクトを形成
    することを特徴とする請求項12に記載の方法。
  14. 【請求項１４】上記第１段階が、基板（１）の表面（1
    0）に金属層を堆積させる段階と、その後に上記行制御
    電極（LG）と、ゲート（GR）と、列電極の上記部分（co
    １、col2）をフォトリソグラフィー工程でエッチング
    する段階を含むことを特徴とする請求項12に記載の方
    法。
  15. 【請求項１５】上記絶縁層がSi3N4であることを特徴と
    する請求項12に記載の方法。
  16. 【請求項１６】上記半導体材料がシリコンであることを
    特徴とする請求項12に記載の方法。
  17. 【請求項１７】上記第２段階を、プラズマを用いた熱分
    解法またはスパッタリング法により実現することを特徴
    とする請求項12に記載の方法。
  18. 【請求項１８】上記第２の段階がドープされた半導体材
    料からなる上記層（４）の上に金属層（５）を形成する
    操作を含むことを特徴とする請求項12に記載の方法。
  19. 【請求項１９】上記第３段階が、 −上記金属層（５）とドープされた半導体材料からなる
    上記層（４）をエッチングする第１の操作と、 −アモルフアス半導体からなる上記材料（３）をエッチ
    ングする第２の操作と を含むことを特徴とする請求項18に記載の方法。
  20. 【請求項２０】上記第３、第５、第７段階をフォトリソ
    グラフィーによって実現することを特徴とする請求項12
    に記載の方法。
  21. 【請求項２１】上記第６と第７段階を上記第５段階の前
    に実施することを特徴とする請求項12に記載の方法。
  22. 【請求項２２】上記第６と第７段階が上記第４段階の前
    に実施することを特徴とする請求項12に記載の方法。
  23. 【請求項２３】上記第７段階で上記画素（PX）をソース
    に接続する接続要素（CSP）のエッチングを行い、上記
    第９段階では従って該画素をソースに接続する接続要素
    を形成しないことを特徴とする請求項22に記載の方法。
  24. 【請求項２４】上記第６と第７段階を上記第９段階の後
    に実施することを特徴とする請求項12に記載の方法。
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