JPH09270519A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 本発明は、オフ電流を抑えた薄膜トランジス
タの製造方法を提供することを目的とする。 【解決手段】 基板表面に、ゲート電極を形成する工
程、該ゲート電極を覆ってゲート絶縁膜を形成する工
程、該ゲート絶縁膜上に半導体能動層、オーミックコン
タクト層を形成する工程、Ｃｒからなるソース・ドレイ
ン電極とを形成する工程、及び前記オーミックコンタク
ト層のソース・ドレイン電極と接する以外の部分をエッ
チング液で除去する工程からなり、前記オーミックコン
タクト層の除去工程は、Ｃｒからなるソース・ドレイン
電極上のレジストの少なくとも一部又は全部を剥離した
状態で行うことを特徴とする。
タの製造方法を提供することを目的とする。 【解決手段】 基板表面に、ゲート電極を形成する工
程、該ゲート電極を覆ってゲート絶縁膜を形成する工
程、該ゲート絶縁膜上に半導体能動層、オーミックコン
タクト層を形成する工程、Ｃｒからなるソース・ドレイ
ン電極とを形成する工程、及び前記オーミックコンタク
ト層のソース・ドレイン電極と接する以外の部分をエッ
チング液で除去する工程からなり、前記オーミックコン
タクト層の除去工程は、Ｃｒからなるソース・ドレイン
電極上のレジストの少なくとも一部又は全部を剥離した
状態で行うことを特徴とする。
Description
【０００１】
【発明が属する技術分野】本発明は、薄膜トランジスタ
の製造方法に係り、より詳細には、オフ電流の小さい薄
膜トランジスタの製造方法に関する。
の製造方法に係り、より詳細には、オフ電流の小さい薄
膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】アモルファスシリコン（ａ−Ｓｉ：Ｈ）
やポリシリコン（ポリＳｉ）を用いた薄膜トランジスタ
（ＴＦＴ）は、液晶表示装置やシャッターアレーなどの
個々の画素のスイッチング素子や駆動部のトランジスタ
として用いられている。
やポリシリコン（ポリＳｉ）を用いた薄膜トランジスタ
（ＴＦＴ）は、液晶表示装置やシャッターアレーなどの
個々の画素のスイッチング素子や駆動部のトランジスタ
として用いられている。
【０００３】例えば、液晶表示装置のスイッチング素子
にａ−Ｓｉ：ＨのＴＦＴを用いた場合、ゲート電極に印
加する電圧は、スイッチング素子のオン時には２０Ｖ、
スイッチング素子のオフ時にはソース電極に印加する信
号電圧より常に低い電圧をゲート電極に印加する必要が
あるため−１５Ｖ程度とする必要がある。
にａ−Ｓｉ：ＨのＴＦＴを用いた場合、ゲート電極に印
加する電圧は、スイッチング素子のオン時には２０Ｖ、
スイッチング素子のオフ時にはソース電極に印加する信
号電圧より常に低い電圧をゲート電極に印加する必要が
あるため−１５Ｖ程度とする必要がある。
【０００４】しかし、従来のａ−Ｓｉ：ＨのＴＦＴは、
オフ時においてもかなり大きな電流が流れるため、液晶
にかかる電圧が減少してしまうという問題がある。この
電圧低下は、コントラストの低下、階調表現の低下等を
生じ、高画質の画像表現の妨げとなっていた。
オフ時においてもかなり大きな電流が流れるため、液晶
にかかる電圧が減少してしまうという問題がある。この
電圧低下は、コントラストの低下、階調表現の低下等を
生じ、高画質の画像表現の妨げとなっていた。
【０００５】また、ＴＦＴを駆動用のトランジスタに用
いた場合には、オフ時においても貫通電流が流れるた
め、電池駆動型液晶表示装置においては、電池寿命が短
くなるという問題があった。
いた場合には、オフ時においても貫通電流が流れるた
め、電池駆動型液晶表示装置においては、電池寿命が短
くなるという問題があった。
【０００６】
【発明が解決しようとしている課題】かかる状況におい
て、本発明は、オフ電流を抑えた薄膜トランジスタの製
造方法を提供することを目的とする。
て、本発明は、オフ電流を抑えた薄膜トランジスタの製
造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板表面に、ゲート電極を形成する工
程、該ゲート電極を覆ってゲート絶縁膜を形成する工
程、該ゲート絶縁膜上に半導体能動層、オーミックコン
タクト層を形成する工程、Ｃｒからなるソース・ドレイ
ン電極とを形成する工程、及び前記オーミックコンタク
ト層のソース・ドレイン電極と接する以外の部分をエッ
チング液で除去する工程からなり、前記オーミックコン
タクト層の除去工程は、Ｃｒからなるソース・ドレイン
電極上のレジストの少なくとも一部又は全部を剥離した
状態で行うことを特徴とする。
タの製造方法は、基板表面に、ゲート電極を形成する工
程、該ゲート電極を覆ってゲート絶縁膜を形成する工
程、該ゲート絶縁膜上に半導体能動層、オーミックコン
タクト層を形成する工程、Ｃｒからなるソース・ドレイ
ン電極とを形成する工程、及び前記オーミックコンタク
ト層のソース・ドレイン電極と接する以外の部分をエッ
チング液で除去する工程からなり、前記オーミックコン
タクト層の除去工程は、Ｃｒからなるソース・ドレイン
電極上のレジストの少なくとも一部又は全部を剥離した
状態で行うことを特徴とする。
【０００８】
【発明の実施の形態】本発明者らは、ＴＦＴの構造及び
作製条件を検討する中で、オーミックコンタクト層のエ
ッチング条件がＴＦＴのオフ特性に大きく影響すること
を見い出した。
作製条件を検討する中で、オーミックコンタクト層のエ
ッチング条件がＴＦＴのオフ特性に大きく影響すること
を見い出した。
【０００９】即ち、ｎ+型ａ−Ｓｉ：Ｈのオーミックコ
ンタクト層のエッチング時に、エッチング液に露出する
Ｃｒ電極（ソース・ドレイン電極）の面積によって作製
したＴＦＴのオフ特性が大きく変動しており、エッチン
グ時に何らかの電気化学的反応が生じＴＦＴのオフ特性
に影響を与えていることが分かった。まず、本発明のＴ
ＦＴの製造方法を図１を用いて説明する。
ンタクト層のエッチング時に、エッチング液に露出する
Ｃｒ電極（ソース・ドレイン電極）の面積によって作製
したＴＦＴのオフ特性が大きく変動しており、エッチン
グ時に何らかの電気化学的反応が生じＴＦＴのオフ特性
に影響を与えていることが分かった。まず、本発明のＴ
ＦＴの製造方法を図１を用いて説明する。
【００１０】図１は、本発明の薄膜トランジスタの作製
方法の一例を示す模式図である。
方法の一例を示す模式図である。
【００１１】まず、ガラス基板１０１上にＣｒ等の導電
性膜をスパッタ法等により成膜し、フォトレジストを塗
布・露光・現像膜して所望のレジストパターンを形成し
た後、Ｃｒ膜をエッチングして、所望の形状のゲート電
極１０２を形成する（図１（ａ））。
性膜をスパッタ法等により成膜し、フォトレジストを塗
布・露光・現像膜して所望のレジストパターンを形成し
た後、Ｃｒ膜をエッチングして、所望の形状のゲート電
極１０２を形成する（図１（ａ））。
【００１２】続いて、ゲート電極１０２を覆って窒化シ
リコン等からなるゲート絶縁膜１０３をＣＶＤ法等によ
り形成する（図１（ｂ））。
リコン等からなるゲート絶縁膜１０３をＣＶＤ法等によ
り形成する（図１（ｂ））。
【００１３】その後、ｉ型ａ−Ｓｉ：Ｈからなる半導体
能動層１０４、ｎ+型ａ−Ｓｉ：Ｈからなるオーミック
コンタクト層１０５を成膜し、図１（ａ）と同様のフォ
トリソグラフィにより所望の形状にエッチングする（図
１（ｃ））。
能動層１０４、ｎ+型ａ−Ｓｉ：Ｈからなるオーミック
コンタクト層１０５を成膜し、図１（ａ）と同様のフォ
トリソグラフィにより所望の形状にエッチングする（図
１（ｃ））。
【００１４】次に、ソース・ドレイン電極となるＣｒ膜
をスパッタ法で成膜し、フォトレジスト１０７を塗布
し、所定の形状にパターニングした後、Ｃｒエッチング
液を用いてソース・ドレイン電極１０６を形成する（図
１（ｄ））。
をスパッタ法で成膜し、フォトレジスト１０７を塗布
し、所定の形状にパターニングした後、Ｃｒエッチング
液を用いてソース・ドレイン電極１０６を形成する（図
１（ｄ））。
【００１５】ここで、従来は、フォトレジスト１０７を
残し、エッチング液をｎ+型ａ−Ｓｉ：Ｈ用エッチング
液に替え、連続して半導体能動層上のオーミックコンタ
クト層のエッチング除去を行っていたが、本発明におい
ては、まず、Ｃｒソース・ドレイン電極上のフォトレジ
ストを一部あるいは全部を除去する（図１（ｅ））。そ
して、オーミックコンタクト層をｎ+型ａ−Ｓｉ：Ｈ用
エッチング液でエッチング除去する（図１（ｆ））。
残し、エッチング液をｎ+型ａ−Ｓｉ：Ｈ用エッチング
液に替え、連続して半導体能動層上のオーミックコンタ
クト層のエッチング除去を行っていたが、本発明におい
ては、まず、Ｃｒソース・ドレイン電極上のフォトレジ
ストを一部あるいは全部を除去する（図１（ｅ））。そ
して、オーミックコンタクト層をｎ+型ａ−Ｓｉ：Ｈ用
エッチング液でエッチング除去する（図１（ｆ））。
【００１６】その後パッシベーション膜を形成して、プ
ロセスを完了する。
ロセスを完了する。
【００１７】以上の工程により、従来のＴＦＴに比べ
て、オフ電流が極めて小さいＴＦＴを得ることができ
る。
て、オフ電流が極めて小さいＴＦＴを得ることができ
る。
【００１８】本発明者らは図２に示す測定系を用いて、
この原因を解明すべく、以下の模擬的な実験を行った。
この原因を解明すべく、以下の模擬的な実験を行った。
【００１９】図２において、２０１はＨＦ−ＨＩＯ3等
のエッチング液２０２を満たした槽である。２０３はガ
ラス基板の表面にＣｒ膜を１μｍ厚く形成した電極、２
０４はガラス基板の表面にｎ+ａ−Ｓｉ：Ｈ膜を５００
ｎｍ厚く形成した電極である。２つの電極２０３、２０
４は銅線２０５により直流電源２０６、電流計２０７を
介して相互に接続されている。
のエッチング液２０２を満たした槽である。２０３はガ
ラス基板の表面にＣｒ膜を１μｍ厚く形成した電極、２
０４はガラス基板の表面にｎ+ａ−Ｓｉ：Ｈ膜を５００
ｎｍ厚く形成した電極である。２つの電極２０３、２０
４は銅線２０５により直流電源２０６、電流計２０７を
介して相互に接続されている。
【００２０】直流電源２０６により、電極間に種々の電
圧を印加して、電圧（Ｖ）と電流（Ｉ）の関係を調べ
た。結果の一例を図３に示す。図３において、電流
（Ｉ）がゼロとなる電圧値をΔＥ0とし、Ｃｒ膜の露出
面積を種々変化させて、ΔＥ0を求めた。ΔＥ0をＣｒ膜
とｎ+型ａ−Ｓｉ：Ｈ膜との面積比Ａの関数として表し
たのが図４である。
圧を印加して、電圧（Ｖ）と電流（Ｉ）の関係を調べ
た。結果の一例を図３に示す。図３において、電流
（Ｉ）がゼロとなる電圧値をΔＥ0とし、Ｃｒ膜の露出
面積を種々変化させて、ΔＥ0を求めた。ΔＥ0をＣｒ膜
とｎ+型ａ−Ｓｉ：Ｈ膜との面積比Ａの関数として表し
たのが図４である。
【００２１】図４から明らかなように、ΔＥ0は、面積
比Ａが増加するに従って徐々に減少し、面積比Ａが０．
１を超えると急激に減少することが分かった。
比Ａが増加するに従って徐々に減少し、面積比Ａが０．
１を超えると急激に減少することが分かった。
【００２２】この現象はＣｒ膜の露出面積が狭いとエッ
チング中にＣｒ膜とｍ+の間で電気化学的反応が起こり
ｎ+ａ−Ｓｉ：Ｈ膜にダメージが入る為と考えられる。
チング中にＣｒ膜とｍ+の間で電気化学的反応が起こり
ｎ+ａ−Ｓｉ：Ｈ膜にダメージが入る為と考えられる。
【００２３】一方Ｃｒ膜面積が広いと、ｎ+へのダメー
ジが緩和される。つまり、ＴＦＴのＩ0FF特性が改善さ
れたのは、Ｃｒ膜上のレジストを除去することによりＣ
ｒ膜の露出面積が増加しｎ+ａ−Ｓｉ：Ｈ膜にかかる電
圧が緩和されたためであると考えられる。
ジが緩和される。つまり、ＴＦＴのＩ0FF特性が改善さ
れたのは、Ｃｒ膜上のレジストを除去することによりＣ
ｒ膜の露出面積が増加しｎ+ａ−Ｓｉ：Ｈ膜にかかる電
圧が緩和されたためであると考えられる。
【００２４】一方、ｎ+型ａ−Ｓｉ：Ｈのオーミックコ
ンタクト層のエッチング除去を種々の条件で行い、図５
に示すＴＦＴを作製した。ここで、フォトレジストを用
いてソース・ドレイン電極であるＣｒの露出面積を変え
て、オーミックコンタクト層のエッチングを行った。作
製したＴＦＴのＩd−Ｖg特性を測定したところ、オフ電
流は、上記したΔＥ0と電極面積比Ａとの関係と同様に
変化した。
ンタクト層のエッチング除去を種々の条件で行い、図５
に示すＴＦＴを作製した。ここで、フォトレジストを用
いてソース・ドレイン電極であるＣｒの露出面積を変え
て、オーミックコンタクト層のエッチングを行った。作
製したＴＦＴのＩd−Ｖg特性を測定したところ、オフ電
流は、上記したΔＥ0と電極面積比Ａとの関係と同様に
変化した。
【００２５】なお、従来のｎ+型ａ−Ｓｉ：Ｈのエッチ
ング方法では、Ｃｒ膜がレジストで覆われているため、
エッチング液に露出している面積は、Ｃｒ膜厚と電極周
辺長の積となり、ｎ+型ａ−Ｓｉ：Ｈ膜の露出面積の１
０-2〜１０-3程度になるすぎない。従って、前記模擬実
験と同様にΔＥ0が大きくなるため、ｉ型ａ−Ｓｉ：Ｈ
層にダメージが生じてオフ電流が高くなるものと考えら
れる。
ング方法では、Ｃｒ膜がレジストで覆われているため、
エッチング液に露出している面積は、Ｃｒ膜厚と電極周
辺長の積となり、ｎ+型ａ−Ｓｉ：Ｈ膜の露出面積の１
０-2〜１０-3程度になるすぎない。従って、前記模擬実
験と同様にΔＥ0が大きくなるため、ｉ型ａ−Ｓｉ：Ｈ
層にダメージが生じてオフ電流が高くなるものと考えら
れる。
【００２６】従って、ｎ+型ａ−Ｓｉ：Ｈのエッチング
は、Ｃｒ膜上のフォトレジストを少なくとも一部を除去
してエッチング層を行うのが好ましい。
は、Ｃｒ膜上のフォトレジストを少なくとも一部を除去
してエッチング層を行うのが好ましい。
【００２７】なお、本発明において、ｎ+型ａ−Ｓｉ：
Ｈ層のエッチング液には、酸化剤を含むフッ酸系混合用
液が一般に用いられるが、酸化剤としてヨウ素酸イオン
を含むものが好適に用いられる。
Ｈ層のエッチング液には、酸化剤を含むフッ酸系混合用
液が一般に用いられるが、酸化剤としてヨウ素酸イオン
を含むものが好適に用いられる。
【００２８】
【実施例】図１に示す本発明の薄膜トランジスタの製造
方法を用いて、１００×１００個のＴＦＴアレイを作製
した。
方法を用いて、１００×１００個のＴＦＴアレイを作製
した。
【００２９】まず、１００ｍｍ角のガラス基板（コーニ
ング社製７０５９）１０１を精密洗浄した後、Ｃｒ膜を
スパッタ法により１００ｎｍ形成し、エッチング液（硝
酸第２セリウムアンモニウムと硝酸の混合液）を用いて
パターニングして、ゲート電極（電極幅７μｍ）１０２
を形成した。
ング社製７０５９）１０１を精密洗浄した後、Ｃｒ膜を
スパッタ法により１００ｎｍ形成し、エッチング液（硝
酸第２セリウムアンモニウムと硝酸の混合液）を用いて
パターニングして、ゲート電極（電極幅７μｍ）１０２
を形成した。
【００３０】次に、プラズマＣＶＤ法により、ゲート絶
縁膜１０３としてＳｉＮx膜（膜厚３００ｎｍ）、半導
体能動層１０４としてｉ型ａ−Ｓｉ：Ｈ膜（膜厚１００
ｎｍ）、オーミックコンタクト層１０５としてｎ+型ａ
−Ｓｉ：Ｈ膜（２０ｎｍ）を堆積した。各層の成膜条件
を表１に示す。
縁膜１０３としてＳｉＮx膜（膜厚３００ｎｍ）、半導
体能動層１０４としてｉ型ａ−Ｓｉ：Ｈ膜（膜厚１００
ｎｍ）、オーミックコンタクト層１０５としてｎ+型ａ
−Ｓｉ：Ｈ膜（２０ｎｍ）を堆積した。各層の成膜条件
を表１に示す。
【００３１】
【表１】
【００３２】続いて、エッチング液（ＨＦ−ＨＩＯ3混
合液）を用いて、半導体能動層１０４、オーミックコン
タクト層１０５をＴＦＴ素子毎に分離した。
合液）を用いて、半導体能動層１０４、オーミックコン
タクト層１０５をＴＦＴ素子毎に分離した。
【００３３】ゲート配線のコンタクトホールを形成した
後、導電体層１０６として、Ｃｒ膜を２００ｎｍ、スパ
ッタ法により形成した。Ｃｒ電極形成条件は表１に示す
とおりである。
後、導電体層１０６として、Ｃｒ膜を２００ｎｍ、スパ
ッタ法により形成した。Ｃｒ電極形成条件は表１に示す
とおりである。
【００３４】次に、ソース・ドレイン電極及びデータ配
線形成の為のフォトレジスト１０７を形成し、上記Ｃｒ
のエッチング液によりエッチングしてソース・ドレイン
電極１０６を形成した。なお、チャネル部は、チャネル
長３μｍ、チャネル幅６μｍである。
線形成の為のフォトレジスト１０７を形成し、上記Ｃｒ
のエッチング液によりエッチングしてソース・ドレイン
電極１０６を形成した。なお、チャネル部は、チャネル
長３μｍ、チャネル幅６μｍである。
【００３５】次に、ｉ型ａ−Ｓｉ：Ｈ上のｎ+型ａ−Ｓ
ｉ：Ｈ型をエッチング液（ＨＦ−ＨＩＯ3混合液）を用
いて除去した。ここで、エッチング法として次の２通り
の方法で行った。即ち、ソース・ドレイン電極のエッチ
ングの際のレジストをそのまま用いてｎ+型ａ−Ｓｉ：
Ｈ型をエッチング除去する方法（従来例）と、Ｃｒ膜上
のレジストを除去してＣｒ膜表面をエッチング液に露出
した状態でエッチングする方法（本実施例）である。
ｉ：Ｈ型をエッチング液（ＨＦ−ＨＩＯ3混合液）を用
いて除去した。ここで、エッチング法として次の２通り
の方法で行った。即ち、ソース・ドレイン電極のエッチ
ングの際のレジストをそのまま用いてｎ+型ａ−Ｓｉ：
Ｈ型をエッチング除去する方法（従来例）と、Ｃｒ膜上
のレジストを除去してＣｒ膜表面をエッチング液に露出
した状態でエッチングする方法（本実施例）である。
【００３６】最後に、プラズマＣＶＤ法により、パッシ
ベーション用のＳｉＮxを４００ｎｍ堆積し、ゲート配
線、及び、ソース・ドレイン配線上の窓開けを行って、
ＴＦＴの作製を完了した。
ベーション用のＳｉＮxを４００ｎｍ堆積し、ゲート配
線、及び、ソース・ドレイン配線上の窓開けを行って、
ＴＦＴの作製を完了した。
【００３７】作製したＴＦＴのＩd−Ｖg特性を測定した
結果を図６に示す。図６（ａ）は本実施例、図６（ｂ）
は従来例で作成したＴＦＴの特性を表したものである。
図６から明らかなように、ゲート電圧を−１５Ｖとした
ときの電流は、従来例が３×１０-11Ａであるのに対
し、本実施例では２×１０-13Ａとなり、ＴＦＴのオフ
特性が大幅に改善されることが分かった。
結果を図６に示す。図６（ａ）は本実施例、図６（ｂ）
は従来例で作成したＴＦＴの特性を表したものである。
図６から明らかなように、ゲート電圧を−１５Ｖとした
ときの電流は、従来例が３×１０-11Ａであるのに対
し、本実施例では２×１０-13Ａとなり、ＴＦＴのオフ
特性が大幅に改善されることが分かった。
【００３８】
【発明の効果】本発明により、オフ電流を抑制したＴＦ
Ｔが実現でき、これにより、コントラストが高く、高階
調の画像を表現できる液晶表示装置を提供することが可
能となる。
Ｔが実現でき、これにより、コントラストが高く、高階
調の画像を表現できる液晶表示装置を提供することが可
能となる。
【００３９】また、オフ電流を抑えることができること
から、液晶表示装置のスイッチング素子のみならず駆動
素子にも使用することが可能となる。即ち、液晶表示装
置のＴＦＴ基板のスイッチング素子駆動回路を同時に製
造することができるため、外付け駆動回路の取り付け工
程等が不要となり、液晶表示装置製造コストの大幅な削
減を図ることが可能となる。
から、液晶表示装置のスイッチング素子のみならず駆動
素子にも使用することが可能となる。即ち、液晶表示装
置のＴＦＴ基板のスイッチング素子駆動回路を同時に製
造することができるため、外付け駆動回路の取り付け工
程等が不要となり、液晶表示装置製造コストの大幅な削
減を図ることが可能となる。
【００４０】さらには、駆動素子の貫通電流が大きく抑
制できるため、電池駆動型表示装置の電池交換周期を大
きく延ばすこともできる。
制できるため、電池駆動型表示装置の電池交換周期を大
きく延ばすこともできる。
【図１】本発明に係る薄膜トランジスター（ＴＦＴ）の
製造方法の一例を示す模式図である。
製造方法の一例を示す模式図である。
【図２】オーミックコンタクト層のエッチング工程にお
ける電気化学的影響を調べるための実験装置である。
ける電気化学的影響を調べるための実験装置である。
【図３】図２の実験装置を用いて測定した電圧（Ｖ）−
電流（Ｉ）特性の一例を示すグラフである。
電流（Ｉ）特性の一例を示すグラフである。
【図４】ΔＥ0と電極面積比（Ｃｒ露出面積／ｎ+型ａ−
Ｓｉ：Ｈ露出面積）の関係を示すグラフである。
Ｓｉ：Ｈ露出面積）の関係を示すグラフである。
【図５】ＴＦＴ構造を示す模式図である。
【図６】（ａ）は本発明に係るＴＦＴのＩd−Ｖg特性の
一例を示すグラフであり、（ｂ）は従来例に係るＴＦＴ
のＩd−Ｖg特性の一例を示すグラフである。
一例を示すグラフであり、（ｂ）は従来例に係るＴＦＴ
のＩd−Ｖg特性の一例を示すグラフである。
１０１、５０１ ガラス基板、 １０２、５０２ ゲート電極、 １０３、５０３ ゲート絶縁膜、 １０４、５０４ 半導体能動層、 １０５、５０５ オーミックコンタクト層、 １０６、５０６ Ｃｒソース・ドレイン電極、 １０７ フォトレジスト、 ２０１ 槽、 ２０２ エッチング液、 ２０３ Ｃｒ電極、 ２０４ ｎ+ａ−Ｓｉ：Ｈ電極、 ２０５ 金属線、 ２０６ 直流電源、 ２０７ 電流計。
Claims (1)
- 【請求項１】 基板表面に、ゲート電極を形成する工
程、該ゲート電極を覆ってゲート絶縁膜を形成する工
程、該ゲート絶縁膜上に半導体能動層、オーミックコン
タクト層を形成する工程、Ｃｒからなるソース・ドレイ
ン電極とを形成する工程、及び前記オーミックコンタク
ト層のソース・ドレイン電極と接する以外の部分をエッ
チング液で除去する工程からなり、前記オーミックコン
タクト層の除去工程は、Ｃｒからなるソース・ドレイン
電極上のレジストの少なくとも一部又は全部を剥離した
状態で行うことを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101988A JPH09270519A (ja) | 1996-03-31 | 1996-03-31 | 薄膜トランジスタの製造方法 |
| US08/825,447 US5824572A (en) | 1996-03-31 | 1997-03-28 | Method of manufacturing thin film transistor |
| KR1019970011627A KR100255589B1 (ko) | 1996-03-31 | 1997-03-31 | 박막트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101988A JPH09270519A (ja) | 1996-03-31 | 1996-03-31 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270519A true JPH09270519A (ja) | 1997-10-14 |
Family
ID=14315228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8101988A Pending JPH09270519A (ja) | 1996-03-31 | 1996-03-31 | 薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5824572A (ja) |
| JP (1) | JPH09270519A (ja) |
| KR (1) | KR100255589B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2757850B2 (ja) * | 1996-04-18 | 1998-05-25 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| US6259119B1 (en) * | 1997-12-18 | 2001-07-10 | Lg. Philips Lcd Co, Ltd. | Liquid crystal display and method of manufacturing the same |
| US6140668A (en) * | 1998-04-28 | 2000-10-31 | Xerox Corporation | Silicon structures having an absorption layer |
| US6261880B1 (en) * | 1999-05-24 | 2001-07-17 | Chi Mei Electronics Corp | Process for manufacturing thin film transistors |
| KR100379684B1 (ko) * | 2001-04-20 | 2003-04-10 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 액정표시소자 제조방법 |
| CN102956505B (zh) * | 2012-11-19 | 2015-06-17 | 深圳市华星光电技术有限公司 | 开关管的制作方法、阵列基板的制作方法 |
| US9443957B1 (en) | 2015-03-12 | 2016-09-13 | International Business Machines Corporation | Self-aligned source and drain regions for semiconductor devices |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682839B2 (ja) * | 1984-08-21 | 1994-10-19 | セイコー電子工業株式会社 | 表示用パネルの製造方法 |
| GB2169746B (en) * | 1984-11-13 | 1988-09-14 | Sharp Kk | Thin film transistor |
| DE3604368A1 (de) * | 1985-02-13 | 1986-08-14 | Sharp K.K., Osaka | Verfahren zur herstellung eines duennfilm-transistors |
| GB2185622B (en) * | 1985-11-27 | 1989-10-11 | Sharp Kk | Thin film transistor array |
| US4704783A (en) * | 1986-05-05 | 1987-11-10 | General Electric Company | Method for passivating the back channel of amorphous silicon field effect transistors |
| JPS62291067A (ja) * | 1986-06-10 | 1987-12-17 | Nec Corp | 薄膜トランジスタの製造方法 |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| DE69117785T2 (de) * | 1990-03-27 | 1997-02-06 | Canon Kk | Dünnschicht-Halbleiterbauelement |
| US5150181A (en) * | 1990-03-27 | 1992-09-22 | Canon Kabushiki Kaisha | Amorphous thin film semiconductor device with active and inactive layers |
| US5367179A (en) * | 1990-04-25 | 1994-11-22 | Casio Computer Co., Ltd. | Thin-film transistor having electrodes made of aluminum, and an active matrix panel using same |
| US5198694A (en) * | 1990-10-05 | 1993-03-30 | General Electric Company | Thin film transistor structure with improved source/drain contacts |
| US5355002A (en) * | 1993-01-19 | 1994-10-11 | Industrial Technology Research Institute | Structure of high yield thin film transistors |
| JPH0832083A (ja) * | 1994-07-15 | 1996-02-02 | Sony Corp | 薄膜トランジスタ |
-
1996
- 1996-03-31 JP JP8101988A patent/JPH09270519A/ja active Pending
-
1997
- 1997-03-28 US US08/825,447 patent/US5824572A/en not_active Expired - Lifetime
- 1997-03-31 KR KR1019970011627A patent/KR100255589B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR100255589B1 (ko) | 2000-05-01 |
| US5824572A (en) | 1998-10-20 |
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