KR100701662B1 - 박막트랜지스터 액정표시장치의 어레이 기판 제조방법 - Google Patents
박막트랜지스터 액정표시장치의 어레이 기판 제조방법 Download PDFInfo
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Abstract
Description
여기서, 상기 게이트용 금속막은 적어도 2층 이상, 바람직하게, 2층의 적층막을 적용하며, 또한, 게이트 전극(2)은 게이트 라인(3) 보다 큰 선폭을 갖도록, 예컨데, 게이트 라인(3) 보다 1.5배 이상, 바람직하게, 1,5배 내지 2배의 선폭을 갖도록 형성한다.
Claims (6)
- TFT부 및 패드부를 갖는 유리기판 상에 적층막으로된 게이트용 금속막을 형성하는 단계;상기 게이트용 금속막을 제1마스크 공정에 따라 식각하여 적층 구조이고 식각면이 계단식으로 테이퍼(taper)진 게이트 전극과 상기 게이트 전극 보다 작은 선폭을 갖는 단층의 게이트 라인을 형성하는 단계;상기 게이트 전극을 포함한 게이트 라인을 덮도록 기판 전면 상에 게이트절연막, a-Si막, n+ a-Si막 및 소오스/드레인용 금속막을 차례로 형성하는 단계;상기 소오스/드레인용 금속막과 n+ a-Si막 및 a-Si막을 제2마스크 공정에 따라 식각하여 데이터 라인을 형성하는 단계;상기 데이터 라인이 형성된 기판 결과물 상에 제1절연막을 형성하는 단계;상기 제1절연막, 소오스/드레인용 금속막, TFT부의 채널 예정 영역 상의 n+ a-Si막 및 a-Si막의 일부를 연마하여 소오스/드레인 전극 및 채널을 형성함과 동시에 TFT를 구성하는 단계;상기 TFT가 구성된 기판 결과물 상에 제2절연막을 형성하는 단계;상기 제2 및 제1절연막을 제3마스크 공정에 따라 식각하여 소오스 전극을 노출시키는 비아홀을 형성하는 단계;상기 비아홀 및 제2절연막 상에 ITO 금속막을 형성하는 단계; 및상기 ITO 금속막을 제4마스크 공정에 따라 식각하여 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 어레이 기판 제조방법.
- 제 1 항에 있어서, 상기 적층막으로된 게이트용 금속막에서의 하층 금속막은 Al 계열의 금속막으로 이루어지고, 상층 금속막은 상기 하층 금속막 보다 식각 속도가 빠른 Mo 계열의 금속막으로 이루어진 것을 특징으로 하는 박막트랜지스터 액정표시장치의 어레이 기판 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 게이트 전극은 게이트 라인 보다 1.5배 내지 2배의 선폭을 갖도록 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 어레이 기판 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극 및 게이트 라인을 형성하기 위한 식각은, 하층 금속막이 상층 금속막의 절반에 해당하는 식각속도를 갖도록 진행하여 상층 금속막 선폭이 하층 금속막 선폭의 절반이 되도록 하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 어레이 기판 제조방법.
- 제 1 항에 있어서, 상기 제1절연막, 소오스/드레인용 금속막, TFT부의 채널 예정 영역 상의 n+ a-Si막 및 a-Si막의 일부를 연마하여 소오스/드레인 전극 및 채널을 형성함과 동시에 TFT를 구성하는 단계시, 패드부는 표면 단차로 인해 제1절연막만을 연마하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 어레이 기판 제조방법.
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