JP2004515045A - 透明導電層の導電率の増大方法 - Google Patents

Abstract

透明導電層の導電率を増大する方法であって、透明層をパターン化するホトレジスト層は、テーパ状のエッジが設けられ、部分的にエッチングされる。部分的なエッチングによって、下にある透明導体層のエッジ領域を露出し、それを選択的にめっきする。この方法は、透明層の単一のパターン化段階を有するが、テーパ状のレジスト層の部分的なエッチングを用いて、（不透明とすることができる）導電層のコーティングのために透明層の小さいエッジ領域を露出する。

Description

【０００１】
技術の分野
本発明は、特にアクティブマトリックス液晶装置のような画素を用いた装置の製造に用いられる透明層の導電率を増大する方法に関する。また、本発明は、そのようなディスプレイの製造に用いられるアクティブプレートとして既知のトランジスタ基板に関する。
【０００２】
背景技術
液晶ディスプレイは、典型的には、液晶材料を挟むアクティブプレートとパッシブプレートを具える。アクティブプレートは、典型的にはディスプレイの各画素に関連した１個のトランジスタを有するトランジスタスイッチング装置のアレイを具える。各画素は、個々の画素の輝度を制御するために信号が供給されるアクティブプレート上の画素電極にも関連する。液晶ディスプレイを、透過性又は反射性装置として配置することができる。
【０００３】
図１は、ＬＣＤのアクティブプレートの既知の一例の画素を構成する電子素子を示す。画素は行列配置される。画素の行導体１０をＴＦＴ１２のゲートに接続し、列導体１４をソースに結合する。画素上に設けられた液晶材料は、トランジスタ１２のドレインと共通接地プレート１８との間に延在する液晶セル１６を規定する。任意の画素蓄積キャパシタ２０は、トランジスタ１２のドレインと画素の隣接する行に関連した行導体１０との間に接続される。
【０００４】
アクティブプレートの広い領域は少なくとも部分的に透明であり、このことは、ディスプレイが典型的にはバックライトから照明されるために必要とされる。従来の表示装置において、画素電極は透明である必要があり、それに対して、行導体及び列導体は金属製の不透明ラインとして形成される。クロムや、モリブデンや、アルミニウムや、合金や、多層構造のような金属層は、高導電率のために行導体及び列導体に用いられ、これによって装置のパフォーマンスが向上する。画素駆動信号が供給されるライン（通常、列ライン）の導電率は、大型ディスプレイにおいて重要である。その理由は、相当な大きさの電圧降下がラインの長さに亘って生じ、これによって、ライン（列）に沿った全ての画素を一様に駆動できなくなる。
【０００５】
金属列導体の使用に際する問題は、列導体及び画素電極を形成するために個別の堆積手順及びリソグラフィク手順が必要とされることである。画素電極は、透明である必要があり、典型的には透明な導電性酸化膜から形成される。製造工程のリソグラフィーステップが製造工程の費用に対して主に寄与する要因であることは周知である。各リソグラフィクステップは、コストの増大とともにプロセスの収率を減少していると考えられる。
【０００６】
ＬＣＤのアクティブプレートの従来の製造工程は５マスク工程である。図２に示すボトムゲートＴＦＴ　ＬＣＤアクティブプレートを参照すると、各々が個別のマスクの規定を必要とする処理工程は、
（ｉ）基板２１の上に（行導体の一部となる）ゲート２２を規定し、
（ｉｉ）（基板全体を被覆するゲート絶縁体２３の上にあり、）下側真性層２４及び上側ドープコンタクト層２６を具えるアモルファスシリコン島を規定し、
（ｉｉｉ）金属ソース２８、ドレイン３０及び列電極３２を規定し、
（ｉｖ）基板全体を被覆するパッシベーション層３６にコンタクトホール３４を規定し、
（ｖ）ホール３４を通じてドレイン１０に接触する透明画素電極３８を規定する。
図１に示すキャパシタは、隣接する行の行／列導体の一部に１画素電極の重ね合わせ領域を設けることによってゲート絶縁物から簡単に形成される。
コストを低減するとともに収率を増大するために製造工程のリソグラフィーステップの回数、したがってマスクカウントを減少するための種々の提案が行われている。
【０００７】
例えば、画素電極と同一の透明導電性酸化物から列導体を形成することが提案されており、その結果、画素構造のこれらの構成要素を互いに堆積し及びパターン化することができる。他の手段の結果、２マスクプロセスとなり、これを、図３に示すボトムゲートＴＦＴ　ＬＣＤアクティブプレートを参照して説明する。各々が個別のマスク規定を必要とする処理工程は、
（ｉ）ゲート２２（及び行導体）を規定し、
（ｉｉ）（ＴＦＴソース２８も形成する）透明列電極３２及び（ＴＦＴドレイン３０も形成する）画素電極３８を規定する。
半導体の島２４，２６の規定を、例えば基板を通じたＵＶ露出によるゲート２２を用いた自己位置合わせ工程によって行う。当然、半導体は、（上記ステップ（ｉ）と（ｉｉ）との間の）第３マスクステップによって同様に形成される。アレイの周辺において、ゲート絶縁物２３は、低精度のステージを用いてエッチングされて、ディスプレイの周辺でゲートラインに接触する。
この構造において、列ラインに使用される透明導電性酸化物が高抵抗であるために、大型（ＴＶサイズの）ディスプレイ又は高解像度ディスプレイ、例えばＶＧＡの構造への使用の妨げとなる。
【０００８】
このために、画素電極の透明度に悪影響を及ぼすことなく導電率を増大するために層の列導体領域を処理することが更に提案されている。例えば、文献”Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｅｎｈａｎｃｅｍｅｎｔ ｏｆ Ｔｒａｎｓｐａｒｅｎｔ Ｅｌｅｃｔｒｏｄｅ ｂｙ Ｓｉｄｅ−Ｗａｌｌ Ｃｏｐｐｅｒ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ”， Ｊ． Ｌｉｕ ｅｔ ａｌ． ＳＩＤ ９３ Ｄｉｇｅｓｔの５５４頁は、酸化金属列ラインの側部に対して銅バスを電気めっきすることによって導電率を増大する方法を開示している。この工程は、銅成長のシードとして作用する酸化金属の残余をそのままにする不十分なエッチング工程を伴う。工程は、制御が複雑かつ困難である。さらに、銅バスは、ソース電極及びドレイン電極に包囲され、バスを形成する際に横方向の急速な銅成長に起因してソース−ドレイン間にショートが生じるおそれがある。ソース電極及びドレイン電極を包囲する銅バスは、ＴＦＴのチャネル長にも影響を及ぼし、したがって、ＴＦＴ特性を予測できないようにする。
【０００９】
国際公開番号９９／５９０２４は、パターン化された金属層を透明電極に隣接して設けることによって透明電極の導電性を増大する方法を開示する。
工程の複雑さを大幅に増大することなくＩＴＯのような透明酸化金属総の導電率を増大する簡単な工程が必要となっている。そのような工程は、アクティブマトリックスＬＣＤ製造工程の用途で見つかるが、他の技術を利用することもでき、この場合、透明度を損なうことなく透明導電層の導電率を更に高めることができる場合、マスクカウントが減少する。これは、ポリマーＬＥＤ及び広い面積のイメージセンサに対して有用となりうる。
【００１０】
発明の開示
本発明の第１の態様は、透明導電層の導電率の増大方法であって、
ホトレジスト層を、透明導電層の所望のパターンに対応する形態に堆積し及びパターン化し、
前記ホトレジスト層を用いて前記透明導体層をパターン化し、
前記ホトレジストのエッジ領域にテーパを設け、
前記ホトレジスト層を部分的にエッチングして、エッジ領域の少なくとも一部を完全に除去して、下にある透明導体層を露出するステップと、
前記透明導体層の露出した部分に金属層を選択的にめっきするステップとを具えることを特徴とする方法を提供する。
この方法は、単一のパターニング段階を有するが、テーパー状の抵抗層の部分的なエッチングを用いて、（不透明でもよい）導電層に対するコーティングのために透明層の小さいエッジ領域を露出する。
テーパー状のエッジ領域を、ホトレジストリフロー技術によって設けることができる。これは、任意のマスク工程を必要とせず、高温の焼成工程を用いて行うことができる。
前記選択的にめっきするステップが、
前記透明導体層の露出部を活性し、
部分的にエッチングされたホトレジスト層を除去し、
前記透明導体層の活性化領域の無電解めっきを行う。
ホトレジストの除去を、めっき処理の後に行ってもよい。
好適には、金属層は銅又は銀を含み、透明導体層は、導電性酸化物例えばＩＴＯを含む。導電率が増大した透明導電層を、液晶ディスプレイの製造に使用することができる。このために、本発明の第２の態様によれば、液晶ディスプレイ用のアクティブプレートを形成する方法であって、
絶縁基板上にゲート導電層を堆積し及びパターン化し、
パターン化されたゲート導電層の上にゲート絶縁層を堆積し、
前記ゲート絶縁層の上にシリコン層を堆積し、
前記シリコン層の上に透明導電層を堆積し、
前記透明層の上にホトレジスト層を規定し及びパターン化し、その形態が、ソース及びドレイン領域、画素電極領域、並びにソース又はドレイン導体に関連したライン導体領域を規定し、
前記ホトレジスト層を用いて前記透明導電層をパターン化し、
前記ホトレジスト層のエッジ領域にテーパを設け、
前記ホトレジスト層を部分的にエッチングして、前記エッジ領域の少なくとも一部を完全に除去し、これによって、下にある前記透明導体層を露出し、
前記透明導体層の露出部に金属層を選択的にめっきすることを特徴とする方法を提供する。
この方法によって、２マスク工程を用いることができ、この場合、ゲート導体が第１ホトリソグラフィク工程で堆積され及びパターン化され、ホトレジスト層が第２ホトリソグラフィク工程で堆積され及びパターン化され、シリコン層はゲート導体に自己位置合わせされる。
【００１１】
本発明の第３の態様によれば、液晶ディスプレイ用のアクティブプレートであって、
共同して画素トランジスタを規定するゲート導電層、ゲート絶縁層及びシリコン層と、
前記画素トランジスタ用のソース導体及びドレイン導体を規定し、関連のトランジスタのソース及びドレインのうちの一方にそれぞれ接続した列導体を規定し、かつ、画素電極を規定する透明導体層と、
前記透明導体層のエッジ領域の上の金属層とを具えることを特徴とするアクティブプレートを提供する。
エッジ領域の上の金属層は、本発明の方法の結果である。
各画素を少なくとも２個の列導体に関連させ、各列導体が、エッジの両側にある金属導体を有し、２個の列導体がブリッジ部によって互いに接続される。これによって、金属層の必要な厚さを増大することなく列の抵抗を更に減少する。前記ブリッジ部が前記金属層によって完全に被覆される。
各列導体がグリッド形態を具え、そのグリッドの全てのエッジが、上にある金属層を有してもよい。
【００１２】
発明を実施するための最良の形態
図面は、線形的であり、寸法通りに描かれていない。これら図面の一部の相対寸法及び割合は、図面を明瞭にし及び簡単にするために寸法を誇張し又は減少している。
本発明の原理を、図４を参照して説明する。本発明は、例えばホトレジストのようなポリマーレジストパターン４１を用いた通常のエッチングプロセスを用いてパターン化されたＩＴＯのような透明導電ライン４０を有する。図４Ａに示すように、レジストをＩＴＯの上に残し、ラインのエッジ４１ａにおけるレジストを中央４１ｂに比べて薄くする必要がある。これを、ホトレジストのリフローを用いることによって行う。その後、図４Ｂに示すように、プラズマ工程の部分エッチング（又はアッシング）によってレジストを肉薄にして、露出されたＩＴＯの領域４３を制御自在に除去する。図４は、直線テーパを有するホトレジストを線図的に示す。例えば、約２６°の角度θを有するテーパ状のエッジを有する２μｍのホトレジストを用いて、ＩＴＯをパターン化する。その後、下にある層をエッチングすることなくホトレジストをエッチング工程によって１μｍの厚さだけ除去する場合、２μｍのＩＴＯ４３がラインのエッジ部で除去される。
【００１３】
その後、露出されたＩＴＯは、電解又は無電解コーティング工程によって銀や銅のような高導電金属が選択的にめっきされる。任意のガラス又はそれ以外の下にある層は、被覆されないままである。電解コーティングは、ＩＴＯラインに対して電気的な接続を行うとともに基板に対して適切なめっき工程を行う必要がある。露出されたＩＴＯの選択的な無電解めっきを行うこともできる。このために、露出されたＩＴＯ４３を、適切な無電解めっき溶液に浸漬する前に活性化（ｓｅｎｓｉｔｉｚｅｄ ａｎｄ／ｏｒ ａｃｔｉｖａｔｅｄ）する必要がある。基板を無電解めっき溶液に浸漬する前又は後に、ホトレジストを除去することができる。好適には、ホトレジストを除去する前にめっきを行う。その理由は、処理されていないＩＴＯ表面に金属が接着するおそれを回避するために、この層を用いることができるからである。その結果、無電解めっきされた金属は、部分的なエッチング工程によってホトレジストが除去されたＩＴＯの領域のみに堆積される。計算によれば、ＩＴＯ列の両側に２μｍ幅で７５０ｎｍの厚さの銅の無電解めっきによって４５インチのＳＸＧＡ解像ディスプレイ（ＳＸＧＡ ｒｅｓｏｌｕｔｉｏｎ ｄｉｓｐｌａｙ）を駆動できることを示す。後に更に説明するように、エッジ領域が増大した列を配置することによって、要求される金属の厚さが減少し、すなわち、表示サイズ又は解像度が増大する。
【００１４】
アクティブマトリックス液晶ディスプレイのアクティブプレートを製造するローマスクカウント工程（ｌｏｗ ｍａｓｋ ｃｏｕｎｔ ｐｒｏｃｅｓｓ）に対する本発明の適用を、図５を参照して説明する。工程の第１ステップは、既知の２マスク工程と共通である。
【００１５】
図５Ａは、ローマスクカウント工程の第１ステップの線形図である。ゲート金属４５が基板４６上に堆積及び規定され、一般的なバックチャネルエッチＴＦＴスタック堆積（Ｂａｃｋ Ｃｈａｎｎｅｌ Ｅｔｃｈ ＴＦＴ ｓｔａｃｋ ｄｅｐｏｓｉｔｉｏｎ）を実行する。これによって、窒化珪素ゲート絶縁層４７と、アモルファスシリコン層４８と、コンタクト面としての役割を果たすドープシリコン層４９とが設けられる。図５Ａの右側の領域は、スイッチングトランジスタ（図１の１２）を形成するのに用いられ、それに対して、図５Ａの左の部分は、行引き込み領域を形成し、この場合、駆動信号を行導体に供給することができる。典型的には、ＳｉＮゲート絶縁体４７を４００ｎｍの厚さとし、真性アモルファスシリコン４８を１６０ｎｍの厚さとし、ドープアモルファスシリコンを４０ｎｍの厚さとするが、他の厚さの層を用いてもよい。ドープシリコン層４９を、シリコンコンタクトに対して良好な品質のＩＴＯを付与する微結晶シリコンとしてもよい。
【００１６】
ＴＦＴスタックを行引き込み領域から除去する必要がある。これは、大まかな位置合わせしか必要とせず、エッチすべき微細な形態を必要としない。この形成ステップを、図５Ｂに示すように、印刷、エッチング前のアレイ領域上のプラスチックシートのラミネート化、又は大まかに位置合わせされた印刷ホトレジスト５０を用いることによって実行される。図５Ｃにおいて、ＴＦＴスタックを行引き込み領域から除去し、ポジホトレジスト５１をプレート全体に塗布する。
図５Ｄに示すように、後方照明を用いて、ゲート線と同一パターンを有するポジホトレジストをパターン化する。残りのホトレジスト層を用いて、図５Ｅのトランジスタチャネル領域５２を残すよう二つのシリコン層をパターン化する。その後、透明導電層５３、例えば、スパッタされたＩＴＯが、プレート全面に塗布される。ホトレジスト５４が塗布及びパターン化されて、ソース領域５５、ドレイン領域５６、画素電極領域５７及び行引き込みパターン５８を規定する。これらステップを、図５Ｆ及び５Ｇに示す。
【００１７】
図５Ａ〜５Ｇのステップを既に説明した。透明層５３の導電率を増大する本発明の方法を実現するために、ホトレジストにリフロー工程を課してテーパを形成する必要がある。実際には、ホトレジストは、標準的な現像工程及び１１０℃の焼成後に小さなテーパを有する。十分に広い（例えば１μｍより大きい）ＩＴＯの被覆されていないストリップを除去する部分的なエッチングに対して、テーパ角を小さくする必要がある。これを、ホトレジストのリフローを生じさせる高温焼成によって行う。ホトレジストリフローは、下にある層のテーパエッチングを行うのに用いられる標準的な処理技術である。リフローされたレジスト層を図５Ｈに示す。
【００１８】
図５Ｉは、リフローされたホトレジストを用いて透明導電層５３をパターン化した後の基板を示す。これを、ウェット又はドライエッチング工程によって行うことができるが、ＩＴＯのアンダーエッチングを最小にするためにはドライエッチングが好適である。
リフローされたテーパ状のホトレジストは、テーパ層を形成するために従来使用されていた。通常、基板は、ホトレジスト及び下にある層を同様な速度でエッチングする工程を用いてプラズマエッチングされる。これによって、ホトレジストのテーパパターンが層に移動する。本発明の工程において、下にある層のテーパは必要とされず、その結果、ホトレジストは、下の層をエッチングしないプラズマ工程を用いて肉薄にされる。
したがって、ホトレジストの部分的なエッチングは、下にあるＩＴＯ層、Ｓｉ層又はＳｉＮ層に衝撃がない状況にある。これを、好適には工程の制御を向上するようＳＦ_６やＣＦ_４のような他のガスを追加した酸素プラズマ中で行う。図５Ｊは、パターン化された透明導体層５３の各領域の一方の側で露出ストリップ５９を除去する部分的なエッチングの影響を示す。
【００１９】
その後、（図５Ｋの６０で線図的に示すように、）露出ストリップ５９を、パラジウムを含む溶液に浸漬することによって無電解堆積をおこなうために活性化する。その後、ホトレジストが除去され、銅又は銀６１を、図５Ｌに示すように無電解堆積によって選択的に活性領域に堆積し、図５Ｌは、標準的なエッチング工程によってＴＦＴチャネル領域から除去された堆積シリコン層４９の領域も示す。
【００２０】
工程の終了時において、列導体及び画素は、エッジに近接する銅のストリップを有する。これによって、光が画素を通過し、その間、列導体の下の銅によって、広範囲のアドレス指定で高解像度のディスプレイに対して高い導電率を提供する。
無電解めっき前にパラジウム溶液に浸漬することによるエッチングのリフロー及び部分的なエッチングの後のＩＴＯの露出ストリップ５９を活性化するステップに伴って、他の露出領域例えば窒化珪素層４７の領域がパラジウムに汚染されて自己選択的なめっきに悪影響を及ぼすおそれがある。この事態を回避するために、ＩＴＯ材料が処理の初期段階で適切に活性化される他の工程を用いるのが好適である。この変形例において、図５Ｆに示す段階で透明導電材料（ＩＴＯ）の層５３をスパッタリングした直後に、堆積装置から構造を除去することなく、適切な活性材料の肉薄層が、層５３の表面にスパッタされることによって設けられる。これは、次に続くレジストのリフロー及びエッチング段階（図５Ｊ）に続いて層５３の露出領域５９が既に適切に活性化され、構造の他の領域にパラジウムが接着するおそれがあることを意味する。この場合、当然、めっきを行う間にレジストを除去する必要がある。
【００２１】
ＩＴＯがスパッタされる方法の最終段階においてパラジウム層を設けることによるめっきに対するＩＴＯの活性化は、パラジウムがＩＴＯと同一のスパッタ装置で堆積されるとともにクリーニング工程の必要がなくなるために処理工程数が減少するまで工程が簡単化されるという利点も有する。さらに、ＩＴＯに対するパラジウムの接着は、ウェットケミカルに堆積した層によって達成される場合に比べて著しく良好になる。スパッタ堆積された活性層を、好適には最大でも数ナノメートルとする。その結果、画素電極領域３８におけるＩＴＯの透明度に大きな悪影響を及ぼさない。活性材料としてパラジウムの代わりにプラチナを用いて同様に堆積を行うこともできる。
【００２２】
この変形例の変更において、Ｔｉ／Ｐｄ，Ｃｒ／Ｐｄ又はＭｏ／Ｐｄ（したがって合金）の２層を、ＩＴＯに堆積される活性層に対して用いることができる。これら堆積物において、Ｔｉ，Ｃｒ又はＭｏ層は接着層としての役割を果たし、この層は、任意の可視光を吸収せずにそれを少量しか散乱されないように、非常に薄く、典型的には５ｎｍ未満に形成される。
更に大きなディスプレイに対する導電性を増大するために、又は要求されるめっき金属の厚さを減少するために、列導体を２個以上に分割することができる。これらは、電流を両側の列に流すよう大梁によって接続される必要がある。
【００２３】
図６Ａは、導電性を２倍にするための２個のめっき列６２，６４を示す。各列導体は、両側の上にある金属層６５を有し、２個の列導体は、金属層によって完全に被覆された複数のブリッジ部６６によって互いに接続される。これは、ホトレジストをエッジから戻した距離の２倍より短い幅のブリッジ部を設けることによって達成される。
【００２４】
図６Ｂは、各列導体がグリッド形態を具える配置を示し、この場合、グリッドの全てのエッジは、上に堆積された金属層を有する。この場合、導電率は、単一の列の場合のほぼ３倍である。
上記実施の形態に示したように、増大した導電列をローマスクカウント技術とともに用いると、行の上にあるアモルファスシリコンによって、ディスプレイの駆動に影響を及ぼす寄生ＴＦＴが生じる。これらの影響は、駆動形態で適合させることができ、慎重な設計によって最小にされる。
【００２５】
図７は、完全な液晶ディスプレイの構造を示す。液晶材料７０の層を、既に説明した構造を具えるアクティブプレート７２の上に設ける。他の基板７３は、液晶材料の層の上に存在する。他の基板７３を、カラーフィルタ７４と共通電極１８（図１）を規定するプレートとの配置の一方の面の上に設ける。偏光板７６を基板７２の反対側に設ける。
【００２６】
本発明を特にトランジスタ基板に関連させたので、液晶ディスプレイの動作及び構造は、当業者に明らかであるので更に詳細に説明しない。
既に説明した特別の例は、Ｃｕ、又はＩＴＯ透明電極にめっきした銀を設ける。他の導電性酸化透明電極を用いることができ、他の材料をめっきすることができる。これらの実現性は本発明の範囲に含まれる。
【００２７】
説明されたものに対して他の層を設けることができ、当業者に明らかな種々の変形例がある。本発明が既知の個別の処理工程及び材料に依存するので、特定の処理パラメータ及び材料を本明細書に示さない。あり得る変形のステップ及び範囲は、当業者に明らかである。
【００２８】
上記特定の例は、ＬＣＤのアクティブプレートでアモルファスシリコンＴＦＴを使用するが、多結晶又は微結晶のような他の半導体配置も可能である。
上記特定の例において、ボトムゲートトランジスタが用いられるが、トップゲートトランジスタを用いることもできる。実際には、本発明を、透明画素電極が必要な任意の画素配置した装置に適用することができ、この場合、画素電極を規定する層をライン（行又は列）導体の堆積と組み合わせることができる。
【図面の簡単な説明】
【図１】アクティブプレートの画素を示す。
【図２】ボトムゲートＴＦＴを用いるとともに５マスク工程を用いて製造した従来のアクティブプレートを示す。
【図３】ボトムゲートＴＦＴを用いるとともに２マスク工程を用いて製造した提案されたアクティブプレートを示す。
【図４】本発明の原理を説明するのに用いる図である。
【図５】ＬＣＤのアクティブプレートを製造するための本発明による製造工程を示す。
【図６】他の列配置を示す。
【図７】完全な液晶ディスプレイの構造を示す。

Claims (25)

1. 透明導電層の導電率の増大方法であって、
   ホトレジスト層を、透明導電層の所望のパターンに対応する形態に堆積し及びパターン化し、
   前記ホトレジスト層を用いて前記透明導体層をパターン化し、
   前記ホトレジストのエッジ領域にテーパを設け、
   前記ホトレジスト層を部分的にエッチングして、エッジ領域の少なくとも一部を完全に除去して、下にある透明導体層を露出するステップと、
   前記透明導体層の露出した部分に金属層を選択的にめっきするステップとを具えることを特徴とする方法。
2. 前記ホトレジスト層を用いて前記透明導体層をパターン化する前に、前記ホトレジスト層のエッジ領域にテーパを設けることを特徴とする請求項１記載の方法。
3. 前記テーパが設けられたエッジ領域を、ホトレジストリフロー技術によって設けることを特徴とする請求項１又は２記載の方法。
4. 前記選択的にめっきするステップが、
   前記透明導体層の露出部を活性し、
   部分的にエッチングされたホトレジスト層を除去し、
   前記透明導体層の活性化領域の無電解めっきを行うことを特徴とする請求項１から３のうちのいずれか１項に記載の方法。
5. 前記透明導電層の露出部を無電極めっきに対して活性化し、前記選択的にめっきするステップが、
   前記透明導体層の露出部の無電極めっきを行い、
   部分的にエッチングしたホトレジスタ層を除去することを特徴とする請求項１から３のうちのいずれか１項に記載の方法。
6. 前記透明導体層を、前記ホトレジスト層を堆積し及びパターン化するステップの前に活性化することを特徴とする請求項５記載の方法。
7. 活性化材料の層を、前記透明導電層の表面に堆積することを特徴とする請求項６記載の方法。
8. 前記金属層が銅又は銀を含むことを特徴とする請求項１から７のうちのいずれか１項に記載の方法。
9. 前記透明導電層が導電性酸化物を含むことを特徴とする請求項１から８のうちのいずれか１項に記載の方法。
10. 前記酸化物がＩＴＯを含むことを特徴とする請求項９記載の方法。
11. 液晶ディスプレイ用のアクティブプレートを形成する方法であって、
    絶縁基板上にゲート導電層を堆積し及びパターン化し、
    パターン化されたゲート導電層の上にゲート絶縁層を堆積し、
    前記ゲート絶縁層の上にシリコン層を堆積し、
    前記シリコン層の上に透明導電層を堆積し、
    前記透明層の上にホトレジスト層を規定し及びパターン化し、その形態が、ソース及びドレイン領域、画素電極領域、並びにソース又はドレイン導体に関連したライン導体領域を規定し、
    前記ホトレジスト層を用いて前記透明導電層をパターン化し、
    前記ホトレジスト層のエッジ領域にテーパを設け、
    前記ホトレジスト層を部分的にエッチングして、前記エッジ領域の少なくとも一部を完全に除去し、これによって、下にある前記透明導体層を露出し、
    前記透明導体層の露出部に金属層を選択的にめっきすることを特徴とする方法。
12. 前記ホトレジスト層を用いて前記透明導体層をパターン化する前に、前記ホトレジスト層のエッジ領域にテーパを設けることを特徴とする請求項１１記載の方法。
13. テーパ状のエッジ領域をホトレジストリフロー技術によって設けたことを特徴とする請求項１１又は１２記載の方法。
14. 選択的にめっきを行うステップが、
    前記透明導体層の露出部を活性化し、
    部分的にエッチングされたホトレジスト層を除去し、
    前記透明導体層の活性化領域の無電解めっきを行うことを特徴とする請求項１１，１２又は１３記載の方法。
15. 前記透明導電層の露出部を無電解めっきの際に活性化し、選択的にめっきするステップが、
    前記透明領域の活性化領域の無電解めっきを行い、
    部分的にエッチングしたホトレジスト層を除去することを特徴とすることを特徴とする請求項１１，１２又は１３記載の方法。
16. 前記ホトレジスト層を堆積し及びパターン化するステップの前に前記透明導電層を活性化することを特徴とする請求項１５記載の方法。
17. 活性材料の層を、前記透明導電層の表面上に堆積することを特徴とする請求項１６記載の方法。
18. 前記金属層が銅又は銀を含むことを特徴とする請求項１１から１７のうちのいずれか１項に記載の方法。
19. 前記透明導電層が導電性酸化物を含むことを特徴とする請求項１１から１８のうちのいずれか１項に記載の方法。
20. 前記酸化物がＩＴＯを含むことを特徴とする請求項１９記載の方法。
21. ゲート導体を第１ホトリソグラフィク工程を用いて堆積し及びパターン化し、前記ホトレジスト層を第２ホトリソグラフィク工程を用いて堆積し及びパターン化し、前記シリコン層を前記ゲート導体に対して自己位置合わせしたことを特徴とする請求項１１から２０のうちのいずれか１項に記載の方法。
22. 液晶ディスプレイ用のアクティブプレートであって、
    共同して画素トランジスタを規定するゲート導電層、ゲート絶縁層及びシリコン層と、
    前記画素トランジスタ用のソース導体及びドレイン導体を規定し、関連のトランジスタのソース及びドレインのうちの一方にそれぞれ接続した列導体を規定し、かつ、画素電極を規定する透明導体層と、
    前記透明導体層のエッジ領域の上の金属層とを具えることを特徴とするアクティブプレート。
23. 各画素を少なくとも２個の列導体に関連させ、各列導体が、エッジの両側にある金属導体を有し、２個の列導体がブリッジ部によって互いに接続されたことを特徴とする請求項２２記載のアクティブプレート。
24. 前記ブリッジ部が前記金属層によって完全に被覆されたことを特徴とする請求項２３記載のアクティブプレート。
25. 各列導体がグリッド形態を具え、そのグリッドの全てのエッジが、上にある金属層を有することを特徴とする請求項２２記載のアクティブプレート。