JPH0832083A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0832083A JPH0832083A JP18674394A JP18674394A JPH0832083A JP H0832083 A JPH0832083 A JP H0832083A JP 18674394 A JP18674394 A JP 18674394A JP 18674394 A JP18674394 A JP 18674394A JP H0832083 A JPH0832083 A JP H0832083A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- oxide film
- gate electrode
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ゲート絶縁膜とチャネル領域との
界面の表面粗さを小さくすることで、移動度を高めてト
ランジスタ特性や信頼性の向上を図る。 【構成】 ガラス基板11上には金属ゲート電極12が形成
され、その表面には陽極酸化で化成される酸化金属膜13
が形成されている。さらに酸化金属膜13上にはゲート絶
縁膜14が形成され、金属ゲート電極12の上方のゲート絶
縁膜14上には多結晶シリコンからなるチャネル領域15が
形成されている。チャネル領域15の両側にはソース・ド
レイン領域17，18が形成されている。またゲート絶縁膜
14は、窒化シリコン膜21と酸化シリコン膜22とを積層し
たものからなる。
界面の表面粗さを小さくすることで、移動度を高めてト
ランジスタ特性や信頼性の向上を図る。 【構成】 ガラス基板11上には金属ゲート電極12が形成
され、その表面には陽極酸化で化成される酸化金属膜13
が形成されている。さらに酸化金属膜13上にはゲート絶
縁膜14が形成され、金属ゲート電極12の上方のゲート絶
縁膜14上には多結晶シリコンからなるチャネル領域15が
形成されている。チャネル領域15の両側にはソース・ド
レイン領域17，18が形成されている。またゲート絶縁膜
14は、窒化シリコン膜21と酸化シリコン膜22とを積層し
たものからなる。
Description
【０００１】
【産業上の利用分野】本発明は、ボトムゲート型の薄膜
トランジスタ〔以下ＴＦＴと記す。ＴＦＴはThin Film
Transistorの略〕に関し、特には、液晶表示装置のス
イッチングトランジスタに用いられるＴＦＴに関するも
のである。
トランジスタ〔以下ＴＦＴと記す。ＴＦＴはThin Film
Transistorの略〕に関し、特には、液晶表示装置のス
イッチングトランジスタに用いられるＴＦＴに関するも
のである。
【０００２】
【従来の技術】レーザアニールを用いて製作されるボト
ムゲート型の多結晶シリコンＴＦＴを図５の概略断面図
によって説明する。図に示すように、ボトムゲート型の
多結晶シリコンＴＦＴ５０は以下のように構成されてい
る。
ムゲート型の多結晶シリコンＴＦＴを図５の概略断面図
によって説明する。図に示すように、ボトムゲート型の
多結晶シリコンＴＦＴ５０は以下のように構成されてい
る。
【０００３】ガラス基板５１上には金属ゲート電極５２
が形成されている。この金属ゲート電極５２は、例え
ば、タンタル（Ｔａ），クロム（Ｃｒ），アルミニウム
（Ａｌ），モリブデンタンタル（ＭｏＴａ）等の金属で
形成されている。また上記ガラス基板５１上にはこの金
属ゲート電極５２を覆う状態にゲート絶縁膜となる窒化
シリコン膜５３と酸化シリコン膜５４とが積層されてい
る。さらに上記金属ゲート電極５２の上方の酸化シリコ
ン膜５４上には多結晶シリコンからなるチャネル領域５
５およびエッチングストッパ層５６が積層されている。
このチャネル領域５５の両側にはソース・ドレイン領域
５７，５８が形成されている。さらにソース・ドレイン
領域５７，５８にはソース・ドレイン電極５９，６０が
接続されている。
が形成されている。この金属ゲート電極５２は、例え
ば、タンタル（Ｔａ），クロム（Ｃｒ），アルミニウム
（Ａｌ），モリブデンタンタル（ＭｏＴａ）等の金属で
形成されている。また上記ガラス基板５１上にはこの金
属ゲート電極５２を覆う状態にゲート絶縁膜となる窒化
シリコン膜５３と酸化シリコン膜５４とが積層されてい
る。さらに上記金属ゲート電極５２の上方の酸化シリコ
ン膜５４上には多結晶シリコンからなるチャネル領域５
５およびエッチングストッパ層５６が積層されている。
このチャネル領域５５の両側にはソース・ドレイン領域
５７，５８が形成されている。さらにソース・ドレイン
領域５７，５８にはソース・ドレイン電極５９，６０が
接続されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
造のＴＦＴでは、金属ゲート電極の直上に窒化シリコン
膜と酸化シリコン膜とが積層されている。一般に成膜後
の金属膜の表面は小さな凹凸が生じていて表面が粗い状
態になっている。上記金属ゲート電極の表面も同様に小
さな凹凸が生じている。例えば、ガラス基板上のＭｏＴ
ａ膜の表面粗さは３．６ｎｍ〜４．０ｎｍであった。そ
のため、金属ゲート電極の表面上に積層されている窒化
シリコン膜の界面および酸化シリコン膜の界面の表面粗
さが悪化する。
造のＴＦＴでは、金属ゲート電極の直上に窒化シリコン
膜と酸化シリコン膜とが積層されている。一般に成膜後
の金属膜の表面は小さな凹凸が生じていて表面が粗い状
態になっている。上記金属ゲート電極の表面も同様に小
さな凹凸が生じている。例えば、ガラス基板上のＭｏＴ
ａ膜の表面粗さは３．６ｎｍ〜４．０ｎｍであった。そ
のため、金属ゲート電極の表面上に積層されている窒化
シリコン膜の界面および酸化シリコン膜の界面の表面粗
さが悪化する。
【０００５】例えば、基板ゲート電極上に窒化シリコン
膜と酸化シリコン膜と非晶質シリコン膜とを積層した場
合、最上層の非晶質シリコン膜の表面粗さは３．７ｎｍ
〜４．２ｎｍになる。このように、金属ゲート電極の表
面粗さは、非晶質シリコン膜の表面粗さにほぼ転写され
る。このことは、ゲート絶縁膜を形成する膜の界面の粗
さも金属ゲート電極の表面粗さをほぼ転写しているとい
える。さらにレーザ結晶化によって非晶質シリコン膜を
多結晶シリコン膜に改質した場合の多結晶シリコン膜の
表面粗さは８．８ｎｍ〜１０．４ｎｍになった。ゲート
絶縁膜の界面状態が悪い場合には、その上面に形成され
るチャネル領域の移動度が低くなり、ＴＦＴの電気的特
性や信頼性を低下させる。
膜と酸化シリコン膜と非晶質シリコン膜とを積層した場
合、最上層の非晶質シリコン膜の表面粗さは３．７ｎｍ
〜４．２ｎｍになる。このように、金属ゲート電極の表
面粗さは、非晶質シリコン膜の表面粗さにほぼ転写され
る。このことは、ゲート絶縁膜を形成する膜の界面の粗
さも金属ゲート電極の表面粗さをほぼ転写しているとい
える。さらにレーザ結晶化によって非晶質シリコン膜を
多結晶シリコン膜に改質した場合の多結晶シリコン膜の
表面粗さは８．８ｎｍ〜１０．４ｎｍになった。ゲート
絶縁膜の界面状態が悪い場合には、その上面に形成され
るチャネル領域の移動度が低くなり、ＴＦＴの電気的特
性や信頼性を低下させる。
【０００６】本発明は、ゲート絶縁膜とチャネル領域と
の界面の表面粗さを小さくすることで、移動度を高めて
トランジスタ特性や信頼性に優れたＴＦＴを提供するこ
とを目的とする。
の界面の表面粗さを小さくすることで、移動度を高めて
トランジスタ特性や信頼性に優れたＴＦＴを提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＴＦＴである。すなわち、ガラス
基板上には金属ゲート電極が形成されている。この金属
ゲート電極の表面には陽極酸化で化成される金属酸化膜
が形成されている。さらに金属酸化膜上にはゲート絶縁
膜が形成され、上記金属ゲート電極上方のゲート絶縁膜
上には多結晶シリコンからなるチャネル領域が形成され
ている。このチャネル領域の両側にはソース・ドレイン
領域が形成されているものである。
成するためになされたＴＦＴである。すなわち、ガラス
基板上には金属ゲート電極が形成されている。この金属
ゲート電極の表面には陽極酸化で化成される金属酸化膜
が形成されている。さらに金属酸化膜上にはゲート絶縁
膜が形成され、上記金属ゲート電極上方のゲート絶縁膜
上には多結晶シリコンからなるチャネル領域が形成され
ている。このチャネル領域の両側にはソース・ドレイン
領域が形成されているものである。
【０００８】また上記ゲート絶縁膜は、ゲート電極側の
ガラス基板の全面に形成した窒化シリコン膜と、その上
に形成した酸化シリコン膜とからなる。
ガラス基板の全面に形成した窒化シリコン膜と、その上
に形成した酸化シリコン膜とからなる。
【０００９】
【作用】上記構成のＴＦＴでは、金属ゲート電極の表面
に陽極酸化で化成してなる金属酸化膜を設けたことか
ら、その金属酸化膜の表面粗さは小さくなる。また陽極
酸化によって、金属ゲート電極の表面を酸化して形成さ
れる金属酸化膜は緻密な膜になる。このため、金属酸化
膜上に成膜される窒化シリコン膜や酸化シリコン膜の各
表面粗さは小さくなる。
に陽極酸化で化成してなる金属酸化膜を設けたことか
ら、その金属酸化膜の表面粗さは小さくなる。また陽極
酸化によって、金属ゲート電極の表面を酸化して形成さ
れる金属酸化膜は緻密な膜になる。このため、金属酸化
膜上に成膜される窒化シリコン膜や酸化シリコン膜の各
表面粗さは小さくなる。
【００１０】またゲート絶縁膜を、窒化シリコン膜と酸
化シリコン膜とで形成したことから、ガラス基板からの
イオンによる汚染（例えばナトリウムイオンのようなア
ルカリ金属イオンによる汚染）を防止する。
化シリコン膜とで形成したことから、ガラス基板からの
イオンによる汚染（例えばナトリウムイオンのようなア
ルカリ金属イオンによる汚染）を防止する。
【００１１】
【実施例】本発明の実施例を図１の概略断面図によって
説明する。図では、ボトムゲート型のＴＦＴを示す。
説明する。図では、ボトムゲート型のＴＦＴを示す。
【００１２】図１に示すように、ガラス基板１１上には
金属ゲート電極１２が形成されている。この金属ゲート
電極１２は、例えば、タンタル（Ｔａ），アルミニウム
（Ａｌ），アルミニウム合金，モリブデン−タンタル
（ＭｏＴａ）等の金属からなる。そして上記金属ゲート
電極１２の表面には、陽極酸化によって化成された金属
酸化膜１３が形成されている。例えば、金属ゲート電極
１２がＭｏＴａで形成されている場合には、金属酸化膜
１３はタンタル酸化（Ｔａ2 Ｏ5 ）膜になる。また金属
ゲート電極１２がアルミニウムまたはアルミニウム合金
で形成されている場合には、金属酸化膜１３は酸化アル
ミニウム（Ａｌ2 Ｏ3 ）で形成されることになる。
金属ゲート電極１２が形成されている。この金属ゲート
電極１２は、例えば、タンタル（Ｔａ），アルミニウム
（Ａｌ），アルミニウム合金，モリブデン−タンタル
（ＭｏＴａ）等の金属からなる。そして上記金属ゲート
電極１２の表面には、陽極酸化によって化成された金属
酸化膜１３が形成されている。例えば、金属ゲート電極
１２がＭｏＴａで形成されている場合には、金属酸化膜
１３はタンタル酸化（Ｔａ2 Ｏ5 ）膜になる。また金属
ゲート電極１２がアルミニウムまたはアルミニウム合金
で形成されている場合には、金属酸化膜１３は酸化アル
ミニウム（Ａｌ2 Ｏ3 ）で形成されることになる。
【００１３】上記金属酸化膜１３上にはゲート絶縁膜１
４が形成されている。さらに上記金属ゲート電極１２の
上方のゲート絶縁膜１４上には多結晶シリコンからなる
チャネル領域１５およびストッパ層１６が積層されてい
る。上記チャネル領域１５の両側にはソース・ドレイン
領域１７，１８が形成されている。このソース・ドレイ
ン領域１７，１８は、例えば導電型不純物〔一例として
ｎ型の不純物であればヒ素イオン（Ａｓ+ ），リンイオ
ン（Ｐ+ ），アンチモンイオン（Ｓｂ+ ）、Ｐ型の不純
物であればホウ素イオン（Ｂ+ ）〕を含む多結晶シリコ
ン膜からなる。
４が形成されている。さらに上記金属ゲート電極１２の
上方のゲート絶縁膜１４上には多結晶シリコンからなる
チャネル領域１５およびストッパ層１６が積層されてい
る。上記チャネル領域１５の両側にはソース・ドレイン
領域１７，１８が形成されている。このソース・ドレイ
ン領域１７，１８は、例えば導電型不純物〔一例として
ｎ型の不純物であればヒ素イオン（Ａｓ+ ），リンイオ
ン（Ｐ+ ），アンチモンイオン（Ｓｂ+ ）、Ｐ型の不純
物であればホウ素イオン（Ｂ+ ）〕を含む多結晶シリコ
ン膜からなる。
【００１４】さらにソース・ドレイン領域１７，１８上
には、ソース・ドレイン電極１９，２０が接続されてい
る。このソース・ドレイン電極１９，２０は、例えばモ
リブデン（Ｍｏ）により形成されている。上記の如く
に、ＴＦＴ１は構成されている。
には、ソース・ドレイン電極１９，２０が接続されてい
る。このソース・ドレイン電極１９，２０は、例えばモ
リブデン（Ｍｏ）により形成されている。上記の如く
に、ＴＦＴ１は構成されている。
【００１５】上記ＴＦＴ１において、上記ゲート絶縁膜
１４は、上記金属ゲート電極１２およびその表面に形成
した金属酸化膜１３を覆う状態に上記ガラス基板１１の
全面に形成した窒化シリコン膜２１と、その窒化シリコ
ン膜２１の上面に形成した酸化シリコン膜２２とからな
る。
１４は、上記金属ゲート電極１２およびその表面に形成
した金属酸化膜１３を覆う状態に上記ガラス基板１１の
全面に形成した窒化シリコン膜２１と、その窒化シリコ
ン膜２１の上面に形成した酸化シリコン膜２２とからな
る。
【００１６】上記構成のＴＦＴ１では、金属ゲート電極
１２の表面に陽極酸化で化成した金属酸化膜１３を設け
たことから、金属酸化膜１３で被覆されている表面粗さ
は小さくなる。例えば、金属ゲート電極１２をＭｏＴａ
で形成した場合には、陽極酸化（Ｔａ2 Ｏ5 ）膜１３の
表面粗さは０．５ｎｍ〜０．６ｎｍになった。このよう
に、ゲート絶縁膜１４に接する金属ゲート電極１２上の
表面粗さは大幅に改善される。このため、金属酸化膜１
３上に成膜されるゲート絶縁膜１４は表面粗さが小さな
膜になる。まお陽極酸化によって金属酸化膜１３を化成
したことから、この金属酸化膜１３は緻密な膜になる。
１２の表面に陽極酸化で化成した金属酸化膜１３を設け
たことから、金属酸化膜１３で被覆されている表面粗さ
は小さくなる。例えば、金属ゲート電極１２をＭｏＴａ
で形成した場合には、陽極酸化（Ｔａ2 Ｏ5 ）膜１３の
表面粗さは０．５ｎｍ〜０．６ｎｍになった。このよう
に、ゲート絶縁膜１４に接する金属ゲート電極１２上の
表面粗さは大幅に改善される。このため、金属酸化膜１
３上に成膜されるゲート絶縁膜１４は表面粗さが小さな
膜になる。まお陽極酸化によって金属酸化膜１３を化成
したことから、この金属酸化膜１３は緻密な膜になる。
【００１７】ここで従来例と比較するために、金属酸化
膜１３上に窒化シリコン膜（例えば膜厚が５０ｎｍ）と
酸化シリコン膜（例えば膜厚が２００ｎｍ）とを積層
し、さらに非晶質シリコン膜（例えば膜厚が３０ｎｍ）
を成膜した場合の非晶質シリコン膜の表面粗さを測定し
た。その結果、１．７ｎｍ〜１．８ｎｍになった。この
ことは、ゲート絶縁膜１４を形成する膜の界面の面粗さ
も金属酸化膜１３の表面粗さをほぼ転写しているといえ
る。そしてレーザ結晶化によって上記非晶質シリコン膜
を多結晶シリコン膜に改質した場合の多結晶シリコン膜
の表面粗さを測定した。その結果、８．５ｎｍ〜９．１
ｎｍになった。この表面粗さの値を、金属酸化膜１３を
形成していない従来例と比較すると、表面粗さが改善さ
れていることがわかる（従来は８．８ｎｍ〜１０．４ｎ
ｍ）。
膜１３上に窒化シリコン膜（例えば膜厚が５０ｎｍ）と
酸化シリコン膜（例えば膜厚が２００ｎｍ）とを積層
し、さらに非晶質シリコン膜（例えば膜厚が３０ｎｍ）
を成膜した場合の非晶質シリコン膜の表面粗さを測定し
た。その結果、１．７ｎｍ〜１．８ｎｍになった。この
ことは、ゲート絶縁膜１４を形成する膜の界面の面粗さ
も金属酸化膜１３の表面粗さをほぼ転写しているといえ
る。そしてレーザ結晶化によって上記非晶質シリコン膜
を多結晶シリコン膜に改質した場合の多結晶シリコン膜
の表面粗さを測定した。その結果、８．５ｎｍ〜９．１
ｎｍになった。この表面粗さの値を、金属酸化膜１３を
形成していない従来例と比較すると、表面粗さが改善さ
れていることがわかる（従来は８．８ｎｍ〜１０．４ｎ
ｍ）。
【００１８】上記のように、ゲート絶縁膜１４とチャネ
ル領域１５との界面の表面粗さが改善されると、図２の
ドレイン電流−ゲート電圧特性図に示すような特性が得
られる。図では、縦軸がドレイン電流を示し、横軸がゲ
ート電圧を示す。図に示すように、示すように、ＴＦＴ
１（実線で示す）のオン電流は１．０ｍＡ程度になり、
ＯＮ／ＯＦＦ電流比は金属酸化膜１３を設けない従来の
ＴＦＴ（破線で示す）よりも１桁程度大きくなる。
ル領域１５との界面の表面粗さが改善されると、図２の
ドレイン電流−ゲート電圧特性図に示すような特性が得
られる。図では、縦軸がドレイン電流を示し、横軸がゲ
ート電圧を示す。図に示すように、示すように、ＴＦＴ
１（実線で示す）のオン電流は１．０ｍＡ程度になり、
ＯＮ／ＯＦＦ電流比は金属酸化膜１３を設けない従来の
ＴＦＴ（破線で示す）よりも１桁程度大きくなる。
【００１９】また、ゲート絶縁膜１４を窒化シリコン膜
２１と酸化シリコン膜２２とを積層した構造を成すこと
から、窒化シリコン膜２１がガラス基板１１からの汚
染、例えばナトリウムイオンのようなアルカリ金属イオ
ンによる汚染からチャネル領域１５を保護する。また窒
化シリコン膜２１上に酸化シリコン膜２２が成膜されて
いることから、多結晶シリコン膜からなるチャネル領域
１５との界面状態は良好な状態になる。
２１と酸化シリコン膜２２とを積層した構造を成すこと
から、窒化シリコン膜２１がガラス基板１１からの汚
染、例えばナトリウムイオンのようなアルカリ金属イオ
ンによる汚染からチャネル領域１５を保護する。また窒
化シリコン膜２１上に酸化シリコン膜２２が成膜されて
いることから、多結晶シリコン膜からなるチャネル領域
１５との界面状態は良好な状態になる。
【００２０】次に上記構成のＴＦＴ１において、オフセ
ット構造のソース・ドレイン領域を有するものを図３の
概略断面図によって説明する。図３に示すように、オフ
セットソース・ドレイン構造のＴＦＴ２は、上記図１で
説明したＴＦＴ１において、チャネル領域１５を金属ゲ
ート電極１２よりもゲート長方向に大きく形成したもの
である。したがって、ゲート長Ｌｇよりもチャネル領域
１５を大きく形成した分がオフセット３１，３２にな
る。
ット構造のソース・ドレイン領域を有するものを図３の
概略断面図によって説明する。図３に示すように、オフ
セットソース・ドレイン構造のＴＦＴ２は、上記図１で
説明したＴＦＴ１において、チャネル領域１５を金属ゲ
ート電極１２よりもゲート長方向に大きく形成したもの
である。したがって、ゲート長Ｌｇよりもチャネル領域
１５を大きく形成した分がオフセット３１，３２にな
る。
【００２１】次に上記ＴＦＴ１の製造方法を図４の製造
工程図によって説明する。図では、上記図１で示した構
成部品と同様のものには同一に符号を付す。
工程図によって説明する。図では、上記図１で示した構
成部品と同様のものには同一に符号を付す。
【００２２】図４の（１）に示すように、例えばストッ
パ法によって、ガラス基板１１上に金属膜（図示省略）
を成膜する。この金属膜は、例えば、タンタル（Ｔ
ａ），アルミニウム（Ａｌ），アルミニウム合金，モリ
ブデン−タンタル（Ｍｏ−Ｔａ），クロム（Ｃｒ）等の
金属からなり、例えば２００ｎｍの膜厚に成膜する。次
いで、リソグラフィーとエッチングとによって、上記金
属によって金属ゲート電極１２を形成する。この金属ゲ
ート電極１２の側壁は、段差を緩和するために、いわゆ
るテーパエッチングされている。
パ法によって、ガラス基板１１上に金属膜（図示省略）
を成膜する。この金属膜は、例えば、タンタル（Ｔ
ａ），アルミニウム（Ａｌ），アルミニウム合金，モリ
ブデン−タンタル（Ｍｏ−Ｔａ），クロム（Ｃｒ）等の
金属からなり、例えば２００ｎｍの膜厚に成膜する。次
いで、リソグラフィーとエッチングとによって、上記金
属によって金属ゲート電極１２を形成する。この金属ゲ
ート電極１２の側壁は、段差を緩和するために、いわゆ
るテーパエッチングされている。
【００２３】その後、弱酸溶液中にて陽極酸化を行うこ
とによって、上記金属ゲート電極１２の表面を酸化し、
金属酸化膜１３を形成する。金属酸化膜１３の膜厚は例
えば２００ｎｍに形成される。したがって、上記金属ゲ
ート電極１２の膜厚は約１００ｎｍになる。上記陽極酸
化は、例えば、３〜４％程度の臭酸水溶液を用い、印加
電圧を１００Ｖ、化成電流を０．５ｍＡ／ｃｍ2 以下に
設定して、およそ２時間かけて酸化を行う。
とによって、上記金属ゲート電極１２の表面を酸化し、
金属酸化膜１３を形成する。金属酸化膜１３の膜厚は例
えば２００ｎｍに形成される。したがって、上記金属ゲ
ート電極１２の膜厚は約１００ｎｍになる。上記陽極酸
化は、例えば、３〜４％程度の臭酸水溶液を用い、印加
電圧を１００Ｖ、化成電流を０．５ｍＡ／ｃｍ2 以下に
設定して、およそ２時間かけて酸化を行う。
【００２４】次いで図４の（２）に示すように、まずプ
ラズマＣＶＤ法，低圧ＣＶＤ法またはリモートプラズマ
ＣＶＤ法によって、上記金属ゲート電極１２とその表面
に形成した金属酸化膜１３を覆う状態にして、上記ガラ
ス基板１１上に窒化シリコン膜２１を成膜する。この窒
化シリコン膜２１は、例えば５０ｎｍの膜厚に成膜す
る。そして上記窒化シリコン膜２１の成膜に連続して酸
化シリコン膜２２を成膜する。この酸化シリコン膜２２
は、例えば２００ｎｍの膜厚に成膜する。このようにし
て、上記金属酸化膜１３と窒化シリコン膜２１と酸化シ
リコン膜２２とでゲート絶縁膜１４が構成される。。
ラズマＣＶＤ法，低圧ＣＶＤ法またはリモートプラズマ
ＣＶＤ法によって、上記金属ゲート電極１２とその表面
に形成した金属酸化膜１３を覆う状態にして、上記ガラ
ス基板１１上に窒化シリコン膜２１を成膜する。この窒
化シリコン膜２１は、例えば５０ｎｍの膜厚に成膜す
る。そして上記窒化シリコン膜２１の成膜に連続して酸
化シリコン膜２２を成膜する。この酸化シリコン膜２２
は、例えば２００ｎｍの膜厚に成膜する。このようにし
て、上記金属酸化膜１３と窒化シリコン膜２１と酸化シ
リコン膜２２とでゲート絶縁膜１４が構成される。。
【００２５】そして図４の（３）に示すように、上記酸
化シリコン膜２２の成膜に連続して、例えばプラズマＣ
ＶＤ法，低圧ＣＶＤ法またはリモートプラズマＣＶＤ法
によって、上記酸化シリコン膜２２の上面に非晶質シリ
コン膜（図示省略）を成膜する。続いて、エキシマレー
ザ光によるレーザ結晶化アニールを行って、上記非晶質
シリコン膜を結晶化して多結晶シリコン膜２３を形成す
る。
化シリコン膜２２の成膜に連続して、例えばプラズマＣ
ＶＤ法，低圧ＣＶＤ法またはリモートプラズマＣＶＤ法
によって、上記酸化シリコン膜２２の上面に非晶質シリ
コン膜（図示省略）を成膜する。続いて、エキシマレー
ザ光によるレーザ結晶化アニールを行って、上記非晶質
シリコン膜を結晶化して多結晶シリコン膜２３を形成す
る。
【００２６】その後図４の（４）に示すように、例えば
ＣＶＤ法によって、上記多結晶シリコン膜２３上に酸化
シリコン膜（図示省略）を成膜した後、リソグラフィー
とエッチングとによって、酸化シリコン膜からなるスト
ッパ層１６を形成する。それとともに、上記多結晶シリ
コン膜２３の２点鎖線で示す部分を除去して、残した多
結晶シリコン膜（２３）でチャネル領域１５を形成す
る。このとき、上記ストッパ層１６およびチャネル領域
１５をゲート長方向にゲート長Ｌｇよりも大きく形成し
た場合には、オフセット（図示省略）が形成されること
になる。
ＣＶＤ法によって、上記多結晶シリコン膜２３上に酸化
シリコン膜（図示省略）を成膜した後、リソグラフィー
とエッチングとによって、酸化シリコン膜からなるスト
ッパ層１６を形成する。それとともに、上記多結晶シリ
コン膜２３の２点鎖線で示す部分を除去して、残した多
結晶シリコン膜（２３）でチャネル領域１５を形成す
る。このとき、上記ストッパ層１６およびチャネル領域
１５をゲート長方向にゲート長Ｌｇよりも大きく形成し
た場合には、オフセット（図示省略）が形成されること
になる。
【００２７】そして図４の（５）に示すように、ＣＶＤ
法によって、導電型不純物（例えばｎ+ 型不純物）を含
むシリコン層を成膜する。そしてリソグラフィーとエッ
チングとによって、上記ストッパ層１６の両側に上記シ
リコン層からなるドープ層（２４）を形成する。続いて
ドープ層（２４）のレーザ結晶化アニールを行って、上
記ドープ層（２４）でソース・ドレイン領域１７，１８
を形成する。
法によって、導電型不純物（例えばｎ+ 型不純物）を含
むシリコン層を成膜する。そしてリソグラフィーとエッ
チングとによって、上記ストッパ層１６の両側に上記シ
リコン層からなるドープ層（２４）を形成する。続いて
ドープ層（２４）のレーザ結晶化アニールを行って、上
記ドープ層（２４）でソース・ドレイン領域１７，１８
を形成する。
【００２８】さらに、例えばスパッタ法によって、電極
形成膜（図示省略）を成膜した後、リソグラフィーとエ
ッチングとによってパターニングを行い、ソース・ドレ
イン領域１７，１８に接続するソース・ドレイン電極１
９，２０を形成する。このようにして、ＴＦＴ１を製造
する。
形成膜（図示省略）を成膜した後、リソグラフィーとエ
ッチングとによってパターニングを行い、ソース・ドレ
イン領域１７，１８に接続するソース・ドレイン電極１
９，２０を形成する。このようにして、ＴＦＴ１を製造
する。
【００２９】
【発明の効果】以上、説明したように本発明によれば、
表面粗さが小さい表面が得られる陽極酸化で化成した金
属酸化膜を金属ゲート電極の表面に設けたので、金属酸
化膜は表面粗さが小さな表面を有する膜になる。このた
め、金属酸化膜上に成膜される窒化シリコン膜や酸化シ
リコン膜の各表面も表面粗さが小さな面になる。このた
め、多結晶シリコンからなるチャネル領域の界面も表面
粗さが小さな面になるので、移動度が大きくなる。この
ため、薄膜トランジスタの特性の向上を図ることができ
る。
表面粗さが小さい表面が得られる陽極酸化で化成した金
属酸化膜を金属ゲート電極の表面に設けたので、金属酸
化膜は表面粗さが小さな表面を有する膜になる。このた
め、金属酸化膜上に成膜される窒化シリコン膜や酸化シ
リコン膜の各表面も表面粗さが小さな面になる。このた
め、多結晶シリコンからなるチャネル領域の界面も表面
粗さが小さな面になるので、移動度が大きくなる。この
ため、薄膜トランジスタの特性の向上を図ることができ
る。
【００３０】またゲート絶縁膜を、窒化シリコン膜と酸
化シリコン膜とから形成したことから、窒化シリコン膜
でガラス基板からのナトリウムイオンに代表されるアル
カリ金属イオンによる汚染を防止することができる。
化シリコン膜とから形成したことから、窒化シリコン膜
でガラス基板からのナトリウムイオンに代表されるアル
カリ金属イオンによる汚染を防止することができる。
【図１】本発明の実施例を説明する概略断面図である。
【図２】ドレイン電流−ゲート電圧特性図である。
【図３】オフセット構造のＴＦＴの概略断面図である。
【図４】図１で示したＴＦＴの製造工程図である。
【図５】従来のＴＦＴの概略断面図である。
１ ＴＦＴ １１ ガラス基板 １２ 金属ゲート電極 １３ 金属酸化膜 １４ ゲート絶縁膜 １５ チャネル領域 １６ ソース・ドレイン領域 １７ ソース・ドレイン領域 ２１ 窒化シリコン膜 ２２ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3213 23/14 Ｈ０１Ｌ 23/14 Ｍ
Claims (2)
- 【請求項１】 ガラス基板上に形成した金属ゲート電極
と、 前記金属ゲート電極の表面に陽極酸化で形成した金属酸
化膜と、 前記金属酸化膜上に形成したゲート絶縁膜と、 前記ゲート絶縁膜上に形成した多結晶シリコンからなる
チャネル領域と、 前記チャネル領域の両側に形成したソース・ドレイン領
域とからなることを特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１記載の薄膜トランジスタにおい
て、 前記ゲート絶縁膜は、ゲート電極側の前記ガラス基板の
全面に形成した窒化シリコン膜と、前記窒化シリコン膜
上に形成した酸化シリコン膜とからなることを特徴とす
る薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18674394A JPH0832083A (ja) | 1994-07-15 | 1994-07-15 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18674394A JPH0832083A (ja) | 1994-07-15 | 1994-07-15 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832083A true JPH0832083A (ja) | 1996-02-02 |
Family
ID=16193880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18674394A Pending JPH0832083A (ja) | 1994-07-15 | 1994-07-15 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832083A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5824572A (en) * | 1996-03-31 | 1998-10-20 | Frontec Incorporated | Method of manufacturing thin film transistor |
| US6097453A (en) * | 1996-06-04 | 2000-08-01 | Canon Kabushiki Kaisha | Display apparatus and fabrication process thereof |
| JP2007059560A (ja) * | 2005-08-24 | 2007-03-08 | Sharp Corp | 薄膜半導体装置、薄膜半導体装置の製造方法、及び液晶表示装置 |
| JP2010147303A (ja) * | 2008-12-19 | 2010-07-01 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板、及び表示装置 |
| CN102157558A (zh) * | 2010-02-03 | 2011-08-17 | 索尼公司 | 薄膜晶体管及其制造方法、以及显示装置 |
| US8415666B2 (en) | 2008-06-09 | 2013-04-09 | Samsung Display Co., Ltd. | Thin film transistor substrate having thin film transistors with improved etching characteristics, method of manufacturing the same, and display apparatus having the same |
-
1994
- 1994-07-15 JP JP18674394A patent/JPH0832083A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5824572A (en) * | 1996-03-31 | 1998-10-20 | Frontec Incorporated | Method of manufacturing thin film transistor |
| US6097453A (en) * | 1996-06-04 | 2000-08-01 | Canon Kabushiki Kaisha | Display apparatus and fabrication process thereof |
| JP2007059560A (ja) * | 2005-08-24 | 2007-03-08 | Sharp Corp | 薄膜半導体装置、薄膜半導体装置の製造方法、及び液晶表示装置 |
| US8415666B2 (en) | 2008-06-09 | 2013-04-09 | Samsung Display Co., Ltd. | Thin film transistor substrate having thin film transistors with improved etching characteristics, method of manufacturing the same, and display apparatus having the same |
| JP2010147303A (ja) * | 2008-12-19 | 2010-07-01 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板、及び表示装置 |
| CN102157558A (zh) * | 2010-02-03 | 2011-08-17 | 索尼公司 | 薄膜晶体管及其制造方法、以及显示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5430320A (en) | Thin film transistor having a lightly doped drain and an offset structure for suppressing the leakage current | |
| JPH11112004A (ja) | 薄膜トランジスタの製造方法 | |
| JPH03161938A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0832083A (ja) | 薄膜トランジスタ | |
| JP3189310B2 (ja) | 液晶装置の製造方法 | |
| JP2592044B2 (ja) | 垂直形薄膜トランジスターの製造方法 | |
| JP3094610B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS6086863A (ja) | 絶縁ゲ−ト型薄膜トランジスタ | |
| JPH0587029B2 (ja) | ||
| JP3024387B2 (ja) | 半導体装置 | |
| JP2752983B2 (ja) | 液晶表示用薄膜トランジスタの製造方法 | |
| JPH06169086A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JP2948436B2 (ja) | 薄膜トランジスタおよびそれを用いる液晶表示装置 | |
| JP3238072B2 (ja) | 薄膜トランジスタ | |
| JP3159215B2 (ja) | 液晶装置 | |
| JPH0567786A (ja) | 薄膜トランジスタの製造方法 | |
| JP2762383B2 (ja) | 薄膜トランジスタ | |
| JP3489217B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3099915B2 (ja) | 半導体装置とこれを用いた液晶表示装置 | |
| JPH09129890A (ja) | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 | |
| JP3125785B2 (ja) | 液晶装置 | |
| KR950007356B1 (ko) | 액정표시장치의 박막트랜지스터 및 그 제조방법 | |
| JP2002196349A (ja) | 液晶表示装置 | |
| JPH02137826A (ja) | 透過型アクティブマトリクス液晶表示装置 | |
| JP3289979B2 (ja) | 半導体装置 |