CN102157558A - 薄膜晶体管及其制造方法、以及显示装置 - Google Patents

薄膜晶体管及其制造方法、以及显示装置 Download PDF

Info

Publication number
CN102157558A
CN102157558A CN201110030133XA CN201110030133A CN102157558A CN 102157558 A CN102157558 A CN 102157558A CN 201110030133X A CN201110030133X A CN 201110030133XA CN 201110030133 A CN201110030133 A CN 201110030133A CN 102157558 A CN102157558 A CN 102157558A
Authority
CN
China
Prior art keywords
film
gate electrode
thin
film transistor
metal oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201110030133XA
Other languages
English (en)
Inventor
寺井康浩
福本绘理
荒井俊明
诸沢成浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joled Inc
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN102157558A publication Critical patent/CN102157558A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种薄膜晶体管及其制造方法、以及显示装置。该薄膜晶体管包括栅电极、栅绝缘膜以及半导体氧化物膜，其中，栅电极的至少一部分包括金属氧化物。除了制造方法以外，还提供了包括该薄膜晶体管的电子装置和显示装置。

Description

薄膜晶体管及其制造方法、以及显示装置
相关申请的交叉参考
本申请要求于2010年2月3日向日本专利局提交的日本优先专利申请JP 2010-022160的优先权，其全部内容结合于此作为参考。
技术领域
本申请涉及一种使用氧化物半导体的薄膜晶体管(TFT)及其制造方法、以及包括这种薄膜晶体管的显示装置。
背景技术
由氧化锌、氧化铟镓锌(IGZO)等构成的氧化物半导体在作为半导体器件的有源层(active layer)时表现出优良特性。近年来，已经推进了试图将氧化物半导体应用于TFT、发光装置、透明导电膜等的开发。
例如，在使用氧化物半导体的TFT中，与用于液晶显示器的使用非晶硅(a-Si:H)作为沟道的现有TFT相比，电子迁移率高并且其电特性优良。此外，使用氧化物半导体的TFT具有即使在室温附近的低温下形成沟道，也能够预期高迁移率的优点。
同时，已知在氧化物半导体中，耐热性不足，从而在TFT的制造处理中由于热处理而使得氧、锌等脱离并且形成晶格缺陷。晶格缺陷导致形成电性浅杂质能级，并且导致氧化物半导体层电阻较低。因此，在使用氧化物半导体作为有源层的TFT中，其导致常开型操作或者抑制型(depression type)操作(在未施加栅电压的情况下也有漏电流(drain current)流动)，阈值电压随着缺陷能级的增大而降低，并且泄露电流(leakage current)增大。
同时，除了前述晶格缺陷以外，作为形成浅杂质能级的元素，已经报导了氢(例如，参见n-type doping of oxides by hydrogen，″Cetin Kilic et al.，Applied Physics Letters，July 1，2002，Vol.81，No.1，pp.73 to 75)。因此，除了晶格缺陷以外，在TFT制造处理中引入的诸如氢的元素被认为是影响使用氧化物半导体的TFT的特性的物质。因此，在使用氧化物半导体作为沟道的晶体管中，沟道中的载流子浓度趋于增加，并且阈值电压趋于为负。
此外，在使用氧化物半导体作为沟道的TFT中，难以形成P沟道。因此，电路需要仅由N沟道晶体管形成。这时，存在如果阈值电压变负，则电路构造变复杂的缺点。为了解决此问题，需要控制阈值电压。阈值电压由以下数学公式来表示。
V Th = φ MS - Q f C OX + 2 φ f + 2 ϵ S ϵ 0 q N A 2 φ f C OX
在公式中，分别地，VTh表示阈值电压，ΦMS表示栅电极和氧化物半导体膜之间的功函数差，Qf表示固定电荷，COX表示栅绝缘膜电容，Φf表示作为沟道的氧化物半导体膜的费米能级，NA表示受主浓度，εS表示氧化物半导体膜的相对介电常数，以及ε0表示真空介电常数。
作为改变阈值电压的方法，已经进行了通过在薄膜晶体管的沟道和栅绝缘膜的界面处的部分沟道中掺杂、或者通过改变氧化物半导体的元素比率来进行改变阈值电压的尝试(例如，参照日本未审查专利申请公开第2007-519256号和第2008-85048号)。
发明内容
然而，存在沟道的掺杂可能导致薄膜晶体管特性劣化的担心。此外，氧化物半导体的有源层通常由多元素族(multi-element system)材料制成，并且溅射法被用作形成膜的方法。因此，在通过溅射法进行沟道掺杂的情况下，由于氧化物半导体的有源层由多元素族材料制成，所以控制有源层的元素比率非常困难。
鉴于前述问题，期望提供一种在未掺杂沟道的情况下也能够增加阈值电压的薄膜晶体管及其制造方法，以及包括这种薄膜晶体管的显示装置。
在实施方式的薄膜晶体管中，栅电极的从与栅绝缘膜的界面开始的厚度方向上的至少一部分由金属氧化物构成。因此，栅电极的与栅绝缘膜的界面中的功函数增大。因此，在以下数学公式中，栅电极和氧化物半导体膜之间的功函数差ΦMS增大，从而阈值电压VTh增大。
数学公式
V Th = φ MS - Q f C OX + 2 φ f + 2 ϵ S ϵ 0 q N A 2 φ f C OX
在该公式中，分别地，VTh表示阈值电压，ΦMS表示在栅电极和氧化物半导体膜之间的功函数差，Qf表示固定电荷，COX表示栅绝缘膜电容，Φf表示作为沟道的氧化物半导体膜的费米能级，NA表示受主浓度，εS表示氧化物半导体膜的相对介电常数，以及ε0表示真空介电常数。
在实施方式中，提供了一种薄膜晶体管。该薄膜晶体管包括栅电极、栅绝缘膜以及氧化物半导体膜，其中，栅电极的至少一部分包括金属氧化物。
在实施方式中，栅电极包括与栅绝缘膜接触的界面层(interface layer)，其中，界面层包括金属氧化物。
在实施方式中，栅电极进一步包括与界面层接触的金属层。
在实施方式中，金属层包括选自由铂、钛、钌、钼、铜、钨以及镍组成的组的金属物质或者其合金。
在实施方式中，栅电极为金属氧化物。
在实施方式中，金属氧化物含有选自由铂、钛、钌、钼、铜、钨以及镍组成的组的至少一种金属成分。
在实施方式中，栅绝缘膜包括低还原性材料。
在实施方式中，低还原性材料选自由氧化硅膜、氮化硅膜、氧化铝膜、氮化铝膜以及其组合组成的组。
在实施方式中，薄膜晶体管被配置为顶栅结构或底栅结构。
在另一实施方式中，提供了一种电子装置，该电子装置包括薄膜晶体管，该薄膜晶体管包括栅电极、栅绝缘膜以及氧化物半导体膜，其中，栅电极的至少一部分包括金属氧化物。
在又一实施方式中，提供了一种显示装置，该显示装置包括薄膜晶体管，该薄膜晶体管包括栅电极、栅绝缘膜以及氧化物半导体膜，其中，栅电极的至少一部分包括金属氧化物。
在实施方式中，提供了一种形成薄膜晶体管的方法。该方法包括：形成栅电极、栅绝缘膜以及氧化物半导体膜，其中，栅电极的至少一部分包括金属氧化物。
在实施方式中，通过形成金属层并向该金属层应用气体等离子体来形成金属氧化物。
在实施方式中，气体等离子体含有一氧化氮或者氧。
在实施方式中，通过形成金属层并向该金属层应用热处理来形成金属氧化物。
在实施方式中，热处理在含有氧或者水蒸气的气氛中退火。
在实施方式中，通过在栅电极形成期间向该金属层应用氧化气体来形成金属氧化物。
在实施方式中，栅电极包括与栅绝缘膜接触的界面层，并且其中，界面层包括金属氧化物。
在实施方式中，栅电极进一步包括与界面层接触的金属层。
在实施方式中，金属层包括选自由铂、钛、钌、钼、铜、钨以及镍组成的组的金属物质或者其合金。
在实施方式中，栅电极为金属氧化物。
在实施方式中，金属氧化物含有选自由铂、钛、钌、钼、铜、钨以及镍组成的组的至少一种金属成分。
在实施方式中，栅绝缘膜包括低还原性材料。
在实施方式中，低还原性材料选自由氧化硅膜、氮化硅膜、氧化铝膜、氮化铝膜以及其组合的组。
在实施方式中，薄膜晶体管被配置为顶栅结构或底栅结构。
在实施方式中，该方法进一步包括制造电子装置。
在实施方式中，该方法进一步包括制造显示装置。
根据实施方式的薄膜晶体管或者实施方式的显示装置，栅电极的从与栅绝缘膜的界面开始的厚度方向上的至少一部分由金属氧化物形成。因此，能够在未掺杂沟道的情况下提高阈值电压。
根据实施方式的制造薄膜晶体管的方法，在基底上形成栅电极以后，通过使用热处理或者等离子体处理来氧化从栅电极的表面开始的厚度方向上的至少一部分，从而栅电极的从表面开始的厚度方向上的至少一部分由金属氧化物形成。因此，不需要掺杂沟道，并且能够通过简单步骤来制造实施方式的薄膜晶体管。
根据实施方式的制造薄膜晶体管的方法，在基底上形成栅电极，并且通过添加氧化气体来形成栅电极的从表面开始的厚度方向上的至少一部分，从而栅电极的从表面开始的厚度方向上的至少一部分由金属氧化物形成。因此，不需要掺杂沟道，并且能够通过简单步骤来制造实施方式的薄膜晶体管。
根据实施方式的制造薄膜晶体管的方法，在基底上顺序形成源电极和漏电极、氧化物半导体膜以及栅绝缘膜以后，在栅绝缘膜上形成栅电极。另外，通过添加氧化气体来形成栅电极的从与栅绝缘膜的界面开始的厚度方向上的至少一部分，从而栅电极的从与栅绝缘膜的界面开始的厚度方向上的至少一部分由金属氧化物形成。因此，不需要掺杂沟道，并且能够通过简单步骤来制造实施方式的薄膜晶体管。
文中描述了其他特性和优点，并且根据以下详细描述和附图，其他特性和优点将显而易见。
附图说明
图1为示出根据第一实施方式的薄膜晶体管的结构的截面图。
图2A～图2C为以制造步骤的顺序示出图1所示的薄膜晶体管的制造方法的截面图。
图3A～图3C为示出图2A～图2C之后的步骤的截面图。
图4示出了在通过等离子体处理来氧化由钼构成的栅电极的情况下深度方向上的功函数分布图。
图5示出了在通过等离子体处理来氧化由钛构成的栅电极的情况下深度方向上的功函数分布图。
图6示出了在由钼构成的栅电极的表面上层叠氧化硅膜或氮化硅膜的情况下深度方向上的功函数分布图。
图7示出了使用由钼构成的栅电极的TFT的传输特性。
图8A～图8C为示出根据第二实施方式的薄膜晶体管的制造方法的截面图。
图9A～图9C为示出图8A～8C之后的步骤的截面图。
图10为示出根据第三实施方式的薄膜晶体管的结构的截面图。
图11A～图11C为以制造步骤的顺序示出图10所示的薄膜晶体管的制造方法的截面图。
图12A和图12B为示出图11A～图11C之后的步骤的截面图。
图13为示出根据第四实施方式的薄膜晶体管的结构的截面图。
图14A～图14C为以制造步骤的顺序示出图13所示的薄膜晶体管的制造方法的截面图。
图15A和图15B为示出图14A～图14C之后的步骤的截面图。
图16为示出根据第五实施方式的薄膜晶体管的结构的截面图。
图17A～图17D为以制造步骤的顺序示出图16所示的薄膜晶体管的制造方法的截面图。
图18为示出根据第一应用例的显示装置的电路构造的示图。
图19为示出图18所示的像素驱动电路的实例的等效电路图。
图20为示出第二应用例的外观的透视图。
图21A为示出从第三应用例的前侧观看的外观的透视图，并且图21B为示出从第三应用例的后侧观看的外观的透视图。
图22为示出第四应用例的外观的透视图。
图23为示出第五应用例的外观的透视图。
图24A为第六应用例在打开状态下的正视图，图24B为其侧视图；图24C为第六应用例在闭合状态下的正视图，图24D为其左视图，图24E为其右视图，图24F为其顶视图，以及图24G为其底视图。
具体实施方式
以下将参照关于实施方式的附图详细描述本申请。将按以下顺序给出描述。
1.第一实施方式(底栅型薄膜晶体管：通过等离子体处理来氧化栅电极的厚度方向上的一部分，从而栅电极的厚度方向上的该部分由金属氧化物构成的实例)
2.第二实施方式(底栅型薄膜晶体管：通过添加氧化气体来形成栅电极的厚度方向上的一部分，从而栅电极的厚度方向上的该部分由金属氧化物构成的实例)
3.第三实施方式(底栅型薄膜晶体管：厚度方向上的全部栅电极由金属氧化物构成的实例)
4.第四实施方式(顶栅型薄膜晶体管：栅电极的厚度方向上的一部分由金属氧化物构成的实例)
5.第五实施方式(顶栅型薄膜晶体管：厚度方向上的全部栅电极由金属氧化物构成的实例)
6.应用例
第一实施方式
图1示出了根据本发明的第一实施方式的薄膜晶体管1的截面结构。薄膜晶体管1被用作液晶显示器、有机EL(电致发光)显示器等的驱动元件，并且例如，具有在基底11上顺序层叠栅电极20、栅绝缘膜30、氧化物半导体膜40、沟道保护膜50以及源电极60S和漏电极60D的底栅型结构(反向堆叠结构：inversely staggered structure)。
基底11由玻璃基底、塑料膜等形成。塑料材料的实例包括PET(聚对苯二甲酸乙二醇酯)和PEN(聚萘二甲酸乙二醇酯)。由于在稍后描述的溅射法中没有加热基底11形成氧化物半导体膜40，因此可使用廉价的塑料膜。
栅电极20起到将栅电压施加至薄膜晶体管1的作用，并且通过栅电压控制氧化物半导体膜40中的电子密度。栅电极20被设置在基底11上的选择区域中。例如，栅电极20的厚度为10nm以上500nm以下。栅电极20由含有选自由铂(Pt)、钛(Ti)、钌(Ru)、钼(Mo)、铜(Cu)、钨(W)以及镍(Ni)组成的组的至少一种的金属单质或者合金制成。
栅电极20在从与栅绝缘膜30的界面20A开始的厚度方向上的一部分中具有由金属氧化物构成的界面层21。从而，在薄膜晶体管1中，在未掺杂沟道的情况下也能够增大阈值电压。
具体地，栅电极20的界面层21由含有选自由铂(Pt)、钛(Ti)、钌(Ru)、钼(Mo)、铜(Cu)、钨(W)以及镍(Ni)组成的组的至少一种金属的金属氧化物构成。栅电极20的厚度方向上的剩余部分为由前述金属单质或者前述合金构成的金属层22。
栅绝缘膜30具有两个相对表面30A和30B。一个表面30A与氧化物半导体膜40接触，并且另一表面30B与栅电极20接触。栅绝缘膜30的厚度例如为50nm以上1μm以下。栅绝缘膜30由氧化硅膜、氮化硅膜、氮氧化硅膜、氧化铝膜等组成的单层膜或层叠膜制成。
优选地，栅绝缘膜30包括与和栅电极20的界面30B接触并且由诸如氧化硅膜的低还原性材料制成的膜。从而，可以防止栅电极20的界面层21被还原，并且防止功函数降低。
作为由低还原性材料制成的这种膜，例如，优选通过化学气相沉积方法形成的氧化硅膜、通过溅射法形成的氧化硅膜、通过溅射法形成的氮化硅膜、通过溅射法形成的氧化铝膜以及通过溅射法形成的氮化铝膜中的至少一种。
具体地，栅绝缘膜30例如具有从栅电极20侧顺序层叠氧化硅膜31(作为由低还原性材料制成的膜)、氮化硅膜32以及氧化硅膜33的结构。
氧化物半导体膜40具有在源电极60S和漏电极60D之间的沟道区。氧化物半导体膜40例如由氧化锌作为主要成分的透明氧化物半导体(诸如IGZO(氧化铟镓锌)、氧化锌、AZO(掺铝氧化锌)、以及GZO(掺镓氧化锌))构成。在这种情况下，氧化物半导体为含有诸如铟、镓、锌和锡等元素以及氧的化合物。考虑到制造过程中的退火的氧供给效率，氧化物半导体膜40的厚度例如期望为5nm以上100nm以下。
沟道保护膜50被设置在氧化物半导体膜40的沟道区上。沟道保护膜50例如具有50nm以上500nm以下的厚度，并且由氧化硅膜、氮化硅膜、或者氧化铝膜制成。
源电极60S和漏电极60D被设置在氧化物半导体膜40上并位于沟道保护膜50的两侧，并且电连接至氧化物半导体膜40。源电极60S和漏电极60D例如由诸如钼、铝、铜以及钛的金属膜；诸如ITO(氧化铟锡)和氧化钛的含氧金属膜；或者其层叠膜制成。具体地，源电极60S和漏电极60D例如具有顺序层叠具有50nm厚度的钼层、具有500nm厚度的铝层以及具有50nm厚度的钼层的结构。
源电极60S和漏电极60D优选由诸如ITO和氧化钛的含氧金属膜制成。在氧化物半导体膜40与易于摄取氧的金属接触的情况下，氧脱离并且形成晶格缺陷。如果源电极60S和漏电极60D由含氧金属膜制成，则可以防止氧从氧化物半导体膜40脱离，并稳定薄膜晶体管1的电特性。
例如，能够如下制造薄膜晶体管1。
图2A～图3C以制造步骤的顺序示出了薄膜晶体管1的制造方法。首先，例如通过使用溅射法或者蒸发方法在基底11的整个区域上形成作为形成栅电极20的材料的金属膜。接下来，如图2A所示，例如通过使用光刻法来图案化形成在基底11上的金属膜，以形成栅电极20。
随后，如图2B所示，通过在含有一氧化氮或者氧的气体等离子体P中暴露栅电极20的从表面20A开始的厚度方向上的一部分并氧化该部分，来形成由金属氧化物构成的界面层21。
对于用于形成界面层21的表面处理，除前述等离子体处理以外，还可以使用热处理。在使用热处理的情况下，通过在含氧或者水蒸气的气氛中进行退火处理来氧化栅电极20的从表面20A开始的厚度方向上的一部分，从而形成由金属氧化物构成的界面层21。
然后，在基底11和栅电极20的界面层21的整个区域上形成栅绝缘膜30。这时，优选形成与和栅电极20的界面30B接触并且由低还原性材料制成的膜。如果通过CVD方法在界面层21上直接形成诸如氮化硅膜的高还原性膜，则界面层21将被还原，并且功函数降低。
作为由低还原性材料制成的膜，例如，优选使用通过CVD方法形成的氧化硅膜、通过溅射法形成的氧化硅膜、通过溅射法形成的氮化硅膜、通过溅射法形成的氧化铝膜以及通过溅射法形成的氮化铝膜中的至少一种。能够以低还原性状态形成这种膜。
形成这种栅绝缘膜30的方法的实例包括：通过等离子体CVD(化学气相沉积)方法形成由氮化硅膜或者氧化硅膜构成的层积膜的情况以及通过溅射法等形成氮化硅膜、氧化硅膜、氧化铝膜或者氮化铝膜的情况。
具体地，如在图2C中所示，例如，通过等离子体CVD方法，从栅电极20侧顺序层叠氧化硅膜31、氮化硅膜32以及氧化硅膜33，以形成栅绝缘膜30。通过使用诸如硅烷、氨气、氮气的气体作为原料气体的等离子体CVD方法来形成氮化硅膜32。通过使用含有硅烷和一氧化氮的气体作为原料气体的等离子体CVD方法来形成氧化硅膜31和氧化硅膜33。
此外，在使用溅射法的情况下，例如，从栅电极20侧顺序层叠氮化硅膜和氧化硅膜，从而形成栅绝缘膜30。使用硅作为溅射靶。通过在溅射的放电气氛中使用氧、水蒸气、或氮等来执行反应等离子体溅射，从而形成氮化硅膜或者氧化硅膜。
在这种情况下，优选地，在真空中连续执行对栅电极20的表面进行等离子体处理的步骤以及形成栅绝缘膜30的步骤，原因如下。如果表面处理后的产物被暴露在空气中，则空气中的碳污染物将附着至表面，从而可能降低表面处理的效果。
在形成栅绝缘膜30以后，如图3A所示，例如通过溅射法在栅绝缘膜30上形成氧化物半导体膜40，并图案化为期望形状。
在氧化物半导体膜40由IGZO(氧化铟镓锌)构成的情况下，通过使用将氧化铟镓锌陶瓷作为靶的DC溅射法，通过使用氩气和氧气的混合气体进行等离子体放电，在栅绝缘膜30上形成氧化物半导体膜40。在等离子体放电之前，抽真空直到真空容器中的真空度变为1×10-4Pa以下，之后引入氩气和氧气的混合气体。
在氧化物半导体膜40由氧化锌构成的情况下，可通过使用氧化锌陶瓷作为靶的RF溅射法，或者通过使用锌金属靶并在含有氩气和氧气的气氛中使用DC电源的溅射法，来形成氧化物半导体膜40。
这时，可通过在形成氧化物期间改变氩气和氧气之间的流量比来控制将成为沟道的氧化物半导体膜40中的载流子浓度。
在形成氧化物半导体膜40以后，例如，通过CVD方法或者溅射法在氧化物半导体膜40上形成氧化硅膜或者氮化硅膜，并且进行图案化。从而，如图3B所示，形成具有前述厚度并且由前述材料制成的沟道保护膜50。
在形成沟道保护膜50以后，例如通过溅射法来顺序形成具有50nm厚度的钼层、具有500nm厚度的铝层以及具有50nm厚度的钼层，以形成三层层叠结构。随后，使用含有磷酸、硝酸以及乙酸的混合液体通过湿蚀刻方法来图案化层叠结构。从而，如图3C所示，形成源电极60S和漏电极60D。从而完成了图1所示的薄膜晶体管1。
在薄膜晶体管1中，当通过配线层(未示出)将大于等于给定阈值电压的电压(栅电压)施加至栅电极20时，在源电极区域60S和漏电极区域60D之间的氧化物半导体膜40的沟道区中生成电流(漏电流)。
在这种情况下，栅电极20的从与栅绝缘膜30的界面20A开始的厚度方向上的一部分为由金属氧化物构成的界面层21。因此，栅电极20的与栅绝缘膜30的界面20A中的功函数增大。因此，在以下数学公式中，栅电极20和氧化物半导体膜40之间的功函数差ΦMS增大，从而阈值电压VTh增大(在正方向上改变)。
数学公式
V Th = φ MS - Q f C OX + 2 φ f + 2 ϵ S ϵ 0 q N A 2 φ f C OX
在该公式中，分别地，VTh表示阈值电压，ΦMS表示在栅电极和氧化物半导体膜之间的功函数差，Qf表示固定电荷，COX表示栅绝缘膜电容，Φf表示作为沟道的氧化物半导体膜的费米能级，NA表示受主浓度，εS表示氧化物半导体膜的相对介电常数，以及ε0表示真空介电常数。
图4和图5分别示出了在通过等离子体处理来氧化由钼构成的金属膜的表面以及由钛构成的金属膜的表面之后，深度方向上的功函数分析的结果。在图4和图5中，发现功函数在金属膜的表面附近增加。通过使用O2气体气氛或者N2O气体气氛来进行等离子体处理。发现当温度和处理时间增大时，氧化程度增加，并且功函数增大。
图6分别示出了使用钼作为栅电极时，在对栅电极的表面进行了氧化处理的情况下以及对栅电极的表面没有进行氧化处理的情况下的TFT传输特性。如通过图7证实的，与栅电极的表面没有进行氧化处理的TFT相比，栅电极的表面进行了氧化处理的TFT的传输特性可在正方向上移动约0.5V。
此外，栅绝缘膜30含有与和栅电极20的边界30B接触并且由诸如氧化硅膜的低还原性材料制成的膜。从而阻止了由于栅电极20的界面层21的还原所导致的功函数降低。因此，防止了阈值电压VTh减小(在负方向上改变)。
图7示出了在由钼构成的金属膜的表面上形成氧化硅膜的情况下、在由钼构成的金属膜的表面上形成氮化硅膜的情况下以及在由钼构成的金属膜的表面上没有形成膜的情况下，功函数的深度方向分布图。从图7可发现，功函数以氮化硅膜的情况、氧化硅膜的情况以及在金属表面上没有膜的情况的顺序依次增大，并且发现通过形成低还原性膜能够减少功函数的降低。
如上所述，在该实施方式的薄膜晶体管1中，栅电极20的从与栅绝缘膜30的界面20A开始的厚度方向上的一部分为由金属氧化物构成的界面层21。从而能够在未掺杂沟道的情况下增大阈值电压。因此，在使用薄膜晶体管1配置液晶显示器、有机EL显示装置等的外围电路的情况下，能够防止电路构造变复杂。
在该实施方式的薄膜晶体管1的制造方法中，在基底11上形成栅电极20之后，通过使用热处理或者等离子体处理来氧化栅电极20的从表面开始的厚度方向上的一部分，从而形成由金属氧化物构成的界面层21。因此，不需要掺杂沟道，并且能够通过简单步骤制造本实施方式的薄膜晶体管1。
第二实施方式
图8A～图9C以制造步骤的顺序示出了根据本发明第二实施方式的薄膜晶体管1的制造方法。该制造方法与前述第一实施方式的制造方法的不同之处在于：形成栅电极20期间，通过添加氧化气体来沉积从而形成界面层21。因此，对于相同的步骤，将参照图2A～图3C给出描述。
首先，如图8A所示，例如，通过溅射法在基底11的整个区域上形成将成为栅电极20的材料的金属膜23。这时，通过添加氧化气体来形成栅电极20的从界面20A开始的厚度方向上的一部分，从而形成由金属氧化物构成的界面层21。
接下来，如图8B所示，例如，通过使用光刻方法图案化金属膜23和界面层21以形成栅电极20。
随后，在基底11和栅电极20的界面层21的整个区域上形成栅绝缘膜30。这时，优选与第一实施方式同样地，形成与和栅电极20的界面30B接触并且由低还原性材料制成的膜。具体地，如图8C所示，例如，通过等离子体CVD方法，从栅电极20侧顺序层叠氧化硅膜31(作为由低还原性材料制成的膜)、氮化硅膜32以及氧化硅膜33，以形成栅绝缘膜30。
在形成栅绝缘膜30以后，与第一实施方式同样地，如图9A所示，例如通过溅射法在栅绝缘膜30上形成氧化物半导体膜40，并且图案化为期望形状。
在形成氧化物半导体膜40以后，与第一实施方式同样地，如图9B所示，在氧化物半导体膜40上形成具有前述厚度并且由前述材料制成的沟道保护膜50。
在形成沟道保护膜50以后，与第一实施方式同样地，如图9C所示，形成具有前述厚度并且由前述材料制成的源电极60S和漏电极60D。从而完成了图1所示的薄膜晶体管1。
在本实施方式的薄膜晶体管1的制造方法中，在基底11上形成栅电极20，通过添加氧化气体来形成栅电极20的从界面20A开始的厚度方向上的一部分，从而形成由金属氧化物构成的界面层21。因此，不需要掺杂沟道，并且如同第一实施方式那样，可以通过简单步骤来制造薄膜晶体管1。
第三实施方式
图10示出了根据本发明第三实施方式的薄膜晶体管1A的截面结构。除了栅电极20的从与栅绝缘膜30的界面20A开始的厚度方向上的全部栅电极由金属氧化物膜形成之外，薄膜晶体管1A具有与前述第一实施方式类似的结构。因此，将通过对相应元件使用相同参考标号来给出描述。
图11A～图12B以制造步骤的顺序示出了薄膜晶体管1A的制造方法。首先，如图11A所示，在基底11上形成栅电极20期间，栅电极20从表面20A开始，在厚度方向上全部由金属氧化物构成。
作为形成栅电极20的方法，与第一实施方式同样地，在基底11上形成栅电极20以后，可以通过使用热处理或者等离子体处理来氧化栅电极20的从表面20A开始的厚度方向上的全部栅电极。
另外，与第二实施方式同样地，在例如通过溅射法在基底11的整个表面上形成将成为栅电极20的材料的金属膜期间，可以通过添加氧气来形成栅电极20的从表面20A开始的厚度方向上的全部栅电极。
接下来，在基底11和栅电极20的界面层21的整个区域上形成栅绝缘膜30。这时，优选与第一实施方式同样地，形成与和栅电极20的界面30B接触并且由低还原性材料制成的膜。具体地，如图11B所示，例如，通过等离子体CVD方法，从栅电极20侧顺序层叠氧化硅膜31(作为由低还原性材料制成的膜)、氮化硅膜32以及氧化硅膜33，以形成栅绝缘膜30。
在形成栅绝缘膜30以后，与第一实施方式同样地，如图11C所示，例如，通过溅射法在栅绝缘膜30上形成氧化物半导体膜40，并且图案化为期望形状。
在形成氧化物半导体膜40以后，与第一实施方式同样地，如图12A所示，在氧化物半导体膜40上形成具有前述厚度并且由前述材料制成的沟道保护膜50。
在形成沟道保护膜50以后，与第一实施方式同样地，如图12B所示，形成具有前述厚度并且由前述材料制成的源电极60S和漏电极60D。从而完成了图10所示的薄膜晶体管1A。
薄膜晶体管1A的操作和效果与第一实施方式和第二实施方式的薄膜晶体管类似。
第四实施方式
图13示出了根据本发明第四实施方式的薄膜晶体管1B的截面结构。除了是在基底11上顺序层叠源电极60S和漏电极60D、氧化物半导体膜40、栅绝缘膜30以及栅电极20的顶栅型TFT(堆叠结构：staggered structure)之外，薄膜晶体管1B具有与前述第一实施方式类似的结构。因此，将通过对相应元件使用相同参考标号来给出描述。
图14A～图15B以制造步骤的顺序示出了薄膜晶体管1B的制造方法。首先，如图14A所示，与第一实施方式同样地，在基底11上形成具有前述厚度并且由前述材料制成的源电极60S和漏电极60D。
接下来，如图14B所示，与第一实施方式同样地，例如通过溅射法来形成氧化物半导体膜40，并且图案化为期望形状。
随后，如图14C所示，在基底11和氧化物半导体膜40的整个区域上形成栅绝缘膜30。作为栅绝缘膜30，例如，可以为通过等离子体CVD方法形成的由氮化硅膜或者氧化硅膜构成的层叠膜，或者可以为通过溅射法等形成的氮化硅膜、氧化硅膜、氧化铝膜或者氮化铝膜。
然后，例如，通过溅射法在栅绝缘膜30上形成栅电极20。这时，首先，如图15A所示，通过添加氧气来形成栅电极20的从与栅绝缘膜30的界面20A开始的厚度方向上的一部分，从而形成由金属氧化物构成的界面层21。
随后，再次如图15A所示，停止添加氧气，形成栅电极20的厚度方向上的剩余部分。从而，栅电极20的厚度方向上的剩余部分成为金属层22。
然后，如图15B所示，例如，例如通过使用光刻法来图案化金属层22和界面层21，从而形成栅电极20。在该实施方式中，在界面层21的表面上覆盖金属层22。因此，不需要考虑在形成栅电极20之后栅绝缘膜30的还原作用。然而，难以通过诸如热处理和等离子体处理的表面处理来形成界面层21。因此，需要在成膜时添加氧气。因此，完成了图13所示的薄膜晶体管1B。
薄膜晶体管1B的操作和效果与第一实施方式和第二实施方式的薄膜晶体管类似。
根据本实施方式的薄膜晶体管1B的制造方法，在基底11上顺序形成源电极60S和漏电极60D、氧化物半导体膜40以及栅绝缘膜30以后，在栅绝缘膜30上形成栅电极20，通过添加氧化气体来形成栅电极20的从与栅绝缘膜30的界面20A开始的厚度方向上的一部分，从而形成由金属氧化物构成的界面层21。因此，不需要掺杂沟道，并且可以通过简单步骤来制造薄膜晶体管1B。
第五实施方式
图16示出了根据本发明第五实施方式的薄膜晶体管1C的截面结构。除了栅电极20的从与栅绝缘膜30的界面20A开始的厚度方向上的全部栅电极由金属氧化物膜制成以外，薄膜晶体管1C具有与前述第四实施方式类似的结构。因此，将通过对相应元件使用相同参考标号来给出描述。
图17A～图17D以制造步骤的顺序示出了薄膜晶体管1C的制造方法。首先，如图17A所示，与第一实施方式同样地，在基底11上形成具有前述厚度并且由前述材料制成的源电极60S和漏电极60D。
接下来，如图17B所示，与第一实施方式同样地，例如，通过溅射法来形成氧化物半导体膜40，并且图案化为期望形状。
随后，如图17C所示，在基底11和氧化物半导体膜40的整个区域上形成栅绝缘膜30。作为栅绝缘膜30，例如，可以为通过等离子体CVD方法形成的由氮化硅膜或者氧化硅膜构成的层叠膜，或者可以为通过溅射法等形成的氮化硅膜、氧化硅膜、氧化铝膜或者氮化铝膜。
然后，如图17D所示，例如通过溅射法在栅绝缘膜30上形成栅电极20，并且例如通过光刻法来进行图案化。这时，通过添加氧化气体来形成栅电极20的从与栅绝缘膜30的界面20A开始的厚度方向上的全部栅电极，从而整个栅电极20由金属氧化物构成。从而完成了图16所示的薄膜晶体管1C。
薄膜晶体管1C的操作和效果与第一实施方式和第二实施方式的薄膜晶体管类似。
第一应用例
图18示出了包括薄膜晶体管1(作为驱动元件)的显示装置的电路构造。例如，显示装置70为液晶显示器、有机EL显示器等。在显示装置70中，在驱动面板80上形成配置为矩阵状态的多个像素10R、10G和10B以及用于驱动像素10R、10G和10B的多种驱动电路。像素10R、10G和10B分别为发出红色(R：红色)、绿色(G：绿色)和蓝色(B：蓝色)的彩色光的液晶显示器件、有机EL器件等。一个像素组合由三个像素10R、10G和10B构成，并且多个像素组合构成显示区域110。在驱动面板80上，作为驱动电路，配置有作为用于显示视频的驱动器的信号线驱动电路120和扫描线驱动电路130以及像素驱动电路150。将密封面板(未示出)贴合至驱动面板80。通过密封面板来密封像素10R、10G和10B以及前述驱动电路。
图19为像素驱动电路150的等效电路图。像素驱动电路150为配置有晶体管Tr1和Tr2(作为前述薄膜晶体管1和1A～1C)的有源驱动电路。电容器Cs被设置在晶体管Tr1和Tr2之间。在第一电源线(Vcc)和第二电源线(GND)之间，像素10R(或像素10G/10B)串联连接至晶体管Tr1。在这种像素驱动电路150中，多条信号线120A被配置在列方向上，并且多条扫描线130A被配置在行方向上。每条信号线120A连接至信号线驱动电路120。从信号线驱动电路120通过信号线120A向晶体管Tr2的源电极施加图像信号。每条扫描线130A连接至扫描线驱动电路130。从扫描线驱动电路130通过扫描线130A向晶体管Tr2的栅电极顺序施加扫描信号。例如，可以将这种显示装置70安装在以下所述的第二应用例至第六应用例的电子装置上。
第二应用例
图20示出了电视装置的外观。该电视装置例如具有包括前面板310和滤色玻璃320的视频显示屏幕部300。
第三应用例
图21A和图21B示出了数码相机的外观。该数码相机例如具有用于闪光灯410的发光部、显示部420、菜单开关430以及快门按钮440。
第四应用例
图22示出了笔记本个人计算机的外观。该笔记本个人计算机例如具有主机510、用于输入字符等的操作的键盘520以及用于显示图像的显示部530。
第五应用例
图23示出了摄像机的外观。该摄像机例如具有主体610、用于拍摄对象的设置在主体610的前侧面上的透镜620、拍摄开始/停止开关630以及显示部640。
第六应用例
图24A～图24G示出了移动电话的外观。在移动电话中，例如，通过连接部(铰接部)730连接上机壳710和下机壳720。移动电话具有显示器740、子显示器750、摄像灯760以及相机770。
虽然已经参照实施方式描述了本发明，但是本发明不限于前述实施方式，而是可进行多种修改。例如，各层的材料、厚度、成膜方法、成膜条件等不限于前述实施方式所述的情形，而是可以采用其他材料、其他厚度、其他成膜方法以及其他成膜条件。
此外，除液晶显示器和有机EL显示器以外，还可将本发明应用于包括诸如无机电致发光器件、电沉积显示器件以及电致变色显示器件的其他显示器件的显示装置。
应理解，可对本文所述的目前优选实施方式进行各种改变和修改，这对于本领域技术人员来说是显而易见的。可在不脱离主旨和范围并且未减少其预期优点的情况下进行这些改变和修改。因此，旨在通过所附权利要求来覆盖这些改变和修改。

Claims (43)

1.一种薄膜晶体管，包括：栅电极、栅绝缘膜、以及氧化物半导体膜，其中，所述栅电极的至少一部分包括金属氧化物。
2.根据权利要求1所述的薄膜晶体管，其中，所述栅电极包括与所述栅绝缘膜接触的界面层，其中，所述界面层包括所述金属氧化物。
3.根据权利要求2所述的薄膜晶体管，其中，所述栅电极进一步包括与所述界面层接触的金属层。
4.根据权利要求3所述的薄膜晶体管，其中，所述金属层包括选自由铂、钛、钌、钼、铜、钨以及镍组成的组的金属物质或者其合金。
5.根据权利要求1所述的薄膜晶体管，其中，所述栅电极为所述金属氧化物。
6.根据权利要求1所述的薄膜晶体管，其中，所述金属氧化物含有选自由铂、钛、钌、钼、铜、钨以及镍组成的组的至少一种金属成分。
7.根据权利要求1所述的薄膜晶体管，其中，所述栅绝缘膜包括低还原性材料。
8.根据权利要求7所述的薄膜晶体管，其中，所述低还原性材料选自由氧化硅膜、氮化硅膜、氧化铝膜、氮化铝膜以及其组合组成的组。
9.根据权利要求1所述的薄膜晶体管，其中，所述薄膜晶体管被配置为顶栅结构或底栅结构。
10.一种包含薄膜晶体管的电子装置，所述薄膜晶体管包括栅电极、栅绝缘膜以及氧化物半导体膜，其中，所述栅电极的至少一部分包括金属氧化物。
11.根据权利要求10所述的电子装置，其中，所述栅电极包括与所述栅绝缘膜接触的界面层，其中，所述界面层包括所述金属氧化物。
12.根据权利要求11所述的电子装置，其中，所述栅电极进一步包括与所述界面层接触的金属层。
13.根据权利要求12所述的电子装置，其中，所述金属层包括选自由铂、钛、钌、钼、铜、钨以及镍组成的组的金属物质或者其合金。
14.根据权利要求10所述的电子装置，其中，所述栅电极为所述金属氧化物。
15.根据权利要求10所述的电子装置，其中，所述金属氧化物含有选自由铂、钛、钌、钼、铜、钨以及镍组成的组的至少一种金属成分。
16.根据权利要求10所述的电子装置，其中，所述栅绝缘膜包括低还原性材料。
17.根据权利要求16所述的电子装置，其中，所述低还原性材料选自由氧化硅膜、氮化硅膜、氧化铝膜、氮化铝膜以及其组合组成的组。
18.根据权利要求10所述的电子装置，其中，所述薄膜晶体管被配置为顶栅结构或底栅结构。
19.一种包含薄膜晶体管的显示装置，所述薄膜晶体管包括栅电极、栅绝缘膜以及氧化物半导体膜，其中，所述栅电极的至少一部分包括金属氧化物。
20.根据权利要求19所述的显示装置，其中，所述栅电极包括与所述栅绝缘膜接触的界面层，其中，所述界面层包括所述金属氧化物。
21.根据权利要求20所述的显示装置，其中，所述栅电极进一步包括与所述界面层接触的金属层。
22.根据权利要求21所述的显示装置，其中，所述金属层包括选自由铂、钛、钌、钼、铜、钨以及镍组成的组的金属物质或者其合金。
23.根据权利要求19所述的显示装置，其中，所述栅电极为所述金属氧化物。
24.根据权利要求19所述的显示装置，其中，所述金属氧化物含有选自由铂、钛、钌、钼、铜、钨以及镍组成的组的至少一种金属成分。
25.根据权利要求19所述的显示装置，其中，所述栅绝缘膜包括低还原性材料。
26.根据权利要求25所述的显示装置，其中，所述低还原性材料为氧化硅膜。
27.根据权利要求19所述的显示装置，其中，所述薄膜晶体管被配置为顶栅结构或底栅结构。
28.一种形成薄膜晶体管的方法，所述方法包括：形成栅电极、栅绝缘膜以及氧化物半导体膜，其中，所述栅电极的至少一部分包括金属氧化物。
29.根据权利要求28所述的方法，其中，通过形成金属层并且向所述金属层应用气体等离子体来形成所述金属氧化物。
30.根据权利要求29所述的方法，其中，所述气体等离子体含有一氧化氮或者氧。
31.根据权利要求28所述的方法，其中，通过形成金属层并且向所述金属层应用热处理来形成所述金属氧化物。
32.根据权利要求31所述的方法，其中，所述热处理在含有氧或者水蒸气的气氛中退火。
33.根据权利要求28所述的方法，其中，通过在所述栅电极形成期间向所述金属层应用氧化气体来形成所述金属氧化物。
34.根据权利要求28所述的方法，其中，所述栅电极包括与所述栅绝缘膜接触的界面层，其中，所述界面层包括所述金属氧化物。
35.根据权利要求34所述的方法，其中，所述栅电极进一步包括与所述界面层接触的金属层。
36.根据权利要求35所述的方法，其中，所述金属层包括选自由铂、钛、钌、钼、铜、钨以及镍组成的组的金属物质或者其合金。
37.根据权利要求28所述的方法，其中，所述栅电极为所述金属氧化物。
38.根据权利要求28所述的方法，其中，所述金属氧化物含有选自由铂、钛、钌、钼、铜、钨以及镍组成的组的至少一种金属成分。
39.根据权利要求28所述的方法，其中，所述栅绝缘膜包括低还原性材料。
40.根据权利要求38所述的方法，其中，所述低还原性材料选自由氧化硅膜、氮化硅膜、氧化铝膜、氮化铝膜以及其组合组成的组。
41.根据权利要求28所述的方法，其中，所述薄膜晶体管被配置为顶栅结构或底栅结构。
42.根据权利要求28所述的方法，进一步包括：制作包括所述薄膜晶体管的电子装置。
43.根据权利要求28所述的方法，进一步包括：制作包括所述薄膜晶体管的显示装置。
CN201110030133XA 2010-02-03 2011-01-27 薄膜晶体管及其制造方法、以及显示装置 Pending CN102157558A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-022160 2010-02-03
JP2010022160A JP2011159908A (ja) 2010-02-03 2010-02-03 薄膜トランジスタおよびその製造方法、並びに表示装置

Publications (1)

Publication Number Publication Date
CN102157558A true CN102157558A (zh) 2011-08-17

Family

ID=44340834

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110030133XA Pending CN102157558A (zh) 2010-02-03 2011-01-27 薄膜晶体管及其制造方法、以及显示装置

Country Status (3)

Country Link
US (2) US8748882B2 (zh)
JP (1) JP2011159908A (zh)
CN (1) CN102157558A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456738A (zh) * 2012-06-05 2013-12-18 群康科技(深圳)有限公司 薄膜晶体管基板以及显示器
WO2016165187A1 (zh) * 2015-04-14 2016-10-20 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
WO2019192084A1 (zh) * 2018-04-03 2019-10-10 深圳市华星光电半导体显示技术有限公司 一种igzo有源层、氧化物薄膜晶体管的制备方法
CN111710724A (zh) * 2019-03-18 2020-09-25 铠侠股份有限公司 半导体装置及其制造方法
CN112420848A (zh) * 2020-11-03 2021-02-26 深圳市华星光电半导体显示技术有限公司 氧化物薄膜晶体管及其制作方法、阵列基板

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9202822B2 (en) 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8492767B2 (en) * 2011-09-06 2013-07-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. TFT substrate and manufacturing method thereof
US8962386B2 (en) * 2011-11-25 2015-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102072244B1 (ko) 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20130149852A1 (en) * 2011-12-08 2013-06-13 Tokyo Electron Limited Method for forming a semiconductor device
US9040981B2 (en) 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE112013002407B4 (de) * 2012-05-10 2024-05-08 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI513002B (zh) * 2012-06-05 2015-12-11 Innocom Tech Shenzhen Co Ltd 薄膜電晶體基板以及顯示器
US9905585B2 (en) * 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
KR20150012874A (ko) 2013-07-26 2015-02-04 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법 및 평판 표시 장치용 백플레인의 제조 방법.
JP6467171B2 (ja) 2013-09-17 2019-02-06 株式会社半導体エネルギー研究所 半導体装置
WO2015163288A1 (ja) * 2014-04-21 2015-10-29 シャープ株式会社 光検出装置
WO2016002610A1 (ja) 2014-06-30 2016-01-07 シャープ株式会社 撮像パネル及び当該撮像パネルを備えるｘ線撮像システム
US10386500B2 (en) 2014-06-30 2019-08-20 Sharp Kabushiki Kaisha Imaging panel and x-ray imaging device provided therewith
US10381396B2 (en) 2014-06-30 2019-08-13 Sharp Kabushiki Kaisha Imaging panel and X-ray imaging device
WO2016002563A1 (ja) 2014-06-30 2016-01-07 シャープ株式会社 撮像パネル及びｘ線撮像装置
WO2016002626A1 (ja) 2014-06-30 2016-01-07 シャープ株式会社 撮像パネル、及びそれを備えたｘ線撮像装置
US10411059B2 (en) 2014-06-30 2019-09-10 Sharp Kabushiki Kaisha Imaging panel and X-ray imaging system provided with said imaging panel
WO2016097936A1 (ja) * 2014-12-18 2016-06-23 株式会社半導体エネルギー研究所 半導体装置、表示装置、表示モジュールおよび電子機器
KR102293123B1 (ko) * 2015-04-08 2021-08-24 삼성디스플레이 주식회사 박막 트랜지스터, 유기 발광 표시 장치, 유기 발광 표시 장치의 제조 방법
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
KR102517127B1 (ko) * 2015-12-02 2023-04-03 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이를 포함하는 유기 발광 표시 장치
JP6607013B2 (ja) * 2015-12-08 2019-11-20 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP7250641B2 (ja) 2019-08-06 2023-04-03 キオクシア株式会社 アライメント装置及び半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152573A (ja) * 1991-11-29 1993-06-18 Nec Corp 薄膜トランジスタ及びその製造方法
JPH0832083A (ja) * 1994-07-15 1996-02-02 Sony Corp 薄膜トランジスタ
US20060192726A1 (en) * 2003-04-01 2006-08-31 Koninkljke Electronics N.V. Apparatus with display
CN101335276A (zh) * 2005-09-29 2008-12-31 株式会社半导体能源研究所 半导体器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152573A (ja) * 1991-11-29 1993-06-18 Nec Corp 薄膜トランジスタ及びその製造方法
JPH0832083A (ja) * 1994-07-15 1996-02-02 Sony Corp 薄膜トランジスタ
US20060192726A1 (en) * 2003-04-01 2006-08-31 Koninkljke Electronics N.V. Apparatus with display
CN101335276A (zh) * 2005-09-29 2008-12-31 株式会社半导体能源研究所 半导体器件及其制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456738A (zh) * 2012-06-05 2013-12-18 群康科技(深圳)有限公司 薄膜晶体管基板以及显示器
WO2016165187A1 (zh) * 2015-04-14 2016-10-20 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
WO2019192084A1 (zh) * 2018-04-03 2019-10-10 深圳市华星光电半导体显示技术有限公司 一种igzo有源层、氧化物薄膜晶体管的制备方法
CN111710724A (zh) * 2019-03-18 2020-09-25 铠侠股份有限公司 半导体装置及其制造方法
CN111710724B (zh) * 2019-03-18 2023-06-16 铠侠股份有限公司 半导体装置及其制造方法
CN112420848A (zh) * 2020-11-03 2021-02-26 深圳市华星光电半导体显示技术有限公司 氧化物薄膜晶体管及其制作方法、阵列基板
CN112420848B (zh) * 2020-11-03 2022-04-08 深圳市华星光电半导体显示技术有限公司 氧化物薄膜晶体管及其制作方法、阵列基板

Also Published As

Publication number Publication date
US9006734B2 (en) 2015-04-14
US20110186853A1 (en) 2011-08-04
US8748882B2 (en) 2014-06-10
JP2011159908A (ja) 2011-08-18
US20140124781A1 (en) 2014-05-08

Similar Documents

Publication Publication Date Title
CN102157558A (zh) 薄膜晶体管及其制造方法、以及显示装置
CN102208452B (zh) 薄膜晶体管及其制造方法、以及显示装置
TWI479662B (zh) 薄膜電晶體及顯示裝置
JP6262838B2 (ja) 半導体装置の作製方法
JP5668917B2 (ja) 薄膜トランジスタおよびその製造方法
TWI514571B (zh) 半導體裝置及其製造方法
US8378351B2 (en) Thin film transistor, display device, and electronic unit
JP5679143B2 (ja) 薄膜トランジスタならびに表示装置および電子機器
US20110215328A1 (en) Thin film transistor, method of manufacturing the thin film transistor, and display device
US9991319B2 (en) Thin film transistor, method of manufacturing the thin film transistor and flat panel display having the thin film transistor
CN102290442A (zh) 薄膜晶体管和显示装置
TW201620141A (zh) 半導體裝置
CN102646716A (zh) 薄膜晶体管、薄膜晶体管的制造方法及显示器
US9053984B2 (en) Thin-film transistor, display unit, and electronic apparatus
CN102683383A (zh) 显示装置和电子设备
CN104282682B (zh) 半导体装置及其制造方法、显示装置与电子设备
US9219084B2 (en) Display device including a thin film transistor having wiring and electrodes with different ionization tendencies
CN110392928A (zh) 场效应晶体管、其制造方法、显示元件、显示设备以及系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: JANPAN ORGANIC RATE DISPLAY CO., LTD.

Free format text: FORMER OWNER: SONY CORP

Effective date: 20150717

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20150717

Address after: Tokyo, Japan

Applicant after: The special display of the organic thunder of Japan of Co., Ltd.

Address before: Tokyo, Japan

Applicant before: Sony Corp

C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110817