CN111710724B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的实施方式涉及半导体装置及其制造方法。一个方案的半导体装置具备：第1、第2电极、半导体沟道、绝缘层、氧化物层及栅电极。半导体沟道包括沿着第1方向延伸的部分，将所述第1、第2电极连接。绝缘层包围所述半导体沟道。氧化物层包围半导体沟道及所述绝缘层，且包含金属元素的氧化物。栅电极包围半导体沟道、所述绝缘层及所述氧化物层，且包含所述金属元素。

Description

半导体装置及其制造方法
本申请以2019年3月18日提出申请的在先的日本国专利申请第2019-050393号的优先权的利益为基础，并且请求该利益，其内容整体通过引用而包含于此。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
以氧化物半导体层作为沟道层的氧化物半导体晶体管的截止(OFF)动作时的沟道漏电流(截止漏电流)比较小。截止漏电流小例如会使得半导体存储器的消耗电力降低和/或非易失性提高。然而，目前的截止漏电流未必可以说充分小，希望谋求进一步的降低。尤其是，在截止漏电流极小的水平下，优选使晶体管的阈值电压为0V以上(谋求阈值电压的正侧位移)。这样，能够降低栅极电压为0V时的截止漏电流。
发明内容
本发明的目的在于，提供一种为了降低栅极电压为0V时的截止漏电流而谋求了阈值电压的正侧位移的半导体装置及其制造方法。
一个方案的半导体装置具备：第1、第2电极、半导体沟道、绝缘层、氧化物层及栅电极。半导体沟道包括沿着第1方向延伸的部分，将所述第1、第2电极连接。绝缘层包围所述半导体沟道。氧化物层包围半导体沟道及所述绝缘层，且包含金属元素的氧化物。栅电极包围半导体沟道、所述绝缘层及所述氧化物层，且包含所述金属元素。
附图说明
图1是示意性地表示实施方式的半导体装置的立体图。
图2是示意性地表示实施方式的半导体装置的纵剖视图。
图3是示意性地表示实施方式的半导体装置的横剖视图。
图4是示意性地表示比较方式的半导体装置的纵剖视图。
图5是示意性地表示比较方式的半导体装置的横剖视图。
图6是示意性地表示制造工序中的半导体装置的纵剖视图。
图7是示意性地表示制造工序中的半导体装置的纵剖视图。
图8是示意性地表示制造工序中的半导体装置的纵剖视图。
图9是示意性地表示制造工序中的半导体装置的纵剖视图。
图10是表示半导体装置的制造工序的一例的流程图。
图11是表示半导体装置的制造工序的另一例的流程图。
图12是比较例的半导体装置的截面TEM照片。
图13是实施例的半导体装置的截面TEM照片。
图14是表示半导体装置的XPS结果的坐标图。
图15是表示半导体装置的栅极电压-漏极电流特性的坐标图。
图16是表示温度与氧化物层的厚度的关系的坐标图。
图17是表示氧化物层的厚度与阈值电压的关系的坐标图。
具体实施方式
以下，参照附图来说明本发明的实施方式。图1是表示晶体管10与电容器30连接而成的半导体装置(存储单元)的立体图。图2、图3是示意性地表示晶体管10的纵剖视图及横剖视图。图3示出图2的AA’处的截面。在图1中，为了容易观察，将晶体管10和电容器30分离地表示，且省略了后述的基板21、层间绝缘层22～24的记载。
晶体管10是以氧化物半导体作为沟道层13的氧化物半导体晶体管，且是栅电极14包围着沟道层13地配置的所谓Surrounding Gate Transistor(SGT(环绕式栅极晶体管))。晶体管10是在基板21的厚度方向(Z方向)上配置有源电极11、栅电极14、漏电极12的所谓的纵型晶体管。
电容器30具有单元电极(Cell electrode)31、绝缘膜32、板状电极(Plateelectrode)33。单元电极31连接于晶体管10的漏电极12。通过晶体管10作为DRAM(DynamicRandom Access Memory：动态随机存取存储器)的开关晶体管进行动作，在电容器30中积蓄、保持电荷。
通过将图1的存储单元呈矩阵状配置多个，能够构成存储单元阵列。即，沿着2个方向分别配置多个位线BL和字线WL，在它们的各交点配置存储单元。在该存储单元阵列中，通过选择位线BL和字线WL并适当施加电压，能够选择1个存储单元来写入、读出数据。
(晶体管10的详情)
以下，说明晶体管10的详情。晶体管10具有源电极11(位线BL)、漏电极12、沟道层(氧化物半导体层)13、栅电极14(字线WL)、栅极绝缘层15、氧化物层16、基板21、层间绝缘层22～24。
另外，晶体管10具有贯通漏电极12、层间绝缘层24、栅电极14、层间绝缘层23而到达源电极11的贯通孔H。贯通孔H具有在Z方向上长的柱形状(例如，大致圆柱形状)，其宽度(直径)W0例如是10～50nm，Z方向的长度L0例如是80～350nm。
源电极11(第1电极的一例)、漏电极12(第2电极的一例)能够由导电性材料(例如，金属、金属化合物、半导体或导电性氧化物)构成。源电极11、漏电极12能够设为复合材料(例如，金属与导电性氧化物的层叠构造、钨(W)与氧化铟锡(ITO)的层叠构造)。例如，能够将源电极11、漏电极12的沟道层13侧的表面设为氧化铟锡。在此，源电极11构成具有在X方向(第2方向的一例)上长的大致长方体形状的位线BL的一部分。
漏电极12具有大致圆板形状，连接于电容器30的单元电极31。通过从漏电极12向电容器30流动电流，从而向电容器30注入电荷。
沟道层13(半导体沟道的一例)包括沿着Z轴方向(第1方向的一例)延伸的部分，配置于贯通孔H内，将源电极11与漏电极12电连接。在晶体管10的导通(ON)动作时，在沟道层13形成成为电流路径的沟道。
沟道层13具有在Z方向上延伸的柱形状(例如，将大致圆柱形状与大致圆板形状组合而成的形状)。即，沟道层13在漏电极12的贯通孔H内具有圆板形状(圆板部)，在层间绝缘层24、栅电极14、层间绝缘层23的贯通孔H内具有圆柱形状(圆柱部)。沟道层13的圆柱部的宽度(直径)W2比圆板部的宽度(直径)W1窄。这是因为，在层间绝缘层24、栅电极14、层间绝缘层23中，在贯通孔H的侧壁与沟道层13之间配置有栅极绝缘层15。
沟道层13的全长L1与贯通孔H的长度L0大致相同。沟道层13的圆板部的宽度(直径)W1与贯通孔H的宽度W0大致相同。沟道层13的圆柱部的宽度(直径)W2例如是5～40nm，Z方向的长度L2例如是50～300nm。
沟道层13是氧化物半导体，例如包含铟(In)。沟道层13例如包含氧化铟和氧化镓、氧化铟和氧化锌、或者氧化铟和氧化锡。沟道层13例如是包含氧化铟、氧化镓及氧化锌的所谓的IGZO(InGaZnO)。
栅电极14在源电极11与漏电极12之间以与两者分离的方式配置。在此，栅电极14构成具有在Y方向(第3方向的一例)长的大致长方体形状的字线WL的一部分。栅电极14的X方向的宽度W例如是20～100nm，Z方向的厚度D例如是20～200nm。
如上所述，栅电极14具有贯通孔H，在该贯通孔H中配置沟道层13。即，栅电极14包围沟道层13的外周的一部分(而且也包围栅极绝缘层15的一部分、氧化物层16)。
栅电极14例如是金属、金属化合物或半导体。栅电极14例如能够设为W、Ti、TiN、Mo中的任一种。如后所述，氧化物层16包含构成栅电极14的金属元素的氧化物。通过由W、Ti或Mo的氧化物构成氧化物层16，如后所述，阈值电压向正侧位移，能够降低截止漏电流。
栅极绝缘层15(绝缘层的一例)配置于贯通孔H内，具有筒形状(例如，大致圆筒形状)，并且配置于氧化物层16与沟道层13之间，包围沟道层13的外周。栅极绝缘层15例如是氧化物或氮氧化物。栅极绝缘层15的(与沟道层13的轴垂直的方向的)厚度d1例如是2～20nm。
栅极绝缘层15的Z方向的长度L3与沟道层13的圆筒部的长度L2大致相同，比栅电极14的Z方向的厚度D及氧化物层16的Z方向的长度L4大。栅极绝缘层15的材料例如是氧化物或氮化物(作为一例是氧化硅)。
氧化物层16(氧化物层的一例)具有筒形状(大致圆筒形状)，配置于栅极绝缘层15与栅电极14之间，覆盖栅极绝缘层15的外周。
氧化物层16的Z方向的长度L4与栅电极14的厚度D大致相同(差为10％以内)，比沟道层13的圆柱部的Z方向的长度L2及栅极绝缘层15的Z方向的长度L3小。氧化物层16的(与沟道层13的轴垂直的方向的)厚度d2例如是1～10nm，更优选是1～5nm，进一步优选是1～3nm。如后所述，阈值电压取决于氧化物层16的厚度d2。
在此，栅极绝缘层15与氧化物层16的边界对应于贯通孔H的内壁。即，栅极绝缘层15配置于贯通孔H内，但氧化物层16配置于贯通孔H外(沿着贯通孔的内壁面配置)。氧化物层16配置于贯通孔H外是因为，如后所述，通过将栅电极14的贯通孔H的内壁氧化来形成氧化物层16。即，通过本来的栅电极14的一部分氧化来制作氧化物层16。此外，也可以将栅电极14和氧化物层16统一看作栅电极。在该情况下，栅电极14成为栅电极的主体，氧化物层16构成栅电极的一部分。
能够将氧化物层16设为W、Ti、Mo中的任一种的氧化物。如上所述，通过将栅电极14设为W、Ti、TiN或Mo，成为构成它们的金属的氧化物。其结果，如后所述，能够谋求栅极漏电流的降低。
基板21是半导体(例如，硅)的基板。层间绝缘层22～24分别配置于基板21与源电极11之间、源电极11与栅电极14之间、栅电极14与漏电极12之间。层间绝缘层24覆盖栅电极14的侧面及上表面。层间绝缘层22～24将基板21、源电极11、漏电极12及栅电极14电分离。层间绝缘层24例如是氧化物(作为一例是氧化硅)。
(由氧化物层16实现的栅极漏电流的降低)
以下，对由氧化物层16实现的栅极漏电流的降低进行说明。晶体管10优选在截止(OFF)时能够完全切断电流(截止漏电流零)。例如，在存储单元中，若存在截止漏电流，则积蓄于电容器30的电荷(数据)会漏出，存储于电容器30的数据会消失(存储单元的非易失性的消失)。因而，正在推进晶体管10的截止漏电流、尤其是栅极漏电流(来自栅电极14的电流泄漏)的降低。
通过使极低截止漏电流(例如，1×10-20A/μm以下)下的晶体管10的阈值电压比0V大，能够降低栅极漏电流。即，若极低截止漏电流下的阈值电压向负位移，则即使晶体管10为截止(OFF)(零偏压(bias)：栅极电压为0V)，也存在栅极漏电流，例如，存储单元的非易失性消失。
通过附加氧化物层16(例如，W、Ti、Mo中的任一种的氧化物，作为一例是WOx)，阈值电压具有向正侧位移的倾向。该位移能够如以下这样说明。
a.界面偶极子(界面电荷)
由于栅极绝缘层15与氧化物层16之间的氧的面密度的差异，在它们的边界会形成偶极子(正负电荷的对)。若氧化物层16处的氧的面密度比栅极绝缘层15处的氧的面密度大，则该偶极子在氧化物层16侧为负，在栅极绝缘层15侧为正，阈值电压向正侧位移(最大0.5V左右)。
在将栅极绝缘层15设为了氧化硅时，在氧化物层16的阳离子(金属)的离子半径为
Figure BDA0002340144380000061
以下的情况下，阈值电压向正侧位移。从该观点来看，作为氧化物层16，能够选择W、Ti、Mo中的任一种的氧化物。如后所述，成功确认了：通过使用氧化物层16，阈值电压向正侧位移。此外，构成氧化物层16的氧化物在导电性和绝缘性上都好。
b.体固定电荷(bulk fixed charge)
若在氧化物层16中存在负的固定电荷，则阈值电压向正侧位移。如后所述，在氧化物层16是WOx的情况下，在氧化物层16的厚度d2大时，得到阈值电压低的结果。即，可认为在WOx的层中存在正的固定电荷。从以上来看，在氧化物层16是WOx的情况下，基本上可认为因界面偶极子而阈值电压向正侧位移。
(比较方式)
图4、图5示出比较方式的半导体装置，对应于图2、图3。比较方式的半导体装置不具有氧化物层16。因而，与实施方式的半导体装置相比，阈值电压低，因此，截止漏电流大。
实施方式的半导体装置具有氧化物层16。其结果，能够谋求阈值电压的正侧位移，截止漏电流变小。如上所述，氧化物层16配置于比贯通孔H内表面靠外侧。即，在实施方式中，与比较方式相比，能够不变更晶体管10的尺寸(例如，贯通孔H的宽度W0相同)地附加氧化物层16，使阈值电压向正侧位移。
(制造方法)
接着，对第1实施方式的半导体装置的制造方法的一例进行说明。图6～图9是示出实施方式的半导体装置的制造方法的示意剖视图。图10是示出半导体装置的制造顺序的流程图。
(1)层叠体的制作(步骤S11、图6)
制作层叠体。即，如以下这样，在基板21上依次制作层间绝缘层22、源电极11、层间绝缘层23、栅电极14、层间绝缘层24、漏电极12。
1)在基板21上形成层间绝缘层22。层间绝缘层22例如通过基于CVD法(ChemicalVapor Deposition(化学气相沉积)法)的膜的堆积和基于CMP法(Chemical MechanicalPolishing(化学机械抛光)法)的平坦化来形成。层间绝缘层22例如是氧化硅。
2)在层间绝缘层22上形成源电极11。源电极11例如使用基于CVD法的膜的堆积和基于光刻法(lithography)及RIE法(Reactive Ion Etching(反应离子刻蚀)法)的图案化来形成。
3)在源电极11上形成层间绝缘层23。层间绝缘层23例如通过基于CVD法的膜的堆积和基于CMP法的平坦化来形成。层间绝缘层23例如是氧化硅。
4)在层间绝缘层23上形成栅电极14。栅电极14使用例如基于CVD法的膜的堆积和基于光刻法及RIE法的图案化来形成。
5)在栅电极14上形成层间绝缘层24。层间绝缘层24例如通过基于CVD法的膜的堆积和基于CMP法的平坦化来形成。
6)在层间绝缘层24上形成漏电极12(图6)。漏电极12例如使用基于CVD法的膜的堆积和基于光刻法及RIE法的图案化来形成。
(2)贯通孔H的形成(步骤S12、图7)
在层叠体形成贯通孔H(图7)。即，形成贯通漏电极12、层间绝缘层24、栅电极14及层间绝缘层23而到达源电极11的贯通孔H。贯通孔H的形成例如使用基于光刻法和RIE法的图案化来形成。
(3)氧化物层16的形成(步骤S13)
沿着贯通孔H的内壁形成氧化物层16。例如，能够通过将贯通孔H内壁的栅电极14氧化来形成氧化物层16。
作为一例，将基板21(层叠体)加热为100℃～500℃左右，向贯通孔H内导入氧化性的气体和/或等离子体(例如，氧气、氧等离子体、臭氧)。氧等离子体能够通过对氧气进行放电来制作。臭氧能够通过向氧气照射紫外线(UV)来制作。其结果，贯通孔H的内壁的构成栅电极14的金属元素(例如，W、Ti、Mo)氧化而形成氧化物层16。该氧化物层16位于栅电极14的贯通孔H的外侧。
(4)栅极绝缘层15的形成(步骤S14、图8)
接着，堆积栅极绝缘层15(图8)。栅极绝缘层15例如通过ALD法(Atomic LayerDeposition(原子层沉积)法)来堆积。在ALD法中，如以下这样，栅极绝缘层15的基本构成材料的单分子层的形成、氧化交替进行。
1)原料气体的供给、吸附
包含金属元素的原料气体被供给，导入至贯通孔H内。原料气体的一部分吸附到贯通孔H内外。其结果，在贯通孔H内形成原料气体的单分子层。作为原料气体，例如能够利用四(二甲基氨基)硅烷、双(二乙基氨基)硅烷等。
2)原料气体的排出
从贯通孔H内等排出原料气体。通常，取代原料气体而供给非活性气体(例如，氮气、氩气)，赶出残留的原料气体。
3)氧化处理(例如，氧等离子体处理、臭氧处理)
通过将被吸附的原料气体(原料气体的单分子层)氧化来形成原料气体中包含的金属的氧化物层。能够通过向贯通孔H内导入例如氧等离子体、臭氧来将原料气体氧化。氧等离子体能够通过对氧气进行放电而制作。臭氧能够通过向氧气照射紫外线(UV)而制作。
通过反复该工序1)～3)，能够制作期望的膜厚的栅极绝缘层15。
以上，通过ALD法而制作了栅极绝缘层15，也可以通过其他手法例如CVD法来制作栅极绝缘层15。在CVD法的情况下，作为原料气体，例如能够利用硅烷、TEOS(TetraEthylOrthoSilicate(正硅酸乙酯))。
(5)源电极11、漏电极12的露出(步骤S15、图9)
对栅极绝缘层15进行蚀刻而使源电极11、漏电极12露出。在形成了栅极绝缘层15时，源电极11、漏电极12也被栅极绝缘层15覆盖。因而，对栅极绝缘层15进行蚀刻而使源电极11、漏电极12露出。此时，栅极绝缘层15的圆筒内侧壁也被蚀刻一些(留下侧壁)。
(6)沟道层13的形成(步骤S16、图2)
利用沟道层13来填埋贯通孔H(图2)。例如，通过ALD法堆积未图示的氧化物半导体膜，通过CMP法进行平坦化，由此形成沟道层13。以上，制作出图1～图3所示的晶体管10。
在此，制作包括漏电极12的层叠体，进行也贯通漏电极12的贯通孔H的形成等。相对于此，也可以制作不包括漏电极12的层叠体，进行贯通孔H的形成、栅极绝缘层15、氧化物层16的形成、源电极11的露出、沟道层13的形成后，制作漏电极12。
而且，也可以通过图11所示的制造顺序来制作半导体装置。即，能够并行地形成栅极绝缘层15、氧化物层16。在该情况下，图10的步骤S13、S14实质上成为1个步骤S13a。
例如，在形成贯通孔H后，不经过制作氧化物层16自身的工序(图10的步骤S13)而制作栅极绝缘层15(步骤S13a)。此时，若形成栅极绝缘层15的工序包括氧化工序，则在栅极绝缘层15的制作时，贯通孔H的内壁的栅电极14被氧化，形成氧化物层16。
作为一例，通过ALD法来制作栅极绝缘层15。如上所述，在该ALD的工序中，栅极绝缘层15的原料的单分子层的形成及其氧化(氧化工序)交替进行。因而，与栅极绝缘层15的制作并行地也制作氧化物层16。经由栅极绝缘层15，单分子层的氧化用的氧扩散，栅电极14的构成材料氧化，形成氧化物层16。
此外，在该ALD的工序中，优选将基板21(层叠体)适当加热(例如，加热为100～500℃)。通过加热，栅极绝缘层15中的氧的扩散被促进。
这样，作为形成氧化物层16的手法，能够使用依次形成氧化物层16、栅极绝缘层15的手法(后述的手法A)、并行地形成氧化物层16、栅极绝缘层15的手法(后述的手法B)。
【实施例】
通过实验示出：通过在栅电极14与栅极绝缘层15之间配置氧化物层16，晶体管10的阈值电压增加。制作了不具有氧化物层16的晶体管(比较例：对应于比较方式)和具有氧化物层16的晶体管(实施例：对应于实施方式)。不过，为了实验的容易，该晶体管不是纵型，而设为平面型。
在此，在比较例、实施例中都不具有仅制作氧化物层16的工序。比较例、实施例的差异在于，在前者中通过CVD法制作了栅极绝缘层15，而在后者中通过ALD法制作了栅极绝缘层15。与栅极绝缘层15的制作手法的差异对应地产生了氧化物层16的有无。
图12、图13分别是比较例、实施例的晶体管的截面TEM(透射型电子显微镜)照片。在比较例中，在栅电极14(由W构成)上依次配置栅极绝缘层15、沟道层13，在沟道层13上配置源、漏电极11、12。此外，为了使层构造容易观察而加大了倍率，因此，关于源、漏电极11、12仅示出其一方。在实施例中，在栅电极14与栅极绝缘层15之间配置氧化物层16。
图14是表示XPS(X射线光电子能谱)的结果的坐标图。示出比较例、实施例各自的坐标图Gc、Ge。在比较例的坐标图Gc中，示出与钨间(W-W)的结合能对应的峰，但与钨-氧间(W-O)的结合能对应的峰是微小的。另一方面，在实施例的坐标图Ge中，示出与钨间(W-W)及钨-氧间(W-O)的结合能对应的峰的双方。即，可认为氧化物层16是作为栅电极14的构成材料的W氧化而得到的。
由以上可知，在实施例中，可认为构成栅电极14的W被在栅极绝缘层15制作时的ALD中使用的氧等离子体氧化。即，在实施例中，在栅极绝缘层15的制作时，也制作出氧化物层16(WOx的层)。另一方面，在比较例中，通过CVD制作的仅是栅极绝缘层15，没有制作氧化物层16。
图15是表示比较例、实施例中的栅极电压Vg-漏极电流Id的测定结果的坐标图。坐标图G1c、G1e分别是比较例、实施例中的测定结果。
在比较例中，阈值电压为0V附近，而在实施例中，阈值电压为正。这是所谓的DC下的测定结果。极低截止漏电流下的阈值电压有可能与DC下的阈值电压不同(例如，阈值电压向负侧位移)。若考虑这一点，则比较例中的阈值电压0V附近难以说对于极低截止漏电流的降低是充分的。相对于此，在实施例中，DC下的阈值电压大幅向正侧位移。因而，实施例关于极低截止漏电流也能够期待比比较例良好的结果。
如以上这样，通过实验示出了：通过附加氧化物层16(在此是WOx)，阈值电压具有向正侧位移的倾向。
接着，使氧化物层16的膜厚d2变化。如前所述，存在形成氧化物层16的两个手法。具体而言，使用以下的手法A、B，形成了氧化物层16(在此是WOx)。
手法A)
在将基板21(层叠体)加热了的状态下暴露于氧气。其结果，栅电极14(在此是W)被氧化，形成氧化物层16(WOx)。之后，通过CVD法形成栅极绝缘层15(在此是氧化硅层)。
手法B)
在将基板21(层叠体)加热了的状态下，通过ALD法形成栅极绝缘层15(在此是氧化硅层)。与此同时，将栅电极14(在此是W)氧化而形成氧化物层16(WOx)。
在此，在手法A中，使氧化处理温度(基板21(层叠体)的温度)在200℃～400℃的范围内变化。此外，在手法B中，将氧化处理温度固定为200℃。
图16是表示基板21的温度与氧化物层16的厚度d2的关系的坐标图。坐标图G2、G3分别对应于手法A、B。
如坐标图G2所示，随着温度变高，氧化物层16的厚度d2也变大。另外，如坐标图G3所示，在手法B中，即使是同一温度(200℃)，氧化物层16的厚度d2也比手法A稍薄。在手法B中，可认为由于是氧向栅电极14的供给经由栅极绝缘层15而引起的。
图17是表示氧化物层16的厚度d2与阈值电压的关系的坐标图。如坐标图G4所示，厚度d2越厚，则阈值电压具有越向负侧位移的倾向。可认为这是由于在氧化物层16中存在正的固定电荷而引起的。
如以上这样，若附加WOx的氧化物层16，则阈值电压向正侧位移，但随着其厚度d2变厚，具有再次向负侧位移的倾向。即，WOx的氧化物层16的厚度d2能够设为1～10nm左右，优选是1～5nm左右(更优选是1～3nm左右)。另外，以手法B制作出的(与栅极绝缘层15并行的制作的)氧化物层16的厚度d2为3nm左右，符合前述的更优选的范围(1～3nm左右)。
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提示的，并非意在限定发明的范围。这些新颖的实施方式能够以其他各种方式来实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、主旨，并且包含于权利要求书所记载的发明及其等同的范围。

Claims (13)

1.一种半导体装置，具备：
第1电极、第2电极；
半导体沟道，包括沿着第1方向延伸的部分，将所述第1电极和所述第2电极连接；
栅极绝缘层，包围所述半导体沟道；
氧化物层，包围所述半导体沟道及所述栅极绝缘层，并且包含金属元素的氧化物；以及
栅电极，包围所述半导体沟道、所述栅极绝缘层及所述氧化物层，并且包含所述金属元素，
所述半导体沟道具有N型导电型，
所述栅极绝缘层包含氧化硅，
所述金属元素包括W、Ti及Mo中的任一种，
所述氧化物层具有与所述第1方向垂直的方向的1nm以上且5nm以下的厚度。
2.根据权利要求1所述的半导体装置，还具备层间绝缘层，
所述层间绝缘层设置在所述第1电极与所述栅电极之间或所述第2电极与所述栅电极之间，并且包围所述栅极绝缘层，
所述氧化物层在与所述第1方向交叉的第2方向上，设置在比所述栅极绝缘层与所述层间绝缘层的界面靠所述半导体沟道的外侧。
3.根据权利要求1或2所述的半导体装置，
所述氧化物层具有比所述栅极绝缘层的所述第1方向的长度短的所述第1方向的长度。
4.根据权利要求3所述的半导体装置，
所述氧化物层的所述第1方向的长度与所述栅电极的所述第1方向的长度大致相同。
5.根据权利要求1或2所述的半导体装置，
所述氧化物层具有与所述第1方向垂直的方向的1nm以上且3nm以下的厚度。
6.根据权利要求1或2所述的半导体装置，
所述氧化物层的XPS谱具有金属-金属的结合峰和比该峰大的金属-氧的结合峰。
7.根据权利要求1或2所述的半导体装置，
所述半导体沟道包含氧化铟和氧化镓、或者包含氧化铟和氧化锌、或者包含氧化铟和氧化锡、或者包含氧化铟和氧化镓和氧化锌。
8.根据权利要求1或2所述的半导体装置，
还具备连接于所述第2电极的电容器。
9.一种半导体存储装置，具备：
多个位线，沿着与所述第1方向交叉的第3方向延伸；
多个字线，沿着与所述第1方向及所述第3方向交叉的第4方向延伸；及
权利要求8所述的多个半导体装置，具有连接于所述多个位线中的任一个的所述第1电极和连接于所述多个字线中的任一个的所述栅电极。
10.一种半导体装置的制造方法，具备：
形成具有电极和栅电极的层叠体的工序，该栅电极与该电极分离地配置并且包含金属元素；
形成贯通所述栅电极而到达所述电极的贯通孔的工序；
将所述贯通孔内壁的所述金属元素氧化而形成氧化物层的工序；
在所述氧化物层上形成栅极绝缘层的工序；以及
在形成了所述氧化物层及所述栅极绝缘层的所述贯通孔内形成半导体沟道的工序，
所述半导体沟道具有N型导电型，并且包括沿着第1方向延伸的部分，
所述栅极绝缘层包含氧化硅，
所述金属元素包括W、Ti及Mo中的任一种，
所述氧化物层具有与所述第1方向垂直的方向的1nm以上且5nm以下的厚度。
11.根据权利要求10所述的半导体装置的制造方法，
形成所述氧化物层的工序和形成所述栅极绝缘层的工序并行地进行。
12.根据权利要求11所述的半导体装置的制造方法，
所述并行地进行的工序包括如下工序：在所述贯通孔内壁形成所述栅极绝缘层，同时利用通过所述栅极绝缘层的氧的扩散，将所述贯通孔内壁的所述金属元素氧化而形成所述氧化物层。
13.根据权利要求10～12中任一项所述的半导体装置的制造方法，
形成所述栅极绝缘层的工序包括基于氧等离子体或臭氧的处理工序。
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