CN102208452B - 薄膜晶体管及其制造方法、以及显示装置 - Google Patents

薄膜晶体管及其制造方法、以及显示装置 Download PDF

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Abstract

本发明提供了一种薄膜晶体管及其制造方法、以及显示装置。该薄膜晶体管包括氧化物半导体层，氧化物半导体层包括源区、漏区以及沟道区，其中，源区和漏区的部分具有比沟道区低的氧浓度。还提供了一种包括氧化物半导体层的薄膜晶体管，该氧化物半导体层包括源区、漏区以及沟道区，其中，源区和漏区的部分包括掺杂物，该掺杂物选自由铝、硼、镓、铟、钛、硅、锗、锡、铅及其组合物组成的组。

Description

薄膜晶体管及其制造方法、以及显示装置
相关申请的参考
本申请要求分别于2010年3月30日和2010年11月1日向日本专利局提交的第JP 2010-079293和JP 2010-245035号日本在先专利申请的优先权，其全部内容结合于此作为参考。
背景技术
本发明涉及使用氧化物半导体的薄膜晶体管及其制造方法、以及装备有该薄膜晶体管的显示装置。
有源驱动型液晶显示装置和有源驱动型有机电致发光(以下简称为“EL”)显示装置均使用薄膜晶体管(TFT)作为驱动元件，并且均使得与用于写入图像的信号电压相对应的电荷保持在保持电容器中。然而，当在薄膜晶体管的栅电极和源电极、或者栅电极和漏电极的交叉区域中生成的寄生电容很大时，信号电压可能波动，导致发生图像劣化。
特别地，在有机EL显示装置中，当寄生电容很大并且配线等占据的像素布局(layout)比例很大时，有必要增大保持电容。结果，在配线等之间存在更多的短路可能性，并且产生制造良品率降低的问题。
为了解决这些缺点，已经尝试减小在薄膜晶体管的栅电极和源电极或漏电极的交叉区域中形成的寄生电容，在薄膜晶体管中，诸如氧化锌(ZnO)和氧化铟镓锌(IGZO)的氧化物半导体被用于沟道。
例如，第2007-220817(JP2007-220817A)号日本未审查专利申请公开和“Self-aligned top-gate amorphous gallium indium zinc oxide thin filmtransistors”(J.Park et al.，Applied Physics Letters，American Institute ofPhysics，93，053501，2008)(非专利文献1)均公开了自对准顶栅薄膜晶体管。在公开的各薄膜晶体管中，栅电极和栅绝缘膜被形成为在氧化物半导体薄膜层的沟道区域上具有相同形状，并且使得氧化物半导体薄膜层的未被栅电极和栅绝缘膜覆盖的区域的电阻降低，以形成源-漏区。并且，“Improved Amorphous In-Ga-Zn-O TFTs”(R.Hayashi et al.，SID 08DIGEST，42.1，621-624，2008)(非专利文献2)公开了一种具有自对准结构的底栅薄膜晶体管，其利用使用栅电极作为掩模的背侧曝光，在氧化物半导体膜中形成源区和漏区。
发明内容
在JP2007-220817A和非专利文献2中公开的技术均用等离子体化学气相沉积(CVD)方法形成用作层间绝缘膜的氮化硅膜，并且均将氮化硅膜中包括的氢引入到氧化物半导体薄膜层中，以用自对准方式形成低电阻源-漏区。在JP2007-220817A公开的技术中，与从氮化硅膜中引入氢结合，进一步使用利用氢气的等离子体处理。同样，在非专利文献1公开的技术中，在氩气的等离子体气氛下暴露氧化物半导体膜，以形成低电阻源-漏区。包括JP2007-220817A以及非专利文献1和2中公开的技术的现有技术的缺陷在于，元件特性取决于具有大量变化因素的等离子体处理步骤，并因此难以将这些技术稳定地应用于批量生产。
期望提供一种薄膜晶体管及其制造方法、以及设置有该薄膜晶体管的显示装置，能够稳定具有自对准结构的薄膜晶体管的特性。
在根据该实施方式的薄膜晶体管中，源区和漏区中的每个的从源区和漏区中的每个的顶面在深度方向延伸的至少一部分设置有低电阻区，该低电阻区包括一种或多种元素作为掺杂物，该一种或多种元素选自由铝、硼、镓、铟、钛、硅、锗、锡和铅组成的组。因此，稳定了元件特性。
在根据该实施方式的薄膜晶体管中，源区和漏区中的每个的从源区和漏区中的每个的顶面在深度方向延伸的至少一部分设置有低电阻区，低电阻区包括的氧浓度比沟道区的氧浓度低。因此，稳定了元件特性。
在实施方式中，提供了薄膜晶体管。该薄膜晶体管包括氧化物半导体层，氧化物半导体层包括源区、漏区以及沟道区，其中，源区和漏区的部分具有小于沟道区的氧浓度。
在实施方式中，源区和漏区的该部分是从其顶面在深度方向延伸的低电阻区。
在实施方式中，低电阻区从其顶面在深度方向延伸10nm内。
在实施方式中，设置了高电阻材料层，其至少形成在源区和漏区的该部分上。
在实施方式中，高电阻材料层选自由氧化钛、氧化铝以及氧化铟组成的组。
在实施方式中，高电阻材料层包括多个岛状金属膜。
在实施方式中，岛状金属膜被隔开，以提供间隙(clearance gap)。
在实施方式中，源区和漏区的该部分是从其顶面在深度方向延伸的低电阻区，并且其中，岛状金属膜的第一部分与低电阻区接触并且岛状金属膜的第二部分与栅电极接触。
在实施方式中，薄膜晶体管进一步包括绝缘层。
在实施方式中，薄膜晶体管进一步包括源电极和漏电极。
在实施方式中，薄膜晶体管被配置为顶栅结构和底栅结构中的任一种。
在实施方式中，提供了薄膜晶体管。该薄膜晶体管包括氧化物半导体层，该氧化物半导体层包括源区、漏区以及沟道区，其中，源区和漏区的部分包括掺杂物，该掺杂物选自由铝、硼、镓、铟、钛、硅、锗、锡、铅及其组合物组成的组。
在实施方式中，源区和漏区的该部分是从其顶面在深度方向延伸的低电阻区。
在实施方式中，低电阻区从其顶面在深度方向上的至少30nm内延伸。
在实施方式中，薄膜晶体管进一步包括至少形成在源区和漏区的该部分上的高电阻材料层。
在实施方式中，高电阻材料层包括选自由钛、铝、铟、硼、镓、硅、锗、锡以及铅组成的组的组分。
在实施方式中，高电阻材料层包括多个岛状金属膜和多个岛状非金属膜中的任一种。
在实施方式中，岛状金属膜和岛状非金属膜中的任一种被隔开，以提供间隙。
在实施方式中，源区和漏区的该部分是从其顶面在深度方向延伸的低电阻区，并且其中，岛状金属膜和岛状非金属膜中的任一种的第一部分与低电阻区接触，并且岛状金属膜和岛状非金属膜中的任一种的第二部分与栅电极接触。
在实施方式中，薄膜晶体管进一步包括绝缘层。
在实施方式中，薄膜晶体管进一步包括源电极和漏电极。
在实施方式中，薄膜晶体管被配置为顶栅结构和底栅结构中的任一种。
在实施方式中，提供了一种制造薄膜晶体管的方法。该方法包括：形成包括源区、漏区以及沟道区的氧化物半导体层，其中，源区和漏区的部分包括小于沟道区的氧浓度。
在实施方式中，源区和漏区的该部分是低电阻区。
在实施方式中，该方法进一步包括：形成金属层；并对金属层进行热处理，以形成低电阻区。
在实施方式中，在退火温度下对金属层进行热处理。
在实施方式中，该方法进一步包括在热处理之后去除金属层。
在实施方式中，金属层包括多个岛状金属膜。
在实施方式中，其中，金属层形成在源区和漏区上。
在实施方式中，该方法进一步包括：形成绝缘层。
在实施方式中，该方法进一步包括：形成源电极和漏电极。
在实施方式中，薄膜晶体管被配置为底栅结构和顶栅结构中的任一种。
在另一实施方式中，提供了一种薄膜晶体管的制造方法。该方法包括：形成包括源区、漏区以及沟道区的氧化物半岛体层，其中，源区和漏区的部分包括掺杂物，该掺杂物选自由铝、硼、镓、铟、钛、硅、锗、锡、铅及其组合物组成的组。
在实施方式中，源区和漏区的该部分是低电阻区。
在实施方式中，该方法进一步包括：形成金属层和非金属层中的任一种；并对金属层和非金属层中的任一种进行热处理，以形成低电阻区。
在实施方式中，该方法进一步包括在热处理之后去除金属层和非金属层中的任一种。
在实施方式中，金属层包括多个岛状金属膜，并且非金属层包括多个岛状非金属膜。
在实施方式中，金属层和非金属层中的任一种形成在源区和漏区上。
在实施方式中，该方法进一步包括形成绝缘层。
在实施方式中，该方法进一步包括形成源电极和漏电极。
在实施方式中，薄膜晶体管被配置为底栅结构和顶栅结构中的任一种。
根据实施方式的各薄膜晶体管，在源区和漏区中的每个的从源区和漏区中的每个的顶面在深度方向延伸的至少一部分中设置低电阻区，该低电阻区包括选自由铝、硼、镓、铟、钛、硅、锗、锡以及铅组成的组的一种或多种元素作为掺杂物，或者包括比沟道区的氧浓度低的氧浓度。因此，可以稳定具有自对准结构的薄膜晶体管的特性。因此，当使用薄膜晶体管来构造显示装置时，可以通过具有减小了寄生电容的自对准结构并具有稳定特性的薄膜晶体管来实现高质量显示。
根据实施方式的薄膜晶体管的各制造方法，依次并以相同形状在氧化物半导体膜的沟道区上形成栅绝缘膜和栅电极。然后，用作掺杂材料膜的金属膜或非金属膜形成在氧化物半导体膜、栅绝缘膜以及栅电极上。然后，执行热处理以将用作掺杂材料膜的金属膜或非金属膜氧化为高电阻膜，并在源区和漏区中的每个的从源区和漏区中的每个的顶面在深度方向延伸的至少一部分中形成低电阻区，该低电阻区包括选自由铝、硼、镓、铟、钛、硅、锗、锡以及铅组成的组的一种或多种元素作为掺杂物，或者具有比沟道区的氧浓度低的氧浓度。因此，可以在不使用诸如等离子体处理步骤的具有大量变化因素的处理步骤的情况下形成低电阻区。因此，不同于现有技术，可以解决元件特性对于等离子体处理步骤的依赖性，并实现稳定的元件特性。
附加的特征和优点在文中进行了描述，并将从以下详细描述和附图中显而易见。
附图说明
图1是示出根据第一实施方式的薄膜晶体管的构造的截面图。
图2A至图2C是按处理步骤次序示出图1所示的薄膜晶体管的制造方法的截面图。
图3A至图3C是示出图2A至2C的处理步骤之后的处理步骤的截面图。
图4是表示沟道区和低电阻区的X射线能量色散谱分析结果的示意图。
图5A和图5B是图1所示的薄膜晶体管与现有薄膜晶体管的特性比较示意图。
图6是表示根据第二实施方式的薄膜晶体管的低电阻区的铝含量测量结果的示意图。
图7是示出根据第一变形例的薄膜晶体管的构造的截面图。
图8A至图8C是按处理步骤次序示出图7所示的薄膜晶体管的制造方法的截面图。
图9是示出根据第二实施方式的薄膜晶体管的构造的截面图。
图10A至图10D是按处理步骤次序示出图9所示的薄膜晶体管的制造方法的截面图。
图11A至图11C是示出图10A至图10D的处理步骤之后的处理步骤的截面图。
图12是示出根据第二变形例的薄膜晶体管的构造的截面图。
图13A至图13C是按处理步骤次序示出图12所示的薄膜晶体管的制造方法的截面图。
图14是示出根据第三实施方式的薄膜晶体管的构造的截面图。
图15是示出岛状高电阻膜的实例的截面图。
图16是示出岛状高电阻膜的另一实例的截面图。
图17是用于描述岛状高电阻膜的大小的说明性视图。
图18A至图18C是按处理步骤次序示出图14所示的薄膜晶体管的制造方法的截面图。
图19A至图19D是用于详细描述图18A至18C所示的处理步骤的截面图。
图20示出了Thornton的模型。
图21A和图21B是图14所示的薄膜晶体管与现有薄膜晶体管的特性比较示意图。
图22A和图22B均是表示当高电阻膜的厚度改变时薄膜晶体管的特性的示意图。
图23A和图23B是按处理步骤次序示出根据第三变形例的薄膜晶体管的制造方法的截面图。
图24A和图24B是示出图23A和图23B的处理步骤之后的处理步骤的截面图。
图25A和图25B是按处理步骤次序示出根据第四变形例的薄膜晶体管的制造方法的截面图。
图26A和图26B是示出图25A和图25B的处理步骤之后的处理步骤的截面图。
图27是示出根据第四实施方式的薄膜晶体管的构造的截面图。
图28A至图28D是按处理步骤次序示出图27所示的薄膜晶体管的制造方法的截面图。
图29A至图29C是示出图28A至图28D的处理步骤之后的处理步骤的截面图。
图30示出了根据第一应用例的显示装置的电路构造。
图31是示出图30所示的像素驱动电路的实例的等效电路图。
图32是示出第二应用例的外观的透视图。
图33A是示出从正面看的第三应用例的外观的透视图，以及图33B是示出从背面看的第三应用例的外观的透视图。
图34是示出第四应用例的外观的透视图。
图35是示出第五应用例的外观的透视图。
图36A是第六应用例的打开状态的正视图，图36B是打开状态的侧视图，图36C是闭合状态的正视图，图36D是左视图，图36E是右视图，图36F是顶视图，以及图36G是底视图。
图37是示出图1所示的薄膜晶体管的变形的截面图。
具体实施方式
将参照根据实施方式的附图详细描述本申请。将以如下次序进行描述。
1、第一实施方式：通过利用金属的氧化来形成低电阻区的顶栅薄膜晶体管的实施方式。
2、第二实施方式：通过利用掺杂物来形成低电阻区的顶栅薄膜晶体管的实施方式。
3、第一变形例：去除了高电阻膜的顶栅薄膜晶体管的变形例。
4、第三实施方式：保留了高电阻膜的底栅薄膜晶体管的实施方式。
5、第二变形例：去除了高电阻膜的底栅薄膜晶体管的变形例。
6、第四实施方式：高电阻膜被形成为类似岛状的顶栅薄膜晶体管的实施方式。
7、第三变形例：金属膜被图案化为类似岛状并且之后被氧化以形成高电阻膜的制造方法的变形例。
8、第四变形例：金属膜被氧化以形成高电阻膜并且之后被图案化为类似岛状的制造方法的变形例。
9、第五实施方式：高电阻膜形成为类似岛状的底栅薄膜晶体管的实施方式。
10、应用例。
[第一实施方式]
图1示出了根据第一实施方式的薄膜晶体管1的截面构造。薄膜晶体管1可以在诸如液晶显示器和有机EL显示器的装置中用作驱动元件。例如，薄膜晶体管1可以具有顶栅结构(或交叠结构(staggered structure))，其中，氧化物半导体膜20、栅绝缘膜30、栅电极40、高电阻膜50、层间绝缘膜60、源电极70S以及漏电极70D顺次堆叠在基板11上。
例如，基板11可以由玻璃基板、塑料膜或其他合适部件构成。塑料的材料可以是聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)或其他合适材料。可以使用廉价的塑料膜，以在稍后描述的溅射处理中在不对基板11加热的情况下沉积氧化物半导体膜20。根据应用，基板11可以是诸如不锈钢(SUS)的金属基板。
氧化物半导体膜20以包括栅电极40和栅电极40的外围部分的类似岛状设置在基板11上，，并用作薄膜晶体管1的有源层。例如，氧化物半导体膜20可以具有大约50nm的厚度，并且具有与栅电极40相对的沟道区20A。栅绝缘膜30和栅电极40依次并以相同形状设置在沟道区20A上。源区20S设置在沟道区20A的一侧，并且漏区20D设置在沟道区20A的另一侧。
沟道区20A由氧化物半导体构成。文中所使用的术语“氧化物半导体”是指包括氧以及诸如铟、镓、锌和锡的一种或多种元素的化合物。氧化物半导体可以是非晶氧化物半导体和结晶氧化物半导体。非晶氧化物半导体可以是氧化铟镓锌(IGZO)。结晶氧化物半导体可以是氧化锌(ZnO)、氧化铟锌(IZO；注册商标)、氧化铟镓(IGO)、氧化铟锡(ITO)以及氧化铟(InO)。
源区20S和漏区20D均在从其上表面在深度方向延伸的局部区域中包括低电阻区21。例如，低电阻区21可以具有比沟道区20A的氧浓度低的氧浓度，从而降低电阻。这使得薄膜晶体管1可以具有自对准结构，并能够稳定其特性。
由于当低电阻区21中的氧浓度超过30％时电阻增大，因此，期望低电阻区21的氧浓度等于或小于30％。
源区20S和漏区20D中的每个的除了低电阻区21之外的区域与沟道区20A一样由氧化物半导体构成。低电阻区21的深度将在稍后详细描述。
例如，栅绝缘膜30可以具有大约300nm的厚度。栅绝缘膜30可以是二氧化硅膜、氮化硅膜、氮氧化硅膜、氧化铝膜或其他合适膜的单层膜，或者是这些膜的多层膜。特别地，优选二氧化硅膜或氧化铝膜，因为二氧化硅膜和氧化铝膜难以还原氧化物半导体膜20。
栅电极40用于向薄膜晶体管1施加栅极电压，并用栅极电压控制氧化物半导体膜20中的电子密度。栅电极40设置在基板11上的选择区域中。例如，栅电极40具有10nm以上500nm以下的厚度，并优选具有大约200nm的厚度，并且可由钼(Mo)构成。由于期望栅电极40具有低电阻，因此构造栅电极40的材料优选是具有低电阻的金属，其可以是铝(Al)、铜(Cu)或其他合适金属。还优选具有低电阻层和阻挡层的组合的多层膜，因为这可以降低栅电极40的电阻。低电阻层可以是铝(Al)、铜(Cu)或其他合适元素，并且电阻层可以是钛(Ti)、钼(Mo)或其他合适元素。
高电阻膜50设置在层间绝缘膜60和氧化物半导体膜20之间、层间绝缘膜60和栅绝缘膜30之间、以及层间绝缘膜60和栅电极40之间。高电阻膜50是金属膜，该金属膜用作扩散到低电阻区21中的金属的供应源，并在稍后描述的制造处理中被氧化。高电阻膜50可以由氧化钛、氧化铝、氧化铟或其他合适氧化物构成。由氧化钛、氧化铝或氧化铟制成的高电阻膜50具有对外部空气的良好阻挡性能，并因此能够降低改变氧化物半导体膜20的电特性的氧气或湿气的影响。因此，设置高电阻膜50使得可以稳定薄膜晶体管1的电特性，并进一步增加由层间绝缘膜60实现的效果。例如，高电阻膜50的厚度可以等于或小于20nm。
层间绝缘膜60设置在氧化物半导体膜20的表面上，栅绝缘膜30、栅电极40以及高电阻膜50在其之间。例如，层间绝缘膜60可以具有大约300nm的厚度。层间绝缘膜60可以由可为二氧化硅膜、氧化铝膜或其他合适膜的单层膜或者这些膜的多层膜构成。特别地，二氧化硅膜和氧化铝膜的多层膜使得可以抑制湿气混合或扩散到氧化物半导体膜20中，并可以进一步增大薄膜晶体管1的电稳定性和可靠性。
源电极70S和漏电极70D通过设置在层间绝缘膜60和高电阻膜50中的连接孔连接至低电阻区21。源电极70S和漏电极70D均可以具有大约200nm的厚度，并可由钼(Mo)构成。如在栅电极40中，优选地，源电极70S和漏电极70D均由具有低电阻的金属(或金属配线)构成，可以是铝(Al)、铜(Cu)或其他合适金属。还优选具有低电阻层和阻挡层的组合的多层膜。低电阻层可以是铝(Al)、铜(Cu)或其他合适元素，并且阻挡层可以是钛(Ti)、钼(Mo)或其他合适元素。这种多层膜的使用使得可以执行减小了配线延迟的驱动。
期望源电极70S和漏电极70D均被设置为避开或绕过栅电极40正上方的区域，因为这能够降低在栅电极40和源电极70S的交叉区域以及在栅电极40和漏电极70D的交叉区域中形成的寄生电容。
例如，薄膜晶体管1可以如下制成。
图2A至图3C按处理步骤次序示出了薄膜晶体管1的制造方法。首先，例如，使用溅射方法在基板11的整个表面上形成厚度大约为50nm的由上述金属制成的氧化物半导体膜20。其中，使用具有与待形成的氧化物半导体膜20的成分相同的成分的陶瓷靶材。同样，由于氧化物半导体膜20中的载流子浓度很大程度上取决于溅射中的氧分压，因此控制氧分压以获得期望的晶体管特性。
然后，如图2A中所示，例如，使用光刻和蚀刻处理形成类似岛状的氧化物半导体膜20，其包括沟道区20A、沟道区20A一侧上的源区20S以及其另一侧上的漏区20D。其中，优选地，使用利用磷酸、硝酸以及醋酸的混合物的湿蚀刻来处理氧化物半导体膜20。磷酸、硝酸以及醋酸的混合物的使用使得可以充分地增大相对于下层基板的选择比，并相对容易地进行处理。
然后，如图2B中所示，例如，用等离子体化学气相沉积(CVD)方法等，在氧化物半导体膜20和基板11的整个表面上形成厚度大约为300nm的可以是二氧化硅膜、氧化铝膜或其他合适氧化物膜的栅绝缘材料膜30A。这里的二氧化硅膜可以用反应溅射方法而不是前面提到的等离子体CVD方法来形成。氧化铝膜可以用反应溅射方法、CVD方法或原子层沉积方法来形成。
之后，再次参照图2B，例如，用溅射方法在栅绝缘材料膜30A的整个表面上形成厚度大约为200nm的栅电极材料膜40A，栅电极材料膜可以是包括钼(Mo)、钛(Ti)、铝(Al)或其他合适元素的单层膜，或者是其多层膜。
如图2C中所示，在形成栅电极材料膜40A之后，例如，用光刻或蚀刻处理将栅电极材料膜40A形成为期望形状，以在氧化物半导体膜20的沟道区20A上形成栅电极40。
之后，再次参照图2C，利用栅电极40作为掩模蚀刻栅绝缘材料膜30A，以形成栅绝缘膜30。其中，当由诸如ZnO、IZO和IGO的结晶材料构成氧化物半导体膜20时，在蚀刻栅绝缘材料膜30A时，可以使用诸如氢氟酸的化学溶液来保持非常大的蚀刻选择比并容易地进行处理。从而，在氧化物半导体膜20的沟道区20A上依次并以相同形状形成了栅绝缘膜30和栅电极40。
如图3A中所示，在形成栅绝缘膜30和栅电极40之后，例如，用溅射方法在氧化物半导体膜20、栅绝缘膜30和栅电极40的表面上形成厚度5nm以上10nm以下的金属膜50A，金属膜50A由可在较低温度与氧气反应的诸如钛(Ti)、铝(Al)以及铟(In)的金属构成。
如图3B中所示，在形成金属膜50A之后，执行热处理以氧化金属膜50A，以形成高电阻膜50。金属膜50A的氧化反应使用包括在源区20S和漏区20D中的部分氧。因此，随着金属膜50A的氧化的进行，源区20S和漏区20D中的氧浓度从源区20S和漏区20D的与金属膜50A接触的顶面开始降低。从而，源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的部分形成有低电阻区21，低电阻区21具有比沟道区20A低的氧浓度。
图4表示如上述制造方法中那样执行金属膜50A的热处理之后，使用X射线能量色散谱(EDX)方法对沟道区20A中的氧浓度以及源区20S和漏区20D中的氧浓度依赖于深度方向的测试结果。氧化物半导体膜20的材料是IGZO，并且金属膜50A是厚度为5nm的铝膜。使用温度为300℃的退火进行热处理。
从图4中可以看出，在整个深度方向上，源区20S和漏区20D中的氧浓度比沟道区20A中的氧浓度低。首先，特别地，沟道区20A中的氧浓度和源区20S和漏区20D中的氧浓度之间的差异在深度在10nm之内的区域中非常明显。换句话说，这表示低电阻区21是源区20S和漏区20D中的每个的从其顶面在深度方向延伸的部分，更确切地，该部分是在从其顶面的深度方向上的10nm之内的区域。
例如，优选地，如上所述，以温度为大约300℃的退火执行金属膜50A的热处理。其中，退火可以在包括氧气等的具有氧化特性的气氛下执行。这使得可以防止低电阻区21的氧浓度变得太低，并使得可以向氧化物半导体膜20提供足够的氧。这又反过来使得可以缩短在稍后处理步骤中执行的退火处理，从而允许简化的制造处理。
并且，例如，在图3A所示的形成金属膜50A的处理步骤中，基板11的温度可被设置在大约200℃的较高温度。这使得能够在不执行图3B所示的热处理的情况下形成低电阻区21。在该情况下，可以将氧化物半导体膜20中的载流子浓度减小到对晶体管而言理想的水平。
优选地，如上所述以10nm或更小的厚度形成金属膜50A。允许金属膜50A的厚度等于或小于10nm使得可以用热处理完全地氧化金属膜50A。当金属膜50A没有被完全地氧化时，可能需要用蚀刻去除金属膜50A的处理步骤。当金属膜50A完全地被氧化从而获得了高电阻膜50时，用蚀刻进行去除的处理步骤是不必要的，使得可以简化制造处理。当以10nm或更小的厚度形成金属膜50A时，高电阻膜50的厚度因而变成20nm或更小。
其中，除了热处理，还可以用诸如水蒸气气氛下的氧化和等离子体氧化的方法作为氧化金属膜50A的方法来促进氧化。具体地，可以在紧接着随后处理步骤中的用等离子体CVD方法形成层间绝缘膜60之前执行等离子体氧化，因此优势在于不必特别增加处理步骤的数量。优选地，例如，在基板11的温度被设定为约200至400℃并且在包含诸如氧和二氮化氧(oxygen dinitride)的氧元素的气体气氛下生成等离子体的条件下执行等离子体氧化，因为这使得可以形成如上所述的对外部气体具有良好阻挡特性的高电阻膜50。
注意，除了在氧化物半导体膜20的源区20S和漏区20D上，高电阻膜50还可以形成在诸如栅绝缘膜30和栅电极40的部分上。然而，保留高电阻膜50而不是用蚀刻将其去除将不会引起泄漏电流(leakagecurrent)。
如图3C所示，例如，在形成低电阻区21之后，在高电阻膜50上以上述厚度形成层间绝缘膜60，其可以是二氧化硅膜、氧化铝膜或其他合适膜或者是其多层膜。其中，二氧化硅膜可以以等离子体CVD方法形成。优选地，氧化铝膜用使用铝靶材和直流(DC)功率或交流(AC)功率的反应溅射方法来形成，因为这使得可以快速地执行沉积。
然后，如图1所示，例如，用光刻和蚀刻处理在层间绝缘膜60和高电阻膜50的每个中形成连接孔。然后，例如，用溅射方法在层间绝缘膜60上形成厚度大约为200nm的膜，该膜可以是钼(Mo)膜或其他合适膜，并执行光刻和蚀刻处理以将该膜形成为预定形状。从而如图1所示，源电极70S和漏电极70D连接至低电阻区21。这样，完成了图1所示的薄膜晶体管1。
在该薄膜晶体管1中，当通过未示出的配线层向栅电极40施加等于或高于预定阈值电压的电压(栅电压)时，在氧化物半导体膜20的沟道区20A中生成电流(漏电流，drain current)。其中，源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的至少一部分设置有低电阻区21，低电阻区的氧浓度低于沟道区20A。因此，电特性稳定。
图5B表示对用上述制造方法实际制造的具有低电阻区21的薄膜晶体管1的晶体管特性的测试结果。金属膜50A是具有5nm厚度的铝膜。在氧气气氛下以温度为300℃进行退火一小时以执行热处理，以形成低电阻区21。
同时，在不执行金属膜的形成和热处理的情况下制造另一薄膜晶体管，以测试其晶体管特性，其结果在图5A中表示。其中，没有执行等离子体处理。
从图5A和5B中可以看出，与没有进行金属膜的形成和热处理的薄膜晶体管相比，在通过金属膜50A的热处理形成了低电阻区21的薄膜晶体管1中，晶体管的ON电流增加了两位数或更多。换句话说，该测试表明，通过在氧化物半导体膜20的源区20S和漏区20D中的每个的从其顶面在深度方向延伸的至少一部分中设置低电阻区21，其中，低电阻区21包括铝作为掺杂物或者具有比沟道区20A低的氧浓度，可以实现通过自对准结构而减小了寄生电容并且具有稳定元件特性的薄膜晶体管1。
因此，在根据该实施方式的薄膜晶体管1中，氧化物半导体膜20的源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的至少一部分设置有氧浓度比沟道区20A低的低电阻区21。从而稳定了具有自对准结构的顶栅薄膜晶体管的特性。因此，当使用上述薄膜晶体管1构造有源驱动型显示器时，通过具有减小了寄生电容的自对准结构并具有稳定特性的薄膜晶体管1，可以实现高质量显示，并且可以获得更大屏幕、更高分辨率、更高帧率。并且，可以应用具有更小保持电容的布局，并减小配线等占据像素布局的比例。因此，可以降低出现由配线等之间的短路引起的缺陷的可能性，并增大制造良品率。
根据该实施方式的薄膜晶体管1的制造方法，在氧化物半导体膜20的沟道区20A上依次并以相同形状形成栅绝缘膜30和栅电极40。然后，在氧化物半导体膜20、栅绝缘膜30以及栅电极40上形成金属膜50A。然后，对金属膜50A执行热处理，以将金属膜50A氧化成高电阻膜50，并在源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的部分中形成低电阻区21，低电阻区21的氧浓度比沟道区20A低。从而在不使用诸如等离子体处理步骤的具有大量变化因素的处理步骤的情况下形成低电阻区21。因此，不同于现有技术，可以解决元件特性对等离子体处理步骤的依赖性，并实现稳定的元件特性。
[第二实施方式]
除了低电阻区21的构造和制造方法与上述第一实施方式不同之外，根据第二实施方式的薄膜晶体管具有与图1所示的根据第一实施方式的薄膜晶体管1相同的构造。注意，与根据第一实施方式的元件相同或等同的元件用相同的参考标号表示，并且将不再详细描述。并且，将参照图1至图3C描述与第一实施方式中的步骤对应的处理步骤。
在根据该实施方式的薄膜晶体管中，通过包含选自包括铝(Al)、硼(B)、镓(Ga)、铟(In)、钛(Ti)、硅(Si)、锗(Ge)、锡(Sn)以及铅(Pb)的组的一种或多种元素作为掺杂物，使得低电阻区21的电阻低。薄膜晶体管1因此能够具有自对准结构并能够稳定特性。
其中，当诸如铝(Al)、硼(B)、镓(Ga)、铟(In)、钛(Ti)、硅(Si)、锗(Ge)、锡(Sn)以及铅(Pb)的元素存在于氧化物半导体中时，由于这样的元素用作掺杂物，因此可以增大氧化物半导体中的电子密度，从而使得氧化物半导体的电阻低。优选地，在该情况下，期望使得氧化物半导体电阻低的掺杂物浓度等于或高于1×1019cm-3。
低电阻区21可以仅包含上述组中的一种元素，或者可以包含两种以上元素。同样，优选地，包括在低电阻区21中的一种或多种元素的掺杂物浓度比沟道区20A高。
例如，根据第二实施方式的薄膜晶体管1可以如下制造。
首先，以与第一实施方式相同的方式，用图2A所示的处理步骤形成氧化物半导体膜20。然后，以与第一实施方式相同的方式，用图2B和图2C所示的处理步骤在氧化物半导体膜20的沟道区20A上依次并以相同形状形成栅绝缘膜30和栅电极40。
然后，在源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的部分中形成低电阻区21，低电阻区21包含选自包括铝(Al)、硼(B)、镓(Ga)、铟(In)、钛(Ti)、硅(Si)、锗(Ge)、锡(Sn)以及铅(Pb)的组的一种或多种元素作为掺杂物。
当低电阻区21包含铝(Al)、铟(In)或钛(Ti)时，以与第一实施方式相同的方式用图3A和图3B所示的处理步骤形成低电阻区21。更具体地，在氧化物半导体膜20、栅绝缘膜30以及栅电极40的表面上形成用铝(Al)、铟(In)或钛(Ti)构成的金属膜50A作为掺杂物材料膜。然后，金属膜50A经受热处理，通过热处理金属膜50A被氧化，并因此形成由氧化铝、氧化铟或氧化钛构成的高电阻膜50。这又导致在源区20S和漏区20D中的每个的从其顶面在深度方向延伸的部分中形成了包括铝(Al)、铟(In)或钛(Ti)的低电阻区21。
当低电阻区21包含硼(B)、镓(Ga)、硅(Si)、锗(Ge)、锡(Sn)或铅(Pb)时，也可以用与铝(Al)、铟(In)或钛(Ti)的情况下相同的处理步骤来形成低电阻区21。更具体地，在氧化物半导体膜20、栅绝缘膜30以及栅电极40上形成由硼(B)、镓(Ga)、硅(Si)、锗(Ge)、锡(Sn)或铅(Pb)构成的金属膜或非金属膜50A作为掺杂物材料膜。然后，金属膜或非金属膜50A经受热处理，通过热处理金属膜或非金属膜50A被氧化，并因此形成由氧化硼、氧化镓、二氧化硅、氧化锗、氧化锡或氧化铅构成的高电阻膜50。这又导致在源区20S和漏区20D中的每个的从其顶面在深度方向延伸的部分中形成低电阻区21，低电阻区21包括硼(B)、镓(Ga)、硅(Si)、锗(Ge)、锡(Sn)或铅(Pb)。
图6表示通过用上述制造方法实际制造包括铝(Al)作为掺杂物的低电阻区21，用二次离子质谱(SIMS)方法对低电阻区21中的铝浓度的测量结果。从图6中可以看出，在氧化物半导体的表面附近包含最高浓度的铝，并且即使在从表面开始40nm深的区域中氧化物半导体也包含1×1019cm-3以上浓度的铝。
在形成低电阻区21之后，以与第一实施方式相同的方式，用图3C所示的处理步骤在高电阻膜50上形成层间绝缘膜60。然后，如图1中所示，例如，用光刻或蚀刻处理在层间绝缘膜60和高电阻膜50中的每个中形成连接孔。
然后，例如，用溅射方法在层间绝缘膜60上形成厚度大约为200nm的膜，该膜可以是钼(Mo)膜或其他合适膜，并执行光刻或蚀刻处理以将该膜形成为预定形状。从而如图1中再次示出的，源电极70S和漏电极70D连接至低电阻区21。这样，完成了图1所示的薄膜晶体管1。
如同第一实施方式，在该薄膜晶体管1中，当向栅电极40施加等于或高于预定阈值电压的电压(栅电压)时，在氧化物半导体膜20的沟道区20A中生成电流(漏电流)。其中，源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的至少一部分设置有低电阻区21，低电阻区21包含选自包括铝(Al)、硼(B)、镓(Ga)、铟(In)、钛(Ti)、硅(Si)、锗(Ge)、锡(Sn)以及铅(Pb)的组的一种或多种元素作为掺杂物。因此，电特性稳定。
因此，在根据第二实施方式的薄膜晶体管1中，氧化物半导体膜20的源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的至少一部分设置有低电阻区21，低电阻区21包含选自包括铝(Al)、硼(B)、镓(Ga)、铟(In)、钛(Ti)、硅(Si)、锗(Ge)、锡(Sn)以及铅(Pb)的组的一种或多种元素作为掺杂物。因此，稳定了具有自对准结构的顶栅薄膜晶体管的特性。当使用上述薄膜晶体管1构造有源驱动型显示器时，通过具有减小了寄生电容的自对准结构并具有稳定特性的薄膜晶体管1，可以实现高质量显示，并且可以获得更大屏幕、更高分辨率、更高帧率。并且，可以应用具有更小保持电容的布局，并降低配线等占据像素布局的比例。因此，可以减小出现由配线等之间的短路引起的缺陷的可能性，并增大制造良品率。
根据第二实施方式的薄膜晶体管1的制造方法，在氧化物半导体膜20的沟道区20A上依次并以相同形状设置栅绝缘膜30和栅电极40。然后，在氧化物半导体膜20、栅绝缘膜30以及栅电极40上形成金属膜或非金属膜50A作为掺杂物材料膜。然后，对金属膜或非金属膜50A执行热处理，以将金属膜或非金属膜50A氧化成高电阻膜50，并在源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的部分中形成低电阻区21，低电阻区21包含选自包括铝(Al)、硼(B)、镓(Ga)、铟(In)、钛(Ti)、硅(Si)、锗(Ge)、锡(Sn)以及铅(Pb)的组的一种或多种元素作为掺杂物。从而在不使用诸如等离子体处理步骤的具有大量变化因素的处理步骤的情况下形成低电阻区21。因此，不同于现有技术，可以解决元件特性对等离子体处理步骤的依赖性，并实现稳定的元件特性。
[第一变形例]
图7示出了根据第一变形例的薄膜晶体管1A的截面构造。除了没有设置高电阻膜50以减小泄漏电流之外，薄膜晶体管1A具有与根据上述第一实施方式的薄膜晶体管1相同的构造、操作和效果。
例如，薄膜晶体管1A可以如下制造。首先，以与第一实施方式中相同的方式，用图2A至图3B所示的处理步骤，在基板11上形成氧化物半导体膜20、栅绝缘膜30、栅电极40以及金属膜50A，并且金属膜50A经受热处理以形成低电阻区21和高电阻膜50。然后，如图8A所示，用蚀刻将高电阻膜50去除。其中，对利用包含氯气等的气体的干蚀刻方法的使用，使得可以容易地去除高电阻膜50以及没有被完全氧化的金属膜50A。然后，如图8B所示，以与第一实施方式相同的方式，形成层间绝缘膜60。然后，如图8C所示，在层间绝缘膜60中设置连接孔，并且源电极70S和泄漏电流极70D以与第一实施方式相同的方式连接至低电阻区21。
[第三实施方式]
图9示出了根据第三实施方式的薄膜晶体管1B的截面构造。除了薄膜晶体管1B是底栅薄膜晶体管之外，该薄膜晶体管1B具有与上述根据第一实施方式的薄膜晶体管1相同的构造，在该底栅薄膜晶体管中，栅电极40、栅绝缘膜30、氧化物半导体膜20、沟道保护膜80、层间绝缘膜60、源电极70S和漏电极70D依次堆叠在基板11上。注意，与根据第一实施方式的元件相同或等同的元件用相同的参考标号表示，并将不再详细描述。
沟道保护膜80设置在氧化物半导体膜20的沟道区20A上。例如，沟道保护膜80可以具有大约200nm的厚度，并且可以用可以是二氧化硅膜、氮化硅膜、氧化铝膜或其他合适膜的单层膜或其多层膜来构造。
例如，薄膜晶体管1B可以如下制造。注意，参照第一实施方式来描述与第一实施方式相同的处理步骤。
首先，例如，用诸如溅射方法和蒸镀方法的方法在基板11的整个表面上形成厚度大约为200nm的膜，该膜可以是钼(Mo)膜或其他合适膜。例如，用光刻方法图案化该钼膜，以形成图10A所示的栅电极40。
然后，如图10A再次示出的，例如用等离子体CVD方法，在其上形成了栅电极40的基板11的整个表面上形成厚度大约为300nm的栅绝缘膜30，栅绝缘膜30可以是二氧化硅膜、氧化铝膜或其他合适膜。
然后，如图10B所示，以与第一实施方式相同的方式，在栅绝缘膜30上形成氧化物半导体膜20。
然后，在氧化物半导体膜20和栅绝缘膜30的整个表面上形成厚度大约为200nm的沟道保护材料膜，该沟道保护材料膜可以是二氧化硅膜、氮化硅膜、氧化铝膜或其他合适膜的单层膜或者其多层膜。然后，如图10C所示，使用利用栅电极40作为掩模的背侧曝光，以自对准形式在靠近栅电极40的位置处形成沟道保护膜80。
如图10D所示，在形成沟道保护膜80后，以与第一实施方式相同的方式在氧化物半导体膜20和沟道保护膜80上形成金属膜50A。
然后，如图11A所示，执行热处理以氧化金属膜50A，以形成高电阻膜50，并在源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的部分中形成低电阻膜21，低电阻膜21具有比沟道区20A低的氧浓度。
如图11B所示，在形成低电阻区21和高电阻膜50后，以与第一实施方式相同的方式在高电阻膜50上形成层间绝缘膜60。
如图11C所示，以与第一实施方式相同的方式，在形成层间绝缘膜60之后，在层间绝缘膜60和高电阻膜50中的每个中设置连接孔，并且源电极70S和漏电极70D连接至低电阻区21。这样，完成了图9所示的薄膜晶体管1B。
根据第三实施方式的薄膜晶体管1B的操作和效果与第一实施方式相同。
[第二变形例]
图12示出了根据第二变形例的薄膜晶体管1C的截面构造。除了没有设置高电阻膜50以减小泄漏电流之外，薄膜晶体管1C具有与根据上述第三实施方式的薄膜晶体管1B相同的构造、操作和效果。
例如，薄膜晶体管1C可以如下制造。首先，以与第三实施方式相同的方式，用图10A至图10D所示的处理步骤，在基板11上形成栅电极40、栅绝缘膜30、氧化物半导体膜20、沟道保护膜80以及金属膜50A，并且金属膜50A经受热处理，以形成低电阻区21和高电阻膜50。然后，如图13A所示，用蚀刻将高电阻膜50去除。然后，如图13B所示，以与第三实施方式相同的方式形成层间绝缘膜60。然后，如图13C所示，以与第三实施方式相同的方式，在层间绝缘膜60中设置连接孔，并且源电极70S和漏电极70D连接至低电阻区21。
[第四实施方式]
图14示出了根据第四实施方式的薄膜晶体管1D的构造。除了高电阻膜50由多个不连续的岛状高电阻膜51构成之外，薄膜晶体管1D具有与根据上述第一实施方式的薄膜晶体管1相同的构造。注意，与根据第一实施方式的元件相同或等同的元件用相同的参考标号表示，并将不再详细描述。
例如，每个岛状高电阻膜50可以由氧化铝构成。其中，岛状高电阻膜51不必在其厚度方向上整体用氧化铝构成。例如，如图15所示，岛状高电阻膜51可以具有以下构造：其中仅其顶面由氧化铝构成以作为氧化部53A，并且除顶面之外的部分(或下部)由金属铝构成以作为未氧化部53B。可选地，例如，如图16所示，岛状高电阻膜51可以具有以下构造：其中其顶面和侧面均由氧化铝构成以作为氧化部53A，并且除顶面和侧面之外的部分(或中央部分)由金属铝构成以作为未氧化部53B。
在相邻的岛状高电阻膜51之间有间隙52。间隙52允许相邻的岛状高电阻膜51彼此物理分离，从而每个岛状高电阻膜51具有相邻的岛状高电阻膜51未彼此二维连接的岛状构造。因此，岛状高电阻膜51几乎不能在面内方向上相互流通电流，使得可以阻断从栅电极40到源电极70S或从栅电极40到漏电极70D的泄漏电流。岛状高电阻膜51和间隙52的平面形状没有特别限制。岛状高电阻膜51和间隙52均可以具有不规则平面形状。
优选地，至少在栅电极40和氧化物半导体膜20之间的一个位置处(栅绝缘膜30的侧面)，多个岛状高电阻膜51通过间隙52彼此隔开。换句话说，优选地，岛状高电阻膜51中最长的边的长度短于栅绝缘膜30的厚度。这防止了如下的可能性：当在稍后描述的制造处理中岛状金属膜51A没有被完全氧化并且由金属构成的未氧化部53B保留在岛状高电阻膜51的内部时，岛状高电阻膜51的未氧化部53B可能与栅电极40的侧面和低电阻区21的顶面都接触，从而在栅电极40和源电极70S之间或栅电极40和漏电极70D之间产生短路。
例如，薄膜晶体管1D可以如下制造。
图18A至图18C按处理步骤次序示出了图14所示的薄膜晶体管1D的制造方法。注意，参照图2A至图2C来描述与第一实施方式相同的处理步骤。
首先，以于第一实施方式相同的方式，用图2A所示的处理步骤形成氧化物半导体膜20。然后，以与第一实施方式相同的方式，用图2B和图2C所示的处理步骤，在氧化物半导体膜20的沟道区20A上依次并以相同形状形成栅绝缘膜30和栅电极40。
然后，如图18A所示，在氧化物半导体膜20、栅绝缘膜30和栅电极40的表面上形成由铝(Al)制成的由多个岛状金属膜51A构成的金属膜50A。图19A以放大的方式示意性示出了由多个岛状金属膜51A构成的金属膜50A。在多个岛状金属膜51A中产生间隙52。
诸如真空蒸镀方法和溅射方法的方法适合作为形成金属膜50A的技术。最适合用于形成由多个岛状金属膜51A构成的金属膜50A的技术是溅射方法。图20表示溅射方法中的Thornton模型，其中，T是基板温度，Tm是材料的熔点。在溅射方法中，通过改变基板温度和用作溅射气体的氩(Ar)的压力，出现了待形成的膜的结晶度和粒度分布的差异。当T/Tm大并且氩的压力低时，即，待溅射的粒子能量非常大并且基板上的金属膜容易去除时，获得称作“区域3”的状态，通过该状态形成非常致密的膜。另一方面，当T/Tm小并且氩的压力高时，获得称作“区域1”的状态。在“区域1”状态下，即使当膜被制造得非常厚时该膜也是粗糙(疏松，rough)的。即，可以在初期形成处理中形成岛状的膜。因此，可以通过在沉积金属膜50A时适当调整基板温度和氩压力来形成由多个岛状金属膜51A构成的金属膜50A。
然后，如图18B所示，以与第一实施方式相同的方式执行热处理，以氧化金属膜50A的多个岛状金属膜51A，由此形成具有由氧化铝构成的多个岛状高电阻膜51的高电阻膜50。这又导致在源区20S和漏区20D中的每个的从其顶面在深度方向延伸的部分中形成低电阻区21，低电阻区21包括铝作为掺杂物，或者具有比沟道区20A低的氧浓度。
图19B以放大方式示意性示出了金属膜50A的氧化。金属膜50A的多个岛状金属膜51A吸收大气中的氧气O2和用作底层的氧化物半导体膜20中的氧O，从而被氧化。其中，每个岛状金属膜51A都根据吸收的氧数量增大体积。并且，由多个岛状金属膜51A构成的金属膜50A的与氧气接触的表面面积增大。因此，进一步促进了氧化，从此方面可以抑制泄漏电流。另一方面，在氧化物半导体膜20中，在每个岛状金属膜51A的正下方形成有低电阻区21。
图19C以放大的方式示意性示出了通过金属膜50A的氧化形成由多个岛状高电阻膜51构成的高电阻膜50，以及在氧化物半导体膜20中形成低电阻区21。岛状高电阻膜51通过氧化扩大，而间隙52缩小。因此，在岛状高电阻膜51中，可能存在通过间隙52与相邻的岛状高电阻膜51隔开的岛状高电阻膜51，并且还可能存在因间隙52消失而连接到相邻岛状高电阻膜51的岛状高电阻膜51。
如图18C所示，在形成低电阻区21之后，以与第一实施方式相同的方式在高电阻膜50上形成层间绝缘膜60。然后，如图14所示，例如，用光刻和蚀刻处理在层间绝缘膜60中形成连接孔。
然后，例如，用溅射方法在层间绝缘膜60上形成厚度大约为200nm的膜，该膜可以是钼(Mo)膜或其他合适膜，并执行光刻和蚀刻处理以将该膜形成为预定形状。从而，如图14再次示出的，源电极70S和漏电极70D连接至低电阻区21。
图19D示出了源电极70S和泄漏电流极70D形成在多个岛状高电阻膜51上的状态。多个岛状高电阻膜51通过间隙52彼此隔开，使得源电极70S和漏电极70D通过间隙52连接至低电阻区21。因此，减小了源电极70S和低电阻区21之间以及漏电极70D和低电阻区21间的接触电阻，从而使得可以省去去除低电阻区21上的岛状高电阻膜51的处理步骤。这样，完成了图14所示的薄膜晶体管1D。
如同在第一实施方式中，在该薄膜晶体管1D中，当向栅电极40施加等于或高于预定阈值电压的电压(栅电压)时，在氧化物半导体膜20的沟道区20A中生成电流(漏电流)。其中，由多个不连续的岛状高电阻膜51构成高电阻膜50，并且相邻的岛状高电阻膜51通过间隙52彼此物理隔开。因此，电流几乎不在岛状高电阻膜51中流通。因此，阻断了从栅电极40到源电极70S或从栅电极40到漏电极70D的泄漏电流，使得可以改善晶体管特性。
图21A表示用上述制造方法实际制造的薄膜晶体管1D的晶体管特性的测试结果，该薄膜晶体管1D具有由多个岛状高电阻膜51构成的高电阻膜50。其中，首先用等离子体增强化学气相沉积(PECVD)方法在由玻璃基板制成的基板11上形成厚度为200nm的二氧化硅(SiO2)膜作为缓冲层。然后，形成厚度为40nm的由InGaZnO膜制成的氧化物半导体膜20。然后，形成厚度为5nm的由铝膜制成的金属膜50A。在基板温度大约为100℃并且氩压力大约为0.5Pa的沉积条件下沉积金属膜50A。由于铝的熔点大约是660℃，因此该情况下T/Tm等于0.15。由于氩压力很低，因此可能在图20表示的Thornton模型中的“区域T(转换)”状态下实现沉积。然而，对于沉积的金属膜50A的截面的测试证实形成了多个不连续的岛状金属膜51A。顺便提及，可考虑稍微增大氩压力以可能允许在“区域1”状态下实现沉积，并且金属膜50A的厚度可以变厚。然后，在包含大约30％氧气的气氛下以300℃对金属膜50A执行热处理一小时，以形成低电阻区21。
同时，在不执行金属膜的形成和热处理的情况下制造另一薄膜晶体管，以测试其晶体管特性，其结果在图21B中表示。
从图21A和21B可以看出，与没有进行金属膜的形成和热处理的薄膜晶体管相比，在薄膜晶体管1D中，晶体管的ON电流增大了两位数或更多，其中形成了低电阻区21，并且其中通过对由多个岛状金属膜51A构成的金属膜50A进行热处理而形成了由多个岛状高电阻膜51构成的高电阻膜50。换句话说，测试表明，即使对于高电阻膜50由多个岛状高电阻膜51来构成的薄膜晶体管1D，也可以像第一实施方式一样实现通过自对准结构减小了寄生电容并具有稳定的元件特性的薄膜晶体管1D。
图22A和22B均表示薄膜晶体管1D的源-漏电流Id和栅-漏电流Ig的测试结果，在该测试中，通过将金属膜50A的厚度改变为5nm或10nm，制造了具有不同厚度的高电阻膜50的各薄膜晶体管1D。从图22A和22B可以看出，与具有5nm厚度的金属膜50A的薄膜晶体管1D相比，具有10nm厚度的金属膜50A的薄膜晶体管1D中的晶体管OFF态电流更大，表明在源电极70S和泄漏电流极70D之间有连接。同样，在具有10nm厚度的金属膜50A的薄膜晶体管1D中，用Ig表示的泄漏电流很大，意味着高电阻膜50显然用作泄漏路径。换句话说，发现将金属膜50A形成为5nm或更小的厚度，可减小泄漏电流，并允许改善晶体管特性。
根据第四实施方式，高电阻膜50由多个岛状高电阻膜51构成。因此，除了在第一实施方式中实现的效果之外，还可以实现减小泄漏电流并改善晶体管特性的效果。并且，源电极70S和低电阻区21之间的接触电阻以及泄漏电流极70D和低电阻区21之间的接触电阻降低，从而可省去去除低电阻区21上的岛状高电阻膜51的处理步骤。因此，可以简化制造处理。
[第三变形例]
图23A至图24B以处理步骤次序示出了根据第三变形例的薄膜晶体管1D的制造方法。根据该变形例的制造方法与根据上述第四实施方式的制造方法的不同在于高电阻膜50的形成方法。注意，参照图2A至图2C来描述与第一实施方式的处理步骤对应的处理步骤。
首先，以与第一实施方式中相同的方式，用图2A所示的处理步骤形成氧化物半导体膜20。然后，以与第一实施方式相同的方式，用图2B和图2C所示的处理步骤在氧化物半导体膜20的沟道区20A上依次并以相同形状形成栅绝缘膜30和栅电极40。
然后，如图23A所示，由铝(Al)构成的金属膜50A作为一致的连续膜形成在氧化物半导体膜20、栅绝缘膜30以及栅电极40的表面上。
然后，如图23B所示，例如，用光刻和蚀刻处理图案化金属膜50A，以将金属膜50A分成多个岛状金属膜51A。在多个岛状金属膜51A中设置间隙52，并利用这些间隙52将多个岛状金属膜51A彼此物理隔开。
如图24A所示，在形成多个岛状金属膜51A之后，以与第一实施方式中相同的方式执行热处理，以氧化金属膜50A的多个岛状金属膜51A，由此形成具有多个由氧化铝构成的岛状高电阻膜51的高电阻膜50。这又导致在源区20S和漏区20D中的每个的从其顶面在深度方向延伸的部分中形成了低电阻区21，低电阻区包括铝作为掺杂物，或者具有比沟道区20A低的氧浓度。
如图24B所示，在形成低电阻区21之后，以与第一实施方式相同的方式在高电阻膜50上形成层间绝缘膜60。然后，如图14所示，例如，用光刻或蚀刻处理在层间绝缘膜60中形成连接孔。
然后，例如，用溅射方法在层间绝缘膜60上形成厚度大约为200nm的膜，该膜可以是(Mo)膜或其他合适膜，并且执行光刻或蚀刻处理以将该膜形成为预定形状。从而，如图14再次示出的，源电极70S和漏电极70D连接至低电阻区21。多个岛状高电阻膜51通过间隙52彼此隔开，使得源电极70S和漏电极70D通过间隙52连接至低电阻区21。因此，减小了源电极70S和低电阻区21之间的接触电阻以及漏电极70D和低电阻区21之间的接触电阻，从而使得可省去去除低电阻区21上的岛状高电阻膜51的处理步骤。这样，完成了图14所示的薄膜晶体管1D。
[第四变形例]
图25A至图26D以处理步骤次序示出了根据第四变形例的薄膜晶体管1D的制造方法。根据该变形例的制造方法与根据上述第四实施方式的制造方法的不同在于高电阻膜50的形成方法。注意，参照图2A至图2C来描述与第一实施方式中的处理步骤对应的处理步骤。
首先，以于第一实施方式相同的方式，用图2A所示的处理步骤形成氧化物半导体膜20。然后，以与第一实施方式相同的方式，用图2B和图2C所示的处理步骤在氧化物半导体膜20的沟道区20A上依次并以相同形状形成栅绝缘膜30和栅电极40。
然后，如图25A所示，在氧化物半导体膜20、栅绝缘膜30以及栅电极40的表面上形成由铝(Al)构成的金属膜50A作为一致的连续膜。
然后，如图25B所示，以与第一实施方式相同的方式执行热处理以氧化金属膜50A，以形成高电阻膜50。这又导致在源区20S和漏区20中的每个的从其顶面在深度方向延伸的部分中形成低电阻区21，低电阻区包括铝作为掺杂物，或者具有比沟道区20A低的氧浓度。
然后，如图26A所示，例如，用光刻和蚀刻处理图案化高电阻膜50，以将高电阻膜50分成多个岛状高电阻膜51。间隙52被设置在多个岛状高电阻膜51中，并且利用这些间隙52将多个岛状高电阻膜51彼此物理隔开。
如图26B所示，在形成多个岛状高电阻膜51之后，以与第一实施方式相同的方式在高电阻膜50上形成层间绝缘膜60。然后，如图14所示，例如，用光刻或蚀刻处理在层间绝缘膜60中形成连接孔。
然后，例如用溅射方法在层间绝缘膜60上形成厚度大约为200nm的膜，该膜可以是钼(Mo)膜或其他合适膜，并执行光刻和蚀刻处理以将该膜形成为预定形状。从而，如图14再次示出的，源电极70S和漏电极70D连接至低电阻区21。多个岛状高电阻膜51通过间隙52彼此隔开，使得源电极70S和漏电极70D通过间隙52连接至低电阻区21。因此，减小了源电极70S和低电阻区21之间的接触电阻以及漏电极70D和低电阻区21之间的接触电阻，从而使得可省去去除低电阻区21上的岛状高电阻膜51的处理步骤。这样，完成了图14所示的薄膜晶体管1D。
[第五实施方式]
图27示出了根据第五实施方式的薄膜晶体管1E的截面构造。除了薄膜晶体管1E是底栅薄膜晶体管之外，薄膜晶体管1E具有与根据上述第三和第四实施方式的薄膜晶体管1B和1D中的每个相同的构造，在底栅薄膜晶体管中，栅电极40、栅绝缘膜30、氧化物半导体膜20、沟道保护膜80、层间绝缘膜60、源电极70S和漏电极70D依次堆叠在基板11上。注意，与根据第三和第四实施方式的元件相同或等同的元件用相同的参考标号表示，并将不再详细描述。
例如，薄膜晶体管1E可以如下制造。注意，参照第一实施方式或第三实施方式来描述与第一实施方式或第三实施方式的处理步骤相同的处理步骤。
首先，如图28A所示，以与第三实施方式相同的方式，用图10A所示的处理步骤在基板11上顺次形成栅电极40和栅绝缘膜30。
然后，如图28B所示，以与第三实施方式相同的方式，用图10B所示的处理步骤在栅绝缘膜30上形成氧化物半导体膜20。
然后，如图28C所示，以与第三实施方式相同的方式，用图10C所示的处理步骤在氧化物半导体膜20上形成沟道保护膜80。
然后，如图28D所示，以与第四实施方式相同的方式，用图18A所示的处理步骤，在氧化物半导体膜20、沟道保护膜80以及栅绝缘膜30上形成由多个岛状金属膜51A构成的金属膜50A。
然后，如图29A所示，以与第四实施方式相同的方式执行热处理，以用图18B所示的处理步骤氧化金属膜50A的多个岛状金属膜51A，以形成由多个岛状高电阻膜51构成的高电阻膜50。这又导致在源区20S和漏区20D中的每个的从其顶面在深度方向延伸的部分或全部中形成低电阻区21，低电阻区21具有比沟道区20A低的氧浓度。
如图29B所示，在形成低电阻区21和高电阻膜50之后，以与第一实施方式相同的方式在高电阻膜50上形成层间绝缘膜60。
如图29C所示，在形成层间绝缘膜60之后，在层间绝缘膜60中设置连接孔，并且以与第一实施方式相同的方式，源电极70S和漏电极70D连接至低电阻区21。这样，完成了图27所示的薄膜晶体管1E。
[第一应用例]
图30示出了设置有薄膜晶体管1至1E中的任一个作为驱动元件的显示装置90的电路构造。例如，该显示装置90可以是诸如液晶显示器和有机EL显示器的显示器。显示装置90在驱动面板91上设置有以矩阵形式布置的多个像素10R、10G和10B，以及用于驱动这些像素10R、10G和10B的多个驱动电路。像素10R、10G和10B可以是诸如液晶显示元件和有机EL元件的元件，其分别发射红光、绿光和蓝光，颜色数量和颜色类型不限于此。该三个像素10R、10G、和10B被分组作为单个像素来构成具有多个这种像素的显示区110。例如，在驱动面板91上具有均用作用于图像显示的驱动器的信号线驱动电路120和扫描线驱动电路130，以及被设置作为驱动电路的像素驱动电路150。未示出的密封面板附接至驱动面板91，通过该密封面板来密封像素10R、10G和10B以及驱动电路。
图31是像素驱动电路150的等效电路图。像素驱动电路150是布置了晶体管Tr1和Tr2的有源驱动电路。晶体管Tr1和Tr2中的每个均为上述薄膜晶体管1至1E中的任一个。电容器Cs设置在晶体管Tr1和Tr2之间。在第一电源线(Vcc)和第二电源线(GND)之间，像素10R(或者像素10G或10B)串联连接至晶体管Tr1。像素驱动电路150进一步设置有以列形式布置的多条信号线120A以及以行形式布置的多条扫描线130A。各条信号线120A连接至信号线驱动电路120，电路图像信号从该信号线驱动电路120通过信号线120A被施加至晶体管Tr2的源电极。各条扫描线130A连接至扫描线驱动电路130，电路扫描信号从该扫描线驱动电路130通过扫描线130A被顺序施加至晶体管Tr2的栅电极。在显示装置90中，晶体管Tr1和Tr2中的每个均由根据实施方式和变形例的薄膜晶体管1至1E中的任一个构成。因此，可以通过薄膜晶体管1至1E中的任一个执行高质量显示，薄膜晶体管1至1E通过自对准结构减小了寄生电容并且具有稳定特性。例如，这样的显示装置90可以应用于诸如根据下面的第二至第六应用例的电子装置的任意电子装置中。
[第二应用例]
图32示出了电视装置的外形。例如，该电视装置设置有包括前面板310和滤色玻璃320的图像显示屏幕单元300。
[第三应用例]
图33A和图33B均示出了数码相机的外形。例如，该数码相机设置有用于闪光的发光单元410、显示单元420、菜单切换部430以及快门释放按钮440。
[第四应用例]
图34示出了膝上型个人计算机的外形。例如，该膝上型个人计算机设置有本体部510、用于字符等的输入-操作的键盘520以及用于显示图像的显示单元530等。
[第五应用例]
图35示出了摄像机的外形。例如，该摄像机设置有本体部610、设置在本体部610的正面用于拾取对象图像的透镜620、拍摄开始/停止开关630以及显示单元640。
[第六应用例]
图36A至36G均示出了手机的外形。例如，手机通过连接部分(或铰链)730连接了上壳体710和下壳体720，并设置有显示器740、子显示器750、图像灯760以及相机770。
虽然以上已经通过参照实施方式、变形例以及应用例进行举例的方式描述了本申请，但是本申请不限于此，而是可以以不同方式进行修改。例如，在上述实施方式等中，源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的部分设置有低电阻区21。然而，低电阻区21可被设置在源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的至少一部分中。例如，如图37所示，低电阻区21可被设置在源区20S和漏区20D中的每个的从源区20S和漏区20D中的每个的顶面在深度方向延伸的整个部分中。
同样，在上述实施方式等中，氧化物半导体膜20直接设置在基板11上。然而，氧化物半导体膜20可以设置在基板11上并且其间具有诸如二氧化硅膜、氮化硅膜以及氧化铝膜的绝缘膜。这使得可以抑制诸如杂质和湿气的影响因素从基板11扩散至氧化物半导体膜20中。
此外，在上述实施方式等中，各层的材料和厚度、沉积方法以及沉积条件是示例性的而非限制性的。可以应用其他材料、厚度、沉积方法以及沉积条件。
除了液晶显示器和有机EL显示器，本申请还可以应用于利用其他显示元件的显示装置，其他显示元件诸如无机EL元件、电沉积型显示元件以及电致变色型显示元件。
虽然已经按照示例性实施方式等描述了本申请，但是不限于此。应理解，在不背离由所附权利要求限定的本申请范围的情况下，本领域技术人员可以对这些实施方式等进行修改。权利要求中的限定将基于权利要求中使用的语言来宽泛地解释，而不限于在本说明书中或申请审查期间描述的实例，并且这些实例应被解释为非排他的。例如，在本公开中，“优选地”、“优选的”等术语是非排他的，表示“优选地”，但不限于此。“第一”、“第二”等术语的使用不表示任何次序或重要性，相反，术语“第一”、“第二”等用于将一个元件与另一个元件相区分。此外，无论本公开中的元件或部件是否明确地列举在所附权利要求中，该元件或部件并不意于奉献给公众。

Claims (19)

1.一种薄膜晶体管，其包括氧化物半导体层，所述氧化物半导体层包括源区、漏区以及沟道区，其中，所述源区和所述漏区的部分具有比所述沟道区低的氧浓度，所述薄膜晶体管进一步包括至少形成在所述源区和所述漏区的部分上的高电阻材料层，其中，所述高电阻材料层包括多个岛状金属膜。
2.根据权利要求1所述的薄膜晶体管，其中，所述源区和所述漏区的部分是从所述氧化物半导体层的顶面在深度方向上延伸的低电阻区。
3.根据权利要求2所述的薄膜晶体管，其中，所述低电阻区从所述氧化物半导体层的所述顶面在所述深度方向上的10nm内延伸。
4.根据权利要求1所述的薄膜晶体管，其中，所述高电阻材料层选自氧化钛、氧化铝或氧化铟。
5.根据权利要求1所述的薄膜晶体管，其中，所述岛状金属膜被隔开，以提供间隙。
6.根据权利要求5所述的薄膜晶体管，其中，所述源区和所述漏区的部分是从所述氧化物半导体层顶面在深度方向上延伸的低电阻区，并且其中，所述岛状金属膜的第一部分与所述低电阻区接触并且所述岛状金属膜的第二部分与栅电极接触。
7.根据权利要求1所述的薄膜晶体管，进一步包括绝缘层。
8.根据权利要求1所述的薄膜晶体管，进一步包括源电极和漏电极。
9.根据权利要求1所述的薄膜晶体管，其中，所述薄膜晶体管被配置为顶栅结构和底栅结构中的任一种。
10.一种薄膜晶体管，其包括氧化物半导体层，所述氧化物半导体层包括源区、漏区以及沟道区，其中，所述源区和所述漏区的部分包括掺杂物，所述掺杂物选自铝、硼、镓、铟、钛、硅、锗、锡、铅及其组合物中的一种或几种，其中，所述薄膜晶体管进一步包括至少形成在所述源区和所述漏区的部分上的高电阻材料层，其中，所述高电阻材料层包括多个岛状金属膜。
11.根据权利要求10所述的薄膜晶体管，其中，所述源区和所述漏区的部分是从氧化物半导体层顶面在深度方向上延伸的低电阻区。
12.根据权利要求11所述的薄膜晶体管，其中，所述低电阻区从所述氧化物半导体层的所述顶面在所述深度方向上的至少30nm内延伸。
13.根据权利要求10所述的薄膜晶体管，其中，所述高电阻材料层包括选自钛、铝、铟、硼、镓、硅、锗、锡以及铅中的一种或几种。
14.根据权利要求10所述的薄膜晶体管，其中，所述高电阻材料层包括多个岛状金属膜或多个岛状非金属膜。
15.根据权利要求14所述的薄膜晶体管，其中，所述岛状金属膜和所述岛状非金属膜中的任一种被隔开，以提供间隙。
16.根据权利要求15所述的薄膜晶体管，其中，所述源区和所述漏区的所述部分是从其顶面在深度方向上延伸的低电阻区，并且其中，所述岛状金属膜或所述岛状非金属膜的第一部分与所述低电阻区接触，并且所述岛状金属膜或所述岛状非金属膜的第二部分与栅电极接触。
17.根据权利要求10所述的薄膜晶体管，进一步包括绝缘层。
18.根据权利要求10所述的薄膜晶体管，进一步包括源电极和漏电极。
19.根据权利要求10所述的薄膜晶体管，其中，所述薄膜晶体管被配置为顶栅结构和底栅结构中的任一种。
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