KR20110109885A - 박막 트랜지스터 및 그 제조 방법과 디스플레이 장치 - Google Patents

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나리히로 모로사와
요시히로 오시마
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소니 주식회사
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Abstract

박막 트랜지스터가 제공된다. 박막 트랜지스터는 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층을 포함하며, 소스 및 드레인 영역들의 일부는 채널 영역보다 산소 농도가 낮다. 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층을 포함하는 박막 트랜지스터가 더 제공되며, 소스 및 드레인 영역들의 일부는 알루미늄, 붕소, 갈륨, 인듐, 티타늄, 실리콘, 게르마늄, 주석, 납 및 이들의 혼합물로 이루어진 군으로부터 선택된 도펀트를 포함한다.

Description

박막 트랜지스터 및 그 제조 방법과 디스플레이 장치{THIN-FILM TRANSISTOR, METHOD OF MANUFACTURING THE SAME, AND DISPLAY DEVICE}
[관련 출원의 상호 참조]
본 출원은 각각 2010년 3월 30일 및 2010년 11월 1일에 일본 특허청에 출원된 일본 특허 출원 제2010-079293호 및 제2010-245035호를 우선권 주장하며, 참조로 이의 전체 내용이 본 명세서에 원용된다.
본 발명은 산화물 반도체를 사용한 박막 트랜지스터(thin-film transistor)와, 그 제조 방법 및 박막 트랜지스터를 구비한 디스플레이 장치에 관한 것이다.
액티브 구동 방식의 액정 디스플레이 장치 및 액티브 구동 방식의 유기 전계 발광(이하, 간단히 "EL(electroluminescence)" 이라 함) 디스플레이 장치에서는, 각각 박막 트랜지스터(TFT; Thin-film transistor)를 구동 소자로서 사용하며, 영상을 기입하기 위한 신호 전압에 대응하는 전하를 유지 용량에 유지시킨다. 그러나, 박막 트랜지스터의 게이트 전극과 소스 전극, 또는 박막 트랜지스터의 게이트 전극과 드레인 전극의 교차 영역에 발생하는 기생 용량이 커지면, 신호 전압이 변동하게 되어, 화질의 열화를 초래할 우려가 있다.
특히, 유기 EL 디스플레이 장치에서, 기생 용량이 큰 경우에는 유지 용량도 크게 할 필요가 있고, 화소의 레이아웃을 배선 등이 차지하는 비율이 커진다. 그 결과, 배선간의 쇼트 등의 확률이 증가하고, 제조 수율이 저하된다는 문제가 발생한다.
이러한 문제점을 해결하기 위해서, 예를 들어 산화 아연(ZnO) 또는 산화 인듐 갈륨 아연(IGZO) 등의 산화물 반도체를 채널에 사용한 박막 트랜지스터에 있어서, 게이트 전극과 소스 전극 또는 드레인 전극과의 교차 영역에 형성되는 기생 용량을 저감하려는 시도가 이루어지고 있다.
예를 들어 일본 미심사 특허 출원 공보 제2007-220817(JP2007-220817A)호와, J.Park 등의 "Self-aligned top-gate amorphous gallium indium zinc oxide thin film transistors", Applied Physics Letters，American Institute of Physics，2008년, 제93권，053501 (비특허 문헌 1)에는 각각 셀프 얼라인 탑 게이트(self-aligned top-gate) 박막 트랜지스터가 개시되어 있다. 각각의 상기 개시된 박막 트랜지스터들에서는, 산화물 반도체 박막층의 채널 영역 상에 게이트 전극 및 게이트 절연막을 동일 형상으로 형성한 후에, 게이트 전극 및 게이트 절연막에 의해 덮어져 있지 않은 산화물 반도체 박막층의 영역을 저-저항화하여 소스-드레인 영역을 형성한다. 또한, R. Hayashi 등의 "Improved Amorphous In-Ga-Zn-O TFTs", SID 08 DIGEST, 2008년 42. 1, 621-624 (비특허 문헌 2)에는, 게이트 전극을 마스크로 한 이면 노광에 의해 산화물 반도체막에 소스 영역 및 드레인 영역을 형성하는 셀프 얼라인 구조의 보텀(bottom)-게이트 박막 트랜지스터가 개시되어 있다.
JP2007-220817A 및 비특허 문헌 2에는, 저-저항의 소스-드레인 영역이 셀프 얼라인 방식으로 형성되도록, 층간 절연막으로서 플라즈마 CVD(chemical vapor deposition) 법에 의해 실리콘 질화막을 형성하고, 이 실리콘 질화막에 포함되는 수소를 산화물 반도체 박막층에 도입하는 것이 개시되어 있다. 또한, JP2007-220817A에는, 실리콘 질화막으로부터의 수소 도입에 부가하여, 수소 가스를 이용하는 플라즈마 처리를 병용하는 것이 개시되어 있다. 또한, 비특허 문헌 1에는, 아르곤 가스를 이용하는 플라즈마 분위기에 산화물 반도체막을 노출하여 저-저항의 소스-드레인 영역을 형성하는 것이 개시되어 있다. JP2007-220817A 및 비특허 문헌 1 및 2에 개시된 이들 내용을 포함하는 기존의 교시는, 소자 특성이 변동 요인이 많은 플라즈마 공정에 의존하므로, 이들 교시를 안정적으로 양산에 적용하는 것이 어렵다는 문제가 있었다.
셀프 얼라인 구조를 가지는 박막 트랜지스터의 특성을 안정시킬 수 있는 박막 트랜지스터 및 그 제조 방법, 및 이러한 박막 트랜지스터를 구비한 디스플레이 장치를 제공하는 것이 바람직하다.
본 실시예에 따른 제1 박막 트랜지스터에서는, 소스 영역 및 드레인 영역 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역 및 드레인 영역 각각의 적어도 일부에, 알루미늄, 붕소, 갈륨, 인듐, 티타늄, 실리콘, 게르마늄, 주석 및 납으로 이루어지는 군 중 적어도 일종을 도펀트로서 포함하는 저-저항 영역이 제공된다. 따라서, 소자 특성이 안정화된다.
본 실시예에 따른 박막 트랜지스터는 소스 영역 및 드레인 영역 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역 및 드레인 영역 각각의 적어도 일부에, 채널 영역보다도 산소 농도가 낮은 저-저항 영역이 제공된다. 따라서, 소자 특성이 안정화된다.
본 발명의 일 실시예에서는 박막 트랜지스터가 제공된다. 박막 트랜지스터는 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층을 포함하며, 소스 및 드레인 영역들의 일부는 채널 영역보다 낮은 산소 농도를 갖는다.
본 발명의 일 실시예에 있어서, 소스 및 드레인 영역들의 일부는 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 연장하는 저-저항 영역이다.
본 발명의 일 실시예에 있어서, 저-저항 영역은 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 10nm 이내로 연장된다.
본 발명의 일 실시예에 있어서, 고-저항 재료층은 소스 및 드레인 영역들의 적어도 일부에 형성된다.
본 발명의 일 실시예에 있어서, 고-저항 재료층은 산화 티타늄, 산화 알루미늄 및 산화 인듐으로 이루어진 군으로부터 선택된다.
본 발명의 일 실시예에 있어서, 고-저항 재료층은 복수의 섬 형상의 금속막을 포함한다.
본 발명의 일 실시예에 있어서, 섬 형상의 금속막은 간극이 제공되도록 이격되어 있다.
본 발명의 일 실시예에 있어서, 소스 및 드레인 영역들의 일부는 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 연장하는 저-저항 영역이며, 상기 섬 형상의 금속막의 제1 부분은 저-저항 영역과 접촉하고, 섬 형상의 금속막의 제2 부분은 게이트 전극과 접촉한다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터는 절연층을 더 포함한다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터는 소스 전극 및 드레인 전극을 더 포함한다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터는 탑(top) 게이트 구조와 보텀(bottom) 게이트 구조 중 어느 하나로 구성된다.
본 발명의 일 실시예에서는 박막 트랜지스터가 제공된다. 박막 트랜지스터는 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층을 포함하며, 소스 영역 및 드레인 영역들의 일부는 알루미늄, 붕소, 갈륨, 인듐, 티타늄, 실리콘, 게르마늄, 주석, 납 및 이들의 혼합물로 이루어진 군으로부터 선택된 도펀트를 포함한다.
본 발명의 일 실시예에 있어서, 소스 및 드레인 영역들의 일부는 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 연장하는 저-저항 영역이다.
본 발명의 일 실시예에 있어서, 저-저항 영역은 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 적어도 30nm 이내로 연장한다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터는 소스 및 드레인 영역들의 적어도 일부에 형성되는 고-저항 재료층을 더 포함한다.
본 발명의 일 실시예에 있어서, 고-저항 재료층은 티타늄, 알루미늄 및 인듐으로 이루어진 군으로부터 선택된 성분과, 붕소와, 갈륨과, 실리콘과, 게르마늄과, 주석과, 납을 포함한다.
본 발명의 일 실시예에 있어서, 고-저항 재료층은 복수의 섬 형상의 금속막과 복수의 섬 형상의 비금속막 중 어느 하나를 포함한다.
본 발명의 일 실시예에 있어서, 섬 형상의 금속막과 섬 형상의 비금속막 중 어느 하나는 간극을 제공하도록 이격되어 있다.
본 발명의 일 실시예에 있어서, 소스 및 드레인 영역들의 일부는 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 연장하는 저-저항 영역이며, 섬 형상의 금속막과 섬 형상의 비금속막 중 어느 하나의 제1 부분은 저-저항 영역과 접촉하고, 섬 형상의 금속막과 섬 형상의 비금속막의 어느 하나의 제2 부분은 게이트 전극과 접촉한다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터는 절연층을 더 포함한다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터는 소스 전극 및 드레인 전극을 더 포함한다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터는 탑 게이트 구조와 보텀 게이트 구조 중 어느 하나로 구성된다.
본 발명의 일 실시예에서는, 박막 트랜지스터의 제조 방법이 제공된다. 이 방법은 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층을 형성하는 단계를 포함하며, 소스 및 드레인 영역들의 일부는 채널 영역보다 낮은 산소 농도를 포함한다.
본 발명의 일 실시예에 있어서, 소스 및 드레인 영역들의 일부는 저-저항 영역이다.
발명의 일 실시예에 있어서, 상기 방법은 금속층을 형성하는 단계와, 금속층을 열처리함으로써 저-저항 영역을 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에 있어서, 금속층은 어닐링 온도로 열 처리된다.
본 발명의 일 실시예에 있어서, 상기 방법은 열처리 후에 금속층을 제거하는 단계를 더 포함한다.
본 발명의 일 실시예에 있어서, 금속층은 복수의 섬 형상의 금속막을 포함한다.
본 발명의 일 실시예에 있어서, 금속층은 소스 및 드레인 영역들 상에 형성된다.
본 발명의 일 실시예에 있어서, 상기 방법은 절연층을 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에 있어서, 상기 방법은 소스 전극 및 드레인 전극을 더 포함한다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터는 보텀 게이트 구조와 탑 게이트 구조 중 어느 하나로 구성된다.
본 발명의 또 다른 실시예에서는 박막 트랜지스터의 제조 방법이 제공된다. 이 방법은 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층을 형성하는 단계를 포함하며, 소스 및 드레인 영역들의 일부는 알루미늄, 붕소, 갈륨, 인듐, 티타늄, 실리콘, 게르마늄, 주석, 납 및 이들의 혼합물로 이루어진 군으로부터 선택된 도펀트를 포함한다.
본 발명의 일 실시예에 있어서, 소스 및 드레인 영역들의 일부는 저-저항 영역이다.
본 발명의 일 실시예에 있어서, 상기 방법은 금속층 및 비금속층 중 어느 하나를 형성하는 단계와, 금속층과 비금속층 중 어느 하나를 열처리함으로써 저-저항 영역을 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에 있어서, 상기 방법은 열처리 후에 금속층과 비금속층 중 어느 하나를 제거하는 단계를 더 포함한다.
본 발명의 일 실시예에 있어서, 금속층은 복수의 섬 형상의 금속막을 포함하며, 비금속층은 복수의 섬 형상의 비금속막을 포함한다.
본 발명의 일 실시예에 있어서, 금속층과 비금속층의 어느 하나는 소스 및 드레인 영역들 상에 형성된다.
본 발명의 일 실시예에 있어서, 상기 방법은 절연층을 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에 있어서, 상기 방법은 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터는 보텀 게이트 구조와 탑 게이트 구조 중 어느 하나로 구성된다.
본 발명의 실시예들의 박막 트랜지스터들의 각각에 따르면, 소스 영역 및 드레인 영역 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역 및 드레인 영역 각각의 적어도 일부에, 알루미늄, 붕소, 갈륨, 인듐, 티타늄, 실리콘, 게르마늄, 주석 및 납으로 이루어지는 군 중 적어도 일종을 도펀트로서 포함하거나 채널 영역보다도 산소 농도가 낮은 저-저항 영역을 제공한다. 그래서, 셀프 얼라인 구조를 가지는 박막 트랜지스터의 특성을 안정시킬 수 있다. 따라서, 이 박막 트랜지스터를 사용해서 디스플레이 장치를 구성하면, 기생 용량이 감소된 셀프 얼라인 구조와 함께 안정된 특성을 갖는 박막 트랜지스터에 의해, 고품질의 디스플레이가 가능해진다.
본 발명의 실시예들의 박막 트랜지스터의 제조 방법들 각각에 따르면, 산화물 반도체막의 채널 영역 상에 게이트 절연막 및 게이트 전극이 이 순서대로 동일 형상으로 형성된다. 이후, 산화물 반도체막, 게이트 절연막 및 게이트 전극 상에, 도펀트 재료막으로서 역할하는 금속막 또는 비금속막을 형성한다. 이후, 열처리에 의해 도펀트 재료막으로서 역할하는 금속막 또는 비금속막을 산화시켜 고-저항막으로 하고, 소스 영역 및 드레인 영역 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역 및 드레인 영역 각각의 적어도 일부에, 알루미늄, 붕소, 갈륨, 인듐, 티타늄, 실리콘, 게르마늄, 주석 및 납으로 이루어지는 군 중 적어도 일종을 도펀트로서 포함하거나 채널 영역보다도 산소 농도가 낮은 저-저항 영역을 형성한다. 그래서, 플라즈마 등의 변동 요소가 많은 공정을 사용하지 않고, 저-저항 영역을 형성할 수 있다. 따라서, 종래 기술과는 다르게, 소자 특성의 플라즈마 공정으로의 의존을 해소하고, 안정된 소자 특성을 얻는 것이 가능해진다.
추가적인 특징 및 이점들은 본 명세서에서 설명되며, 이하의 상세한 설명 및 도면으로부터 명확해질 것이다.
도 1는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 구조를 나타내는 단면도.
도 2a 내지 도 2c는 도 1에 나타낸 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 3a 내지 도 3c는 도 2a 내지 도 2c에 계속되는 공정을 나타내는 단면도.
도 4는 채널 영역 및 저-저항 영역의 에너지 분산형 X-선 분광법(energy-dispersive X-ray spectroscopy)의 분석 결과를 나타내는 도면.
도 5a 및 도 5b는 도 1에 나타낸 박막 트랜지스터의 특성을 종래의 박막 트랜지스터의 특성과 대비해서 나타내는 도면.
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 저-저항 영역의 알루미늄 농도의 측정 결과를 나타내는 도면.
도 7은 제1 변형예에 따른 박막 트랜지스터의 구성을 나타내는 단면도.
도 8a 내지 도 8c는 도 7에 나타낸 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 구성을 나타내는 단면도.
도 10a 내지 도 10d는 도 9에 나타낸 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 11a 내지 도 11c는 도 10a 내지 도 10d에 계속되는 공정을 나타내는 단면도.
도 12는 제2 변형예에 따른 박막 트랜지스터의 구조를 나타내는 단면도.
도 13a 내지 도 13c는 도 12에 나타낸 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 구조를 나타내는 단면도.
도 15는 섬 형상의 고-저항막의 일례를 나타내는 단면도.
도 16은 섬 형상의 고-저항막의 다른 예를 나타내는 단면도.
도 17은 섬 형상의 고-저항막의 크기를 설명하기 위한 도면.
도 18a 내지 도 18c는 도 14에 나타낸 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 19a 내지 도 19d는 도 18a 내지 도 18c에 나타낸 공정을 상세히 설명하기 위한 단면도.
도 20은 손톤(Thornton's model)의 모델을 나타내는 도면.
도 21a 및 도 21b는 도 14에 나타낸 박막 트랜지스터의 특성을 종래의 박막 트랜지스터의 특성과 대비해서 나타내는 도면.
도 22a 및 도 22b는 각각 고-저항막의 두께를 상이하게 하였을 경우의 박막 트랜지스터의 특성을 나타내는 도면.
도 23a 및 도 23b는 제3 변형예에 따른 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 24a 및 도 24b는 도 23a 및 도 23b에 계속되는 공정을 나타내는 단면도.
도 25a 및 도 25b는 제4 변형예에 따른 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 26a 및 도 26b는 도 25a 및 도 25b에 계속되는 공정을 나타내는 단면도.
도 27은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 구조를 나타내는 단면도.
도 28a 내지 도 28d는 도 27에 나타낸 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 29a 내지 도 29c는 도 28a 내지 도 28d에 계속되는 공정을 나타내는 단면도.
도 30은 제1 적용 예에 따른 디스플레이 장치의 회로 구성을 나타내는 도면.
도 31은 도 30에 나타낸 화소 구동 회로의 일례를 나타내는 등가 회로도.
도 32는 제2 적용예의 외관을 나타내는 사시도.
도 33a는 제3 적용예의 전방측으로부터 본 외관을 나타내는 사시도이며, 도 33b는 제3 적용예의 이면측으로부터 본 외관을 나타내는 사시도.
도 34는 제4 적용예의 외관을 나타내는 사시도.
도 35은 제5 적용예의 외관을 나타내는 사시도.
도 36a는 제6 적용예의 개방된 상태의 정면도이며, 도 36b는 그 측면도이며, 도 36c는 폐쇄된 상태의 정면도이며, 도 36d는 좌측면도이며, 도 36e는 우측면도이며, 도 36f는 상면도이며, 도 36g는 하면도.
도 37은 도 1에 나타낸 박막 트랜지스터의 변형예를 나타내는 단면도.
본 발명의 실시예에 따른 첨부 도면들을 참조하여 본 출원을 상세하게 설명한다. 이하의 순서로 설명한다.
1. 제1 실시예(금속의 산화를 이용해서 저-저항 영역을 형성한 탑-게이트 박막 트랜지스터의 실시예)
2. 제2 실시예(도펀트를 이용해서 저-저항 영역을 형성한 탑 게이트 박막 트랜지스터의 실시예)
3. 제1 변형예(고-저항막을 제거한 탑 게이트 박막 트랜지스터의 변형예)
4. 제3 실시예(고-저항막을 남긴 보텀 게이트 박막 트랜지스터의 실시예)
5. 제2 변형예(고-저항막을 제거한 보텀 게이트 박막 트랜지스터의 변형예)
6. 제4 실시예(고-저항막을 섬 형상으로 형성한 탑 게이트 박막 트랜지스터의 실시예)
7. 제3 변형예(금속막을 섬 형상에 패터닝한 뒤에 산화시켜 고-저항막을 형성하는 제조 방법의 변형예)
8. 제4 변형예(금속막을 산화시켜 고-저항막을 형성한 뒤에 섬 형상으로 패터닝하는 제조 방법의 변형예)
9. 제5 실시예(고-저항막을 섬 형상으로 형성한 보텀 게이트 박막 트랜지스터의 실시예)
10. 적용예
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터(1)의 단면 구조를 나타낸다. 박막 트랜지스터(1)는 액정 디스플레이 및 유기 EL 디스플레이 등의 구동 소자로서 사용될 수 있는 것이다. 박막 트랜지스터(1)는, 예를 들어, 기판(11)에 산화물 반도체막(20), 게이트 절연막(30), 게이트 전극(40), 고-저항막(50), 층간 절연막(60), 소스 전극(70S) 및 드레인 전극(70D)이 이러한 순서대로 적층된 탑-게이트 구조(스태거(staggered) 구조)를 가질 수 있다.
기판(11)은, 예를 들어, 유리 기판, 플라스틱 필름 또는 다른 적절한 부재에 의해 구성되어도 좋다. 플라스틱 재료는, 예를 들어 PET(폴리에틸렌테레프탈레이트), PEN(폴리에틸렌나프탈레이트) 또는 다른 적절한 재료일 수 있다. 후술의 스퍼터링 공정에 있어서, 기판(11)을 가열함 없이 산화물 반도체막(20)을 성막하기 위해서 저렴한 플라스틱 필름을 사용할 수 있다. 기판(11)은 목적에 따라 스테인리스강(SUS) 등의 금속 기판이여도 좋다.
산화물 반도체막(20)은, 기판(11) 상에 게이트 전극(40) 및 그 근방을 포함하는 섬 형상으로 설치되고, 박막 트랜지스터(1)의 활성층으로서의 기능을 갖는다. 산화물 반도체막(20)은, 두께가 50nm 정도일 수 있으며, 게이트 전극(40)에 대향하는 채널 영역(20A)을 가질 수 있다. 채널 영역(20A) 상에는, 게이트 절연막(30) 및 게이트 전극(40)이 이 순서대로 동일 형상으로 제공되어 있다. 채널 영역(20A)의 한쪽 측에는 소스 영역(20S)이 제공되며, 채널 영역(20A)의 다른 쪽의 측에는 드레인 영역(20D)이 제공되어 있다.
채널 영역(20A)은 산화물 반도체에 의해 구성되어 있다. 본 명세서에 사용된 "산화물 반도체"란, 인듐, 갈륨, 아연, 주석 등의 일종 이상의 원소와, 산소를 포함하는 화합물을 가리킨다. 산화물 반도체는 비정질의 산화물 반도체 및 결정성의 산화물 반도체일 수 있다. 비정질의 산화물 반도체는 산화 인듐 갈륨 아연(IGZO)일 수 있다. 결정성의 산화물 반도체는 산화 아연(ZnO), 산화 인듐 아연(IZO; 등록 상표), 산화 인듐 갈륨(IGO), 산화 인듐 주석(ITO) 및 산화 인듐(InO) 일 수 있다.
소스 영역(20S) 및 드레인 영역(20D)은, 각각, 상면으로부터 깊이 방향으로 연장하는 일부 영역에서 저-저항 영역(21)을 포함한다. 저-저항 영역(21)은, 예를 들어, 채널 영역(20A)보다 산소 농도가 낮은 것에 의해 저-저항화 되어 있다. 이에 의해, 이 박막 트랜지스터(1)는 셀프 얼라인 구조를 가지며, 특성을 안정화시킬 수 있다.
저-저항 영역(21)의 산소 농도가 30%를 초과하면, 저항이 높아져 버리기 때문에, 저-저항 영역(21)의 산소 농도는 30% 이하인 것이 바람직하다.
소스 영역(20S) 및 드레인 영역(20D) 각각의 저-저항 영역(21) 이외의 영역은, 채널 영역(20A)과 마찬가지로 산화물 반도체에 의해 구성되어 있다. 저-저항 영역(21)의 깊이에 대해서는 후술한다.
게이트 절연막(30)은, 예를 들어, 두께가 300nm 정도이다. 게이트 절연막(30)은 실리콘 산화막, 실리콘 질화막, 실리콘 질화 산화막, 산화 알루미늄막 또는 다른 적절한 막의 단층막 또는 이들의 적층막에 의해 구성될 수 있다. 특히, 실리콘 산화막 또는 산화 알루미늄막은, 산화물 반도체막(20)을 환원시키기 어려우므로 바람직하다.
게이트 전극(40)은, 박막 트랜지스터(1)에 게이트 전압을 인가하고, 이 게이트 전압으로 산화물 반도체막(20) 중의 전자 밀도를 제어하는 역할을 한다. 게이트 전극(40)은 기판(11) 상의 선택적인 영역에 제공된다. 예를 들어, 게이트 전극(40)은 두께가 10nm 내지 500nm, 구체적으로는 200nm 정도이며, 몰리브덴(Mo)으로 구성되어 있다. 게이트 전극(40)은 저-저항인 것이 바람직하므로, 게이트 전극(40)을 구성하는 재료로서는, 예를 들어, 알루미늄(Al), 구리(Cu) 또는 다른 적절한 금속 등의 저-저항 금속이 바람직하다. 저-저항층과 배리어층의 조합으로 이루어지는 적층막 또한 바람직하며, 이는 게이트 전극(40)의 저항을 낮추기 때문이다. 저-저항층은 알루미늄(Al), 구리(Cu) 또는 다른 적절한 성분으로 이루어질 수 있으며, 배리어층은 티타늄(Ti), 몰리브덴(Mo) 또는 다른 적절한 성분으로 이루어질 수 있다.
고-저항막(50)은 층간 절연막(60)과 산화물 반도체막(20)과의 사이와, 층간 절연막(60)과 게이트 절연막(30)과의 사이와, 층간 절연막(60)과 게이트 전극(40)과의 사이에 제공되어 있다. 고-저항막(50)은, 후술하는 제조 공정에서 저-저항 영역(21) 내로 확산되는 금속의 공급원으로서 역할하는 금속막이 산화된 것이다. 고-저항막(50)은, 예를 들어, 산화 티타늄, 산화 알루미늄 또는 산화 인듐 또는 다른 적절한 산화물에 의해 구성될 수 있다. 산화 티타늄, 산화 알루미늄 또는 산화 인듐으로 이루어지는 고-저항막(50)은 외부 공기에 대하여 양호한 배리어성을 갖고, 산화물 반도체막(20)의 전기적 특성을 변화시키는 산소나 수분의 영향을 저감시킬 수 있다. 따라서, 고-저항막(50)을 제공함으로써, 박막 트랜지스터(1)의 전기 특성을 안정화시킬 수 있고, 층간 절연막(60)의 효과를 보다 높일 수 있다. 고-저항막(50)의 두께는, 예를 들어 20nm 이하이여도 좋다.
층간 절연막(60)은, 산화물 반도체막(20), 게이트 절연막(30) 및 게이트 전극(40)의 표면에, 고-저항막(50)을 사이에 두어 제공되어 있다. 층간 절연막(60)은, 예를 들어, 두께가 300nm 정도이다. 층간 절연막(60)은 실리콘 산화막, 산화 알루미늄막 또는 다른 적절한 막일 수 있는 단층 막 또는 적층막에 의해 구성될 수 있다. 특히, 실리콘 산화막 및 산화 알루미늄 막의 적층막으로 하면, 산화물 반도체막(20)으로의 수분의 혼입이나 확산을 억제하고, 박막 트랜지스터(1)의 전기적 안정성이나 신뢰성을 더 높일 수 있다.
소스 전극(70S) 및 드레인 전극(70D)은, 층간 절연막(60) 및 고-저항막(50)에 제공된 접속 구멍을 통해서 저-저항 영역(21)에 접속되어 있다. 소스 전극(70S) 및 드레인 전극(70D)은, 예를 들어, 각각 두께가 200nm 정도이며, 몰리브덴(Mo)에 의해 구성될 수 있다. 소스 전극(70S) 및 드레인 전극(70D)은, 게이트 전극(40)과 마찬가지로, 각각, 알루미늄(Al) 또는 구리(Cu) 또는 다른 적절한 금속의 저-저항 금속 배선에 의해 구성되어 있는 것이 바람직하다. 저-저항층과 배리어층의 조합으로 이루어지는 다층막도 바람직하다. 저-저항층은 알루미늄(Al), 구리(Cu) 또는 다른 적절한 성분으로 이루어질 수 있으며, 배리어층은 티타늄(Ti), 몰리브덴(Mo) 또는 다른 적절한 성분으로 이루어질 수 있다. 이러한 다층막을 사용함으로써, 배선 지연이 적은 구동이 가능해진다.
또한, 소스 전극(70S) 및 드레인 전극(70D)은, 게이트 전극(40) 바로 위의 영역을 피해서 제공되는 것이 바람직하며, 이는 게이트 전극(40)과 소스 전극(70S)과의 교차 영역 및 게이트 전극(40)과 드레인 전극(70D)과의 교차 영역에 형성되는 기생 용량을 저감시킬 수 있기 때문이다.
박막 트랜지스터(1)는, 예를 들어 다음과 같이 제조될 수 있다.
도 2a 내지 도 3c는 박막 트랜지스터(1)의 제조 방법을 공정순으로 나타낸다. 우선, 기판(11)의 전체면에, 예를 들어 스퍼터링법에 의해, 상술한 재료로 이루어지는 산화물 반도체막(20)을, 50nm 정도의 두께로 형성한다. 여기서, 타깃으로서는, 형성하려고 하는 산화물 반도체막(20)과 동일한 조성의 세라믹 타깃을 사용한다. 또한, 산화물 반도체막(20) 중의 캐리어 농도는 스퍼터링 때의 산소 분압에 크게 의존하므로, 원하는 트랜지스터 특성이 얻어지도록 산소 분압을 제어한다.
이후, 도 2a에 나타낸 바와 같이, 예를 들어 포토리소그래피 및 에칭에 의해 산화물 반도체막(20)을, 채널 영역(20A)과, 그 한쪽 측의 소스 영역(20S)과, 다른 쪽 측의 드레인 영역(20D)를 포함하는 섬 형상으로 성형한다. 여기서, 인산과 질산과 아세트산의 혼합액을 사용한 습식 에칭에 의해 산화물 반도체막(20)을 처리하는 것이 바람직하다. 인산과 질산과 아세트산의 혼합액을 사용하면, 하지(underlying substrate)와의 선택비를 충분히 크게 할 수 있고, 비교적 용이하게 처리할 수 있다.
다음으로, 도 2b에 나타낸 바와 같이, 기판(11) 및 산화물 반도체막(20)의 전체면에, 예를 들어 플라즈마 CVD(chemical vapor deposition ; 화학 기상 성막)법 등에 의해, 실리콘 산화막 또는 산화 알루미늄 막 또는 다른 적절한 산화막으로 이루어질 수 있는 게이트 절연 재료막(30A)을, 300nm 정도의 두께로 형성한다. 실리콘 산화막은 상기 언급된 플라즈마 CVD법 외에, 반응성 스퍼터링법에 의해 형성되어도 좋다. 또한, 산화 알루미늄막은, 반응성 스퍼터링법, CVD법 또는 원자층 성막법에 의해 형성되어도 좋다.
이후, 도 2b를 다시 참조하면, 게이트 절연 재료막(30A)의 전체면에, 예를 들어 스퍼터링법에 의해, 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al) 또는 다른 적절한 성분을 포함하는 단층막 또는 다층막으로 이루어질 수 있는 게이트 전극 재료막(40A)을, 200nm 정도의 두께로 형성한다.
게이트 전극 재료막(40A)을 형성한 후, 도 2c에 나타낸 바와 같이, 예를 들어 포토리소그래피 및 에칭에 의해, 게이트 전극 재료막(40A)을 원하는 형상으로 성형하고, 산화물 반도체막(20)의 채널 영역(20A) 상에 게이트 전극(40)을 형성한다.
이후, 도 2c를 다시 참조하면, 게이트 전극(40)을 마스크로 하여 게이트 절연 재료막(30A)을 에칭함으로써 게이트 절연막(30)을 형성한다. 여기서, 산화물 반도체막(20)을 ZnO, IZO, IGO 등의 결정화 재료에 의해 구성한 경우에는, 게이트 절연 재료막(30A)을 에칭할 때에, 불산 등의 약액을 사용하여 매우 큰 에칭 선택비를 유지시켜 용이하게 가공할 수 있다. 이에 의해, 산화물 반도체막(20)의 채널 영역(20A) 상에 게이트 절연막(30) 및 게이트 전극(40)이 이 순서대로 동일 형상으로 형성된다.
게이트 절연막(30) 및 게이트 전극(40)을 형성한 후에, 도 3a에 나타낸 바와 같이, 산화물 반도체막(20), 게이트 절연막(30) 및 게이트 전극(40)의 표면에, 예를 들어 스퍼터링법에 의해, 티타늄(Ti), 알루미늄(Al) 및 인듐(In)과 같은, 산소와 비교적 저온에서 반응하는 금속으로 구성되는 금속막(50A)을, 예를 들어 5nm 내지 10nm의 두께로 형성한다.
금속막(50A)을 형성한 후에, 열처리를 행함으로써, 도 3b에 나타낸 바와 같이, 금속막(50A)이 산화되어 고-저항막(50)이 형성된다. 이 금속막(50A)의 산화 반응에는, 소스 영역(20S) 및 드레인 영역(20D)에 포함되는 산소의 일부가 이용된다. 그로 인해, 금속막(50A)의 산화의 진행에 수반하여, 소스 영역(20S) 및 드레인 영역(20D)의 금속막(50A)과 접촉하는 상면으로부터, 소스 영역(20S) 및 드레인 영역(20D) 중의 산소 농도가 저하되어 간다. 이에 의해, 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에, 채널 영역(20A)보다도 산소 농도가 낮은 저-저항 영역(21)이 형성된다.
도 4는, 상술한 제조 방법과 마찬가지로, 금속막(50A)의 열처리를 수행한 후, 채널 영역(20A)뿐만 아니라 소스 영역(20S) 및 드레인 영역(20D) 중의 산소 농도의 깊이 방향의 의존성을 EDX 법(에너지 분산형 X선 분광법)을 사용해서 조사한 결과를 나타낸 것이다. 산화물 반도체 박막(20)의 재료는 IGZO 이었고, 금속막(50A)은 두께 5nm의 알루미늄 막이었다. 열처리는 300℃의 어닐링으로 수행되었다.
도 4에서 알 수 있는 바와 같이, 소스 영역(20S) 및 드레인 영역(20D) 내의 산소 농도는, 깊이 방향의 전체에 걸쳐, 채널 영역(20A) 내의 산소 농도보다 낮다. 이 중에서도 특히 깊이 10nm 이내의 영역에서는, 채널 영역(20A)의 산소 농도와, 소스 영역(20S) 및 드레인 영역(20D)의 산소 농도의 차가 지극히 분명하다. 즉, 저-저항 영역(21)은, 소스 영역(20S) 및 드레인 영역(20D)의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부, 구체적으로는 소스 영역(20S) 및 드레인 영역(20D)의 상면으로부터 깊이 방향으로 10nm 이내의 영역이라는 것을 나타낸다.
금속막(50A)의 열 처리로서는, 예를 들어, 상술한 바와 같이, 300℃ 정도의 온도에서 어닐링하는 것이 바람직하다. 여기서, 산소 등을 포함하는 산화성의 가스 분위기에서 어닐링을 수행한다. 이는, 저-저항 영역(21)의 산소 농도가 지나치게 낮아지는 것을 억제하고, 산화물 반도체막(20)에 충분한 산소를 공급할 수 있게 해준다. 따라서, 이는, 후공정에서 수행하는 어닐 공정을 삭감하는 것이 가능해지고, 공정의 간략화가 가능해진다.
또한, 예를 들어, 도 3a에 나타낸 금속막(50A)을 형성하는 공정에서 기판(11)의 온도를 200℃ 정도로 비교적 높은 온도로 할 수 있다. 도 3b에 나타낸 열처리를 행하지 않고 저-저항 영역(21)을 형성하는 것도 가능하다. 이 경우에는, 산화물 반도체막(20)의 캐리어 농도를 트랜지스터에 필요한 레벨로 저감할 수 있다.
금속막(50A)은, 상술한 바와 같이 10nm 이하의 두께로 형성되는 것이 바람직하다. 금속막(50A)의 두께를 10nm 이하로 하면, 열처리에 의해 금속막(50A)을 완전하게 산화시킬 수 있기 때문이다. 금속막(50A)이 완전하게 산화되지 않는 경우에는, 금속막(50A)을 에칭에 의해 제거하는 공정이 필요해진다. 금속막(50A)이 완전하게 산화되어 고-저항막(50)이 얻어지는 경우에는, 에칭해서 제거하는 공정은 불필요하게 되어, 제조 공정의 간략화가 가능해진다. 금속막(50A)을 10nm 이하의 두께로 형성했을 경우, 고-저항막(50)의 두께는 결과적으로 20nm 이하가 된다.
여기서, 금속막(50A)을 산화시키는 방법으로서는, 열처리 이외에, 증기 분위기에서의 산화 및 플라즈마 산화 등의 방법에 의해 산화를 촉진시킬 수도 있다. 특히 플라즈마 산화는, 후공정에서 층간 절연막(60)을 플라즈마 CVD법에 의해 형성하기 직전에 수행하는 것이 가능하고, 특히 공정수를 늘릴 필요가 없다는 이점이 있다. 플라즈마 산화에서는, 예를 들어, 기판(11)의 온도를 200℃ 내지 400℃ 정도로 설정하여, 예컨대 산소 및 질화 산소 등의 산소를 포함하는 가스 분위기하에서 플라즈마를 발생시켜 처리하는 것이 바람하며, 이에 의해, 상술한 바와 같이 외부 공기에 대하여 양호한 배리어성을 갖는 고-저항막(50)을 형성할 수 있기 때문이다.
또한, 고-저항막(50)은 산화물 반도체막(20)의 소스 영역(20S) 및 드레인 영역(20D) 이외에, 게이트 절연막(30) 및 게이트 전극(40) 등의 부분에도 형성된다는 것을 주목해야 한다. 그러나, 고-저항막(50)을 에칭에 의해 제거하지 않고 남겨 두어도 리크 전류의 원인이 되지는 않는다.
저-저항 영역(21)을 형성한 후에, 도 3c에 나타낸 바와 같이, 고-저항막(50) 상에, 예를 들어 실리콘 산화막, 산화 알루미늄 막 또는 다른 적절한 막 또는 이들의 적층막으로 이루어질 수 있는 층간 절연막(60)을, 상술한 두께로 형성한다. 여기서, 실리콘 산화막은 플라즈마 CVD법에 의해 형성될 수 있다. 산화 알루미늄 막은, 알루미늄 타깃 및 DC 또는 AC 전원을 이용한 반응성 스퍼터링법에 의해 형성하는 것이 바람직하며, 이는 고속으로 성막이 가능하기 때문이다.
다음으로, 도 1에 나타낸 바와 같이, 예를 들어 포토리소그래피 및 에칭에 의해, 층간 절연막(60) 및 고-저항막(50)의 각각에 접속 구멍을 형성한다. 이후, 층간 절연막(60)의 상에, 예를 들어 스퍼터링법에 의해, 예를 들어 몰리브덴(Mo) 막을 200nm 정도의 두께로 형성하고, 포토리소그래피 및 에칭에 의해 미리 정해진 형상으로 성형한다. 이에 의해, 도 1에 나타낸 바와 같이, 소스 전극(70S) 및 드레인 전극(70D)을 저-저항 영역(21)에 접속한다. 이상에 의해, 도 1에 나타낸 박막 트랜지스터(1)가 완성된다.
이러한 박막 트랜지스터(1)에서는, 도시하지 않은 배선층을 통해서 게이트 전극(40)에 미리 정해진 임계치 전압 이상의 전압(게이트 전압)이 인가되면, 산화물 반도체막(20)의 채널 영역(20A)에 전류(드레인 전류)가 발생한다. 여기에서는, 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 적어도 일부에, 채널 영역(20A)보다도 산소 농도가 낮은 저-저항 영역(21)이 제공된다. 따라서, 소자 특성이 안정된다.
도 5b는 상술한 제조 방법에 의해 저-저항 영역(21)을 갖는 실제로 제작된 박막 트랜지스터(1)의 트랜지스터 특성을 조사한 결과를 나타낸 것이다. 금속막(50A)은 두께 5nm의 알루미늄 막을 사용하였다. 산소 분위기 하에서 300℃로 1시간 동안 어닐링을 수행하여 열처리함으로써 저-저항 영역(21)을 형성했다.
한편, 금속막의 형성 및 열처리를 행하지 않고 다른 박막 트랜지스터를 제작하여, 트랜지스터 특성을 조사하였고, 그 결과를 도 5a에 나타낸다. 여기서, 플라즈마 처리는 행하지 않았다.
도 5a 및 도 5b로부터 알 수 있는 바와 같이, 금속막(50A)의 열처리에 의해 저-저항 영역(21)을 형성한 박막 트랜지스터(1)에서는, 금속막의 형성 및 열처리를 행하지 않은 박막 트랜지스터에 비하여, 트랜지스터의 온 전류가 두자리 이상 증가되었다. 즉, 산화물 반도체막(20)의 소스 영역(20S) 및 드레인 영역(20D)의 상면으로부터 깊이 방향으로 연장하는 산화물 반도체막(20)의 소스 영역(20S) 및 드레인 영역(20D) 각각의 적어도 일부에, 알루미늄을 도펀트로서 포함하거나 채널 영역(20A)보다도 산소 농도가 낮은 저-저항 영역(21)을 제공함으로써, 셀프 얼라인 구조에 의해 기생 용량을 저감시켜 소자 특성이 안정된 박막 트랜지스터(1)를 실현할 수 있는 것을 알았다.
이와 같이, 본 실시예에 따른 박막 트랜지스터(1)에서는, 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 산화물 반도체막(20)의 소스 영역(20S) 및 드레인 영역(20D) 각각의 적어도 일부에, 채널 영역(20A)보다도 산소 농도가 낮은 저-저항 영역(21)을 제공하였다. 이로써, 셀프 얼라인 구조를 가지는 탑 게이트 박막 트랜지스터의 특성을 안정시키는 것이 가능해진다. 따라서, 상술된 박막 트랜지스터(1)를 사용해서 액티브 구동 방식의 디스플레이를 구성하면, 기생 용량이 저감된 셀프 얼라인 구조와 함께 안정된 특성을 갖는 박막 트랜지스터(1)에 의해, 고품질의 디스플레이가 가능해지고, 대화면화, 고정밀화, 하이 프레임 레이트화가 가능해진다. 또한, 유지 용량이 작은 레이아웃을 적용할 수 있으며, 화소 레이아웃을 차지하는 배선 등의 비율을 줄일 수 있다. 따라서, 배선간 쇼트에 의한 결함의 발생 확률을 감소시키고, 제조 수율을 높일 수 있다.
본 실시예의 박막 트랜지스터(1)의 제조 방법에 따르면, 산화물 반도체막(20)의 채널 영역(20A) 상에 게이트 절연막(30) 및 게이트 전극(40)을 이 순서대로 동일 형상으로 형성한다. 이후, 산화물 반도체막(20), 게이트 절연막(30) 및 게이트 전극(40)의 상에 금속막(50A)을 형성한다. 이후, 이 금속막(50A) 상에 열처리를 행함으로써, 금속막(50A)을 산화시켜 고-저항막(50)을 형성하고, 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에, 채널 영역(20A)보다도 산소 농도가 낮은 저-저항 영역(21)을 형성하였다. 이로써, 저-저항 영역(21)을, 플라즈마 등의 변동 요소가 많은 공정을 사용하지 않고 형성할 수 있다. 따라서, 종래 기술과는 다르게, 소자 특성의 플라즈마 공정상의 의존을 해소하고, 안정된 소자 특성을 얻을 수 있다.
[제2 실시예]
제2 실시예에 따른 박막 트랜지스터는, 저-저항 영역(21)의 구성 및 제조 방법이 상술된 제1 실시예와 다르다는 것을 제외하고는, 도 1에 나타낸 제1 실시예에 따른 박막 트랜지스터(1)와 마찬가지의 구성을 갖는다. 따라서, 제1 실시예와 동일하거나 동등한 구성 요소들에 대해서는 동일한 참조 부호로 나타내고, 상세히 설명하지 않는다는 것을 주목해야 한다. 또한, 제1 실시예와 대응되는 공정에 대해서는, 도 1 내지 도 3c를 참조하여 설명한다.
본 실시예에 따른 박막 트랜지스터는, 저-저항 영역(21)이, 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 및 납(Pb)을 포함하는 군 중 적어도 일종을 도펀트로서 포함함으로써 저-저항화된다. 이에 의해, 박막 트랜지스터(1)는 셀프 얼라인 구조를 가지며 특성을 안정시킬 수 있다.
여기서, 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 및 납(Pb) 등의 원소가 산화물 반도체 중에 존재하는 경우에는, 이러한 원소가 도펀트로서 작용하기 때문에 산화물 반도체중의 전자 밀도를 증가시킬 수 있어, 산화물 반도체를 저-저항화할 수 있다. 이 경우에 산화물 반도체를 저-저항화하기 위해서 필요한 도펀트 농도는 1 × 1019cm-3 이상인 것이 바람직하다.
저-저항 영역(21)에는, 상술한 원소의 군 중 일종 만을 포함해도 좋고, 2종 이상을 포함해도 좋다. 또한, 저-저항 영역(21)에 포함되는 일종 이상의 원소의 도펀트 농도는, 채널 영역(20A)보다도 높은 것이 바람직하다.
제2 실시예에 따른 박막 트랜지스터(1)는, 예를 들어, 이하와 같이 제조될 수 있다.
우선, 제1 실시예와 마찬가지로, 도 2a에 나타낸 공정에 의해, 산화물 반도체막(20)을 형성한다. 계속해서, 제1 실시예와 마찬가지로, 도 2b 및 도 2c에 나타낸 공정에 의해, 산화물 반도체막(20)의 채널 영역(20A) 상에 게이트 절연막(30) 및 게이트 전극(40)을 이 순서대로 동일 형상으로 형성한다.
이후, 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에, 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 및 납(Pb)을 포함하는 군 중 적어도 일종을 도펀트로서 포함하는 저-저항 영역(21)을 형성한다.
구체적으로는, 알루미늄(Al), 인듐(In) 또는 티타늄(Ti)을 포함하는 저-저항 영역(21)의 경우에는, 제1 실시예와 마찬가지로, 도 3a 및 도 3b에 나타낸 공정에 의해 저-저항 영역(21)을 형성할 수 있다. 보다 구체적으로, 산화물 반도체막(20), 게이트 절연막(30) 및 게이트 전극(40)의 표면에, 도펀트 재료막으로서, 알루미늄(Al), 인듐(In) 또는 티타늄(Ti)으로 이루어지는 금속막(50A)을 형성한다. 이후, 금속막(50A)의 열처리를 행함으로써, 금속막(50A)이 산화되어, 산화 알루미늄, 산화 인듐 또는 산화 티타늄으로 이루어지는 고-저항막(50)이 형성된다. 이와 함께, 소스 영역(20S) 및 드레인 영역(20D)의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에, 알루미늄(Al), 인듐(In) 또는 티타늄(Ti)을 도펀트로서 포함하는 저-저항 영역(21)이 형성된다.
또한, 저-저항 영역(21)이 붕소(B), 갈륨(Ga), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 또는 납(Pb)을 포함하는 경우에 대해서도, 알루미늄(Al), 인듐(In) 또는 티타늄(Ti)과 같은 공정에 의해 저-저항 영역(21)을 형성할 수 있다. 보다 구체적으로, 산화물 반도체막(20), 게이트 절연막(30) 및 게이트 전극(40)의 표면에, 도펀트 재료막으로서, 붕소(B), 갈륨(Ga), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 또는 납(Pb)으로 구성되는 금속막 또는 비금속막(50A)을 형성한다. 이후, 금속막 또는 비금속막(50A)을 열처리함으로써, 금속막 또는 비금속막(50A)이 산화되어, 산화 붕소, 산화 갈륨, 실리콘 이산화물, 게르마늄 산화물, 산화 주석 또는 산화 납으로 구성되는 고-저항막(50)이 형성된다. 이와 함께, 소스 영역(20S) 및 드레인 영역(20D)의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에, 붕소(B), 갈륨(Ga), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 또는 납(Pb)을 포함하는 저-저항 영역(21)이 형성된다.
도 6은, 실제로 상술한 제조 방법에 의해 알루미늄(Al)을 도펀트로서 포함하는 저-저항 영역(21)을 형성함으로써, 저-저항 영역(21)의 알루미늄 농도를 SIMS법(2차 이온 질량 분석법)에 의해 측정한 결과를 나타낸 것이다. 도 6으로부터는, 산화물 반도체의 표면 부근에 가장 고농도의 알루미늄이 포함되어 있고, 표면으로부터 40nm의 깊은 영역에서도 산화물 반도체중에 1×1019cm-3 이상의 알루미늄이 포함되어 있다는 것을 알 수 있다.
저-저항 영역(21)을 형성한 후에, 제1 실시예와 마찬가지로, 도 3c에 나타낸 공정에 의해, 고-저항막(50) 상에 층간 절연막(60)을 형성한다. 이후, 도 1에 나타낸 바와 같이, 예를 들어 포토리소그래피 및 에칭 공정에 의해 각각의 층간 절연막(60) 및 고-저항막(50)에 접속 구멍을 형성한다.
이후, 층간 절연막(60)의 상에, 예를 들어 스퍼터링법에 의해, 몰리브덴(Mo) 막 또는 다른 적절한 막을 200nm 정도의 두께로 형성하고, 포토리소그래피 및 에칭 공정에 의해 미리 정해진 형상으로 형성한다. 이에 의해, 다시 도 1에 나타낸 바와 같이, 소스 전극(70S) 및 드레인 전극(70D)을 저-저항 영역(21)에 접속한다. 이상에 의해, 도 1에 나타낸 박막 트랜지스터(1)가 완성된다.
이러한 박막 트랜지스터(1)에서는, 제1 실시예와 마찬가지로, 게이트 전극(40)에 미리 정해진 임계치 전압 이상의 전압(게이트 전압)이 인가되면, 산화물 반도체막(20)의 채널 영역(20A) 내에 전류(드레인 전류)가 발생한다. 여기에서는, 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 적어도 일부에, 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 및 납(Pb)을 포함하는 군 중 적어도 일종을 도펀트로서 포함하는 저-저항 영역(21)이 제공된다. 따라서, 소자 특성이 안정화된다.
이와 같이, 제2 실시예에 따른 박막 트랜지스터(1)에는, 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 산화물 반도체막(20)의 소스 영역(20S) 및 드레인 영역(20D) 각각의 적어도 일부에, 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 및 납(Pb)을 포함하는 군 중 적어도 일종을 도펀트로서 포함하는 저-저항 영역(21)을 제공한다. 이로써, 셀프 얼라인 구조를 가지는 탑 게이트 박막 트랜지스터의 특성을 안정시킬 수 있다. 따라서, 상술된 박막 트랜지스터(1)를 사용해서 액티브 구동 방식의 디스플레이를 구성하면, 기생 용량이 저감된 셀프 얼라인 구조를 가지며 안정된 특성을 갖는 박막 트랜지스터(1)에 의해, 고품질의 디스플레이가 가능해지고, 대화면화, 고정밀화, 하이 프레임 레이트화가 가능해진다. 또한, 유지 용량이 작은 레이아웃을 적용하는 것이 가능해지고, 화소 레이아웃을 차지하는 배선 등의 비율을 줄일 수 있다. 따라서, 배선 등 간의 쇼트에 의한 결함의 발생 확률을 줄일 수 있고, 제조 수율을 높이는 것이 가능해진다.
제2 실시예의 박막 트랜지스터(1)의 제조 방법에 따르면, 산화물 반도체막(20)의 채널 영역(20A) 상에 게이트 절연막(30) 및 게이트 전극(40)을 이 순서대로 동일 형상으로 제공한다. 이후, 산화물 반도체막(20), 게이트 절연막(30) 및 게이트 전극(40)의 상에 도펀트 재료막으로서 금속막 또는 비금속막(50A)을 형성한다. 이후, 금속막 또는 비금속막(50A) 상에 열처리를 행함으로써, 금속막 또는 비금속막(50A)을 산화에 의해 고-저항막(50)으로 함과 함께, 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에, 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 및 납(Pb)을 포함하는 군 중 적어도 일종을 도펀트로서 포함하는 저-저항 영역(21)을 형성한다. 이로써, 저-저항 영역(21)을, 플라즈마 공정 등의 변동 요소가 많은 공정을 사용하지 않고 형성한다. 따라서, 종래 기술과는 다르게, 소자 특성의 플라즈마 공정으로의 의존을 해소하고, 안정된 소자 특성을 얻을 수 있다.
[제1 변형예]
도 7은 제1 변형예에 따른 박막 트랜지스터(1A)의 단면 구성을 나타낸 것이다. 박막 트랜지스터(1A)는, 고-저항막(50)을 제공하지 않음으로써 리크 전류를 저감하도록 한 것을 제외하고는, 상술된 제1 실시예에 따른 박막 트랜지스터(1)와 마찬가지의 구성, 작용 및 효과를 갖는다.
박막 트랜지스터(1A)는, 예를 들어, 이하와 같이 제조될 수 있다. 우선, 상기 제1 실시예와 마찬가지로, 도 2a 내지 도 3b에 나타낸 공정에 의해, 기판(11)상에, 산화물 반도체막(20), 게이트 절연막(30), 게이트 전극(40) 및 금속막(50A)을 형성하고, 금속막(50A)을 열처리하여 저-저항 영역(21) 및 고-저항막(50)을 형성한다. 이후, 도 8a에 나타낸 바와 같이, 에칭에 의해 고-저항막(50)을 제거한다. 여기서, 염소 등을 포함하는 가스를 사용한 건식 에칭법에 의해, 고-저항막(50) 및 완전하게 산화되지 않은 금속막(50A)을 용이하게 제거하는 것이 가능하다. 이후, 도 8b에 나타낸 바와 같이, 제1 실시예와 마찬가지로, 층간 절연막(60)을 형성한다. 이후, 도 8c에 나타낸 바와 같이, 제1 실시예와 마찬가지로, 층간 절연막(60)에 접속 구멍들을 제공하고, 소스 전극(70S) 및 드레인 전극(70D)을 저-저항 영역(21)에 접속한다.
[제3 실시예]
도 9는, 제3 실시예에 따른 박막 트랜지스터(1B)의 단면 구성을 나타낸 것이다. 박막 트랜지스터(1B)가, 기판(11) 상에, 게이트 전극(40), 게이트 절연막(30), 산화물 반도체막(20), 채널 보호막(80), 층간 절연막(60), 소스 전극(70S) 및 드레인 전극(70D)을 이 순서대로 적층한 보텀 게이트 박막 트랜지스터인 것을 제외하고, 박막 트랜지스터(1B)는 상술된 제1 실시예에 따른 박막 트랜지스터(1)와 마찬가지의 구성을 갖는다. 제1 실시예와 동일하거나 동등한 구성 요소에 대해서는 동일한 참조 번호로 나타내며, 상세히 설명하지 않는다는 것을 주목해야 한다.
채널 보호막(80)은, 산화물 반도체막(20)의 채널 영역(20A) 상에 제공된다. 채널 보호막(80)은, 예를 들어, 두께가 200nm 정도이며, 실리콘 산화막, 실리콘 질화막, 산화 알루미늄 막 또는 다른 적절한 막의 단층막 또는 이들의 적층막으로 구성될 수 있다.
박막 트랜지스터(1B)는, 예를 들어 이하와 같이 제조될 수 있다. 제1 실시예와 동일한 공정에 대해서는 제1 실시예를 참조하여 설명한다.
우선, 기판(11) 상의 전체면에, 스퍼터링법 및 성막법 등을 사용하여, 몰리브덴(Mo) 막 또는 다른 적절한 막으로 이루어지는 막을, 예를 들어 200nm 정도의 두께로 형성한다. 몰리브덴 막을, 예를 들어 포토리소그래피법을 사용해서 패터닝 함으로써, 도 10a에 나타낸 바와 같이, 게이트 전극(40)을 형성한다.
이후, 도 10a에 나타낸 바와 같이, 게이트 전극(40)을 형성한 기판(11)의 전체면에, 예를 들어 플라즈마 CVD법에 의해, 실리콘 산화막, 산화 알루미늄 막 또는 다른 적절한 막으로 이루어질 수 있는 게이트 절연막(30)을, 300nm 정도의 두께로 형성한다.
이후, 도 10b에 나타낸 바와 같이, 게이트 절연막(30) 상에, 제1 실시예와 마찬가지로, 산화물 반도체막(20)을 형성한다.
이후, 산화물 반도체막(20) 및 게이트 절연막(30)의 전체면에, 실리콘 산화막, 실리콘 질화막, 산화 알루미늄 막 또는 다른 적절한 막의 단층막 또는 적층막으로 이루어질 수 있는 채널 보호 재료막을, 200nm 정도의 두께로 형성한다. 이후, 게이트 전극(40)을 마스크로 하는 이면 노광에 의해, 도 10c에 나타낸 바와 같이, 셀프 얼라인 방식으로 게이트 전극(40)에 가까운 위치에 채널 보호막(80)을 형성한다.
채널 보호막(80)을 형성한 후에, 도 10d에 나타낸 바와 같이, 산화물 반도체막(20) 및 채널 보호막(80) 상에, 제1 실시예와 마찬가지로, 금속막(50A)을 형성한다.
이후, 도 11a에 나타낸 바와 같이, 열처리에 의해, 금속막(50A)을 산화시켜 고-저항막(50)을 형성하고, 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에, 채널 영역(20A)보다도 산소 농도가 낮은 저-저항 영역(21)을 형성한다.
저-저항 영역(21) 및 고-저항막(50)을 형성한 후에, 도 11b에 나타낸 바와 같이, 제1 실시예와 마찬가지로, 고-저항막(50) 상에 층간 절연막(60)을 형성한다.
층간 절연막(60)을 형성한 후에, 도 11c에 나타낸 바와 같이, 제1 실시예와 마찬가지로, 층간 절연막(60) 및 고-저항막(50)의 각각에 접속 구멍을 설치하고, 소스 전극(70S) 및 드레인 전극(70D)을 저-저항 영역(21)에 접속한다. 이상에 의해, 도 9에 나타낸 박막 트랜지스터(1B)가 완성된다.
제3 실시예에 따른 박막 트랜지스터(1B)의 작용 및 효과는 제1 실시예와 마찬가지이다.
[제2 변형예]
도 12는, 제2 변형예에 따른 박막 트랜지스터(1C)의 단면 구성을 나타낸 것이다. 박막 트랜지스터(1C)는, 고-저항막(50)을 제공하지 않음으로써 리크 전류를 저감하도록 한 것을 제외하고는, 상술된 제3 실시예에 따른 박막 트랜지스터(1B)와 마찬가지의 구성, 작용 및 효과를 갖는다.
박막 트랜지스터(1C)는, 예를 들어, 이하와 같이 제조될 수 있다. 우선, 제3 실시예와 마찬가지로, 도 10a 내지 도 10d에 나타낸 공정에 의해, 기판(11) 상에, 게이트 전극(40), 게이트 절연막(30), 산화물 반도체막(20), 채널 보호막(80) 및 금속막(50A)을 형성하고, 금속막(50A)을 열처리하여 저-저항 영역(21) 및 고-저항막(50)을 형성한다. 이후, 도 13a에 나타낸 바와 같이, 에칭에 의해 고-저항막(50)을 제거한다. 이후, 도 13b에 나타낸 바와 같이, 제3 실시예와 마찬가지로, 층간 절연막(60)을 형성한다. 이후, 도 13c에 나타낸 바와 같이, 제3 실시예와 마찬가지로, 층간 절연막(60)에 접속 구멍들을 제공하고, 소스 전극(70S) 및 드레인 전극(70D)을 저-저항 영역(21)에 접속한다.
[제4 실시예]
도 14는, 제4 실시예에 따른 박막 트랜지스터(1D)의 구조를 나타낸 것이다. 박막 트랜지스터(1D)는, 고-저항막(50)이 복수의 불연속인 섬 형상의 고-저항막(51)으로 구성되는 것을 제외하고는, 상술된 제1 실시예에 따른 박막 트랜지스터(1)와 마찬가지의 구성을 갖는다. 따라서, 제1 실시예와 동일하거나 동등한 구성요소에 대해서는 동일한 참조 번호로 나타내고, 상세히 설명하지 않는다는 것을 주목해야 한다.
각각의 섬 형상의 고-저항막(51)은, 예를 들어, 산화 알루미늄에 의해 구성되어 있다. 여기서, 섬 형상의 고-저항막(51)은, 반드시 두께 방향의 전체가 산화 알루미늄에 의해 구성될 필요는 없다. 예를 들어, 섬 형상의 고-저항막(51)은, 도 15에 나타낸 바와 같이, 이의 상면만이 산화 알루미늄으로 구성되는 산화부(53A)가 되므로, 상기 상면 이외의 부분(하부)은 금속 알루미늄으로 구성되는 미산화부(53B)이여도 좋다. 대안으로서, 섬 형상의 고-저항막(51)은, 도 16에 나타낸 바와 같이, 이의 상면 및 측면이 각각 산화 알루미늄으로 이루어지는 산화부(53A)이며, 상기 상면 및 측면 이외의 부분(중심부)은 금속 알루미늄으로 이루어지는 미산화부(53B)이여도 좋다.
인접하는 섬 형상의 고-저항막(51)의 사이에는 간극(52)이 존재한다. 이 간극(52)에 의해 인접하는 섬 형상의 고-저항막(51)은 물리적으로 서로 분리되어, 각각의 섬 형상의 고-저항막(51)은 인접하는 섬 형상의 고-저항막(51)이 2차원적으로 서로 연결되지 않는 섬 형상의 구조로 되어 있다. 그로 인해, 섬 형상의 고-저항막(51)끼리는 면내 방향으로 전기가 도통되지 않아, 게이트 전극(40)으로부터 소스 전극(70S) 또는 게이트 전극(40)으로부터 드레인 전극(70D)으로 전류 리크를 차단하는 것이 가능해진다. 섬 형상의 고-저항막(51) 및 간극(52)의 평면 형상은 특별히 한정되지 않는다. 섬 형상의 고-저항막(51) 및 간극(52)은 각각 불규칙한 평면 형상이여도 좋다.
복수의 섬 형상의 고-저항막(51)은, 게이트 전극(40)과 산화물 반도체막(20)과의 사이(게이트 절연막(30)의 측면)의 적어도 한 곳에서, 간극(52)에 의해 서로 분리되어 있는 것이 바람직하다. 바꿔 말하면, 섬 형상의 고-저항막(51)의 가장 긴 변은 게이트 절연막(30)의 두께보다 길이가 짧은 것이 바람직하다. 이는 후술하는 제조 공정에서 섬 형상의 금속막(51A)이 완전하게 산화되지 않아, 섬 형상의 고-저항막(51)의 내부에 금속으로 구성되는 미산화부(53B)가 잔존하는 경우에, 섬 형상의 고-저항막(51)의 미산화부(53B)가 게이트 전극(40)의 측면과 저-저항 영역(21)의 상면의 양쪽에 접촉함으로써, 게이트 전극(40)과 소스 전극(70S) 또는 게이트 전극(40)과 드레인 전극(70D)의 사이에서 단락이 발생될 우려를 방지한다.
박막 트랜지스터(1D)는, 예를 들어 이하와 같이 제조될 수 있다.
도 18a 내지 도 18c는 도 14에 나타낸 박막 트랜지스터(1D)의 제조 방법을 공정순으로 나타낸 것이다. 또한, 제1 실시예와 동일한 공정에 대해서는 도 2a 내지 도 2c를 참조하여 설명한다는 것에 주목해야 한다.
우선, 제1 실시예와 마찬가지로, 도 2a에 나타낸 공정에 의해 산화물 반도체막(20)을 형성한다. 이후, 제1 실시예와 마찬가지로, 도 2b 및 도 2c에 나타낸 공정에 의해, 산화물 반도체막(20)의 채널 영역(20A) 상에 게이트 절연막(30) 및 게이트 전극(40)을 이 순서대로 동일 형상으로 형성한다.
이후, 도 18a에 나타낸 바와 같이, 산화물 반도체막(20), 게이트 절연막(30) 및 게이트 전극(40)의 표면에, 알루미늄(Al)으로 이루어지는 복수의 섬 형상의 금속막(51A)으로 구성되는 금속막(50A)을 형성한다. 도 19a는, 복수의 섬 형상의 금속막(51A)으로 구성되는 금속막(50A)를 확대해서 개략적으로 나타낸 것이다. 복수의 섬 형상의 금속막(51A)의 사이에는 간극(52)이 발생한다.
금속막(50A)의 형성 방법으로서는 진공 성막법 및 스퍼터링법과 같은 방법이 적합하다. 복수의 섬 형상의 금속막(51A)으로 구성되는 금속막(50A)를 형성하는 방법으로서 가장 적합한 것은 스퍼터링법이다. 도 20은 스퍼터링법에서의 손톤 모델(Thornton's model)을 나타내며, 여기서, T는 기판 온도이며, Tm은 재료의 융점이다. 스퍼터링법에서는, 기판의 온도 및 스퍼터링 가스로 역할하는 아르곤(Ar)의 압력을 변화시킴으로써, 형성되는 막의 결정성 및 입경 분포에 차이가 발생한다. T/Tm이 크고, 아르곤의 압력이 낮은 경우, 즉 스퍼터링되는 입자의 에너지가 지극히 크고, 또한 기판상에서 금속막이 움직이기 쉬운 조건의 경우에는, "ZONE3"라 칭하는 상태가 되어, 지극히 치밀한 막이 형성된다. 한편, T/Tm이 작고, 아르곤의 압력이 높은 조건의 경우에는, "ZONE1"라 칭하는 상태가 된다. "ZONE1"의 상태에서는, 막을 매우 두껍게 해도 거친(rough) 상태이다. 즉, 초기 형성 과정에서는 섬 형상의 막을 형성하는 것이 가능해진다. 따라서, 금속막(50A)을 성막할 때에, 기판 온도 및 아르곤의 압력을 적절하게 조정함으로써, 복수의 섬 형상의 금속막(51A)으로 구성되는 금속막(50A)을 형성하는 것이 가능하다.
이후, 도 18b에 나타낸 바와 같이, 제1 실시예와 마찬가지로 열처리를 행함으로써, 금속막(50A)의 복수의 섬 형상의 금속막(51A)이 산화되어, 산화 알루미늄으로 구성되는 복수의 섬 형상의 고-저항막(51)을 갖는 고-저항막(50)이 형성된다. 이와 함께, 소스 영역(20S) 및 드레인 영역(20D)의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에, 알루미늄을 도펀트로서 포함하거나 채널 영역(20A)보다도 산소 농도가 낮은 저-저항 영역(21)이 형성된다.
도 19b는, 금속막(50A)의 산화를 확대해서 개략적으로 나타낸 것이다. 금속막(50A)의 복수의 섬 형상의 금속막(51A)은, 분위기 중의 산소 O2 및 하지층으로서 역할하는 산화물 반도체막(20) 내의 산소 O를 흡수하여 산화된다. 여기서, 각각의 섬 형상의 금속막(51A)은 흡수된 산소의 양에 따라 체적이 증대한다. 또한, 복수의 섬 형상의 금속막(51A)으로 구성되는 금속막(50A)은, 산소와 접촉하는 표면적이 커진다. 따라서, 보다 산화가 진행하기 쉬워져, 이 점으로부터도 리크를 억제하는 것이 가능해진다. 한편, 산화물 반도체막(20)에서는, 각각의 섬 형상의 금속막(51A)의 바로 아래에 저-저항 영역(21)이 형성된다.
도 19c는, 금속막(50A)의 산화에 의해, 복수의 섬 형상의 고-저항막(51)으로 구성되는 고-저항막(50)이 형성되며, 산화물 반도체막(20)에 저-저항 영역(21)이 형성된 상태를 확대해서 개략적으로 나타낸 것이다. 섬 형상의 고-저항막(51)은 산화에 의해 팽창하는 한편, 간극(52)은 축소한다. 그로 인해, 섬 형상의 고-저항막(51) 중에는, 간극(52)에 의해 인접하는 섬 형상의 고-저항막(51)과 이격되는 섬 형상의 고-저항막(51)이 있을 수 있으며, 간극(52)이 소실해서 인접하는 섬 형상의 고-저항막(51)과 연결되는 섬 형상의 고-저항막(51)도 존재할 수 있다.
저-저항 영역(21)을 형성한 후에, 제1 실시예와 마찬가지로, 도 18c에 나타낸 바와 같이, 고-저항막(50) 상에 층간 절연막(60)을 형성한다. 이후, 도 14에 나타낸 바와 같이, 예를 들어 포토리소그래피 및 에칭에 의해 층간 절연막(60)에 접속 구멍들을 형성한다.
이후, 층간 절연막(60)의 상에, 예를 들어 스퍼터링법에 의해, 몰리브덴(Mo) 막 또는 다른 적절한 막을 200nm 정도의 두께로 형성하고, 포토리소그래피 및 에칭에 의해 미리 정해진 형상으로 성형한다. 이에 의해, 도 14에 나타낸 바와 같이, 소스 전극(70S) 및 드레인 전극(70D)을 저-저항 영역(21)에 접속한다.
도 19d는 복수의 섬 형상의 고-저항막(51) 상에 소스 전극(70S) 및 드레인 전극(70D)을 형성한 상태를 나타낸 것이다. 복수의 섬 형상의 고-저항막(51)은 간극(52)에 의해 서로 분리되어 있으므로, 이 간극(52)을 통하여 소스 전극(70S) 및 드레인 전극(70D)이 저-저항 영역(21)과 접속된다. 따라서, 소스 전극(70S)과 저-저항 영역(21)과의 콘택트 저항 및 드레인 전극(70D)과 저-저항 영역(21)과의 콘택트 저항이 작아져, 저-저항 영역(21) 상의 섬 형상의 고-저항막(51)을 제거하는 공정이 불필요하게 된다. 이상에 의해, 도 14에 나타낸 박막 트랜지스터(1D)가 완성된다.
이러한 박막 트랜지스터(1D)에서는, 제1 실시예와 마찬가지로, 게이트 전극(40)에 미리 정해진 임계치 전압 이상의 전압(게이트 전압)이 인가되면, 산화물 반도체막(20)의 채널 영역(20A) 내에 전류(드레인 전류)가 발생한다. 여기에서는, 고-저항막(50)이 복수의 불연속인 섬 형상의 고-저항막(51)에 의해 구성되며, 인접하는 섬 형상의 고-저항막(51)은 간극(52)에 의해 물리적으로 서로 분리되어 있다. 따라서, 섬 형상의 고-저항막(51)끼리는 전기가 도통되지 않는다. 따라서, 게이트 전극(40)으로부터 소스 전극(70S) 또는 게이트 전극(40)으로부터 드레인 전극(70D)으로 전류 리크가 차단되어, 트랜지스터 특성이 향상된다.
도 21a는, 상술한 제조 방법에 의해, 복수의 섬 형상의 고-저항막(51)으로 구성되는 고-저항막(50)을 갖는 실제로 제작된 박막 트랜지스터(1D)의 특성을 조사한 결과를 나타낸 것이다. 여기서, 우선, 유리 기판으로 이루어진 기판(11) 상에 버퍼층으로서 PECVD(plasma-enhanced chemical vapor deposition) 법에 의해 두께 200nm의 산화 실리콘(SiO2)막을 형성하였다. 이후, 두께 40nm의 InGaZnO막으로 이루어지는 산화물 반도체막(20)을 형성하였다. 이후, 두께 5nm의 알루미늄 막으로 이루어지는 금속막(50A)을 형성하였다. 금속막(50A)의 성막 조건은, 기판 온도 약 100℃, 아르곤 압력 약 0.5Pa이다. 이 경우, 알루미늄의 융점은 660℃ 정도이기 때문에, T/Tm = 0.15가 된다. 아르곤 압력이 낮으므로, 도 20에 나타낸 손톤 모델에서의 "ZONE T(transition)"에서 성막되었을 가능성이 높았다. 그러나, 성막 후의 금속막(50A)의 단면을 조사한 바, 복수의 불연속인 섬 형상의 금속막(51A)이 형성되어 있는 것이 확인되었다. 또한, 아르곤 압력을 좀더 높게 하는 것으로 "ZONE1"에서의 성막이 가능해지고, 금속막(50A)의 두께를 두껍게 하는 것이 가능해졌다고 생각된다. 이후, 금속막(50A)에 대한 열처리로서, 약 30%의 산소 분위기하에서, 300℃로 1시간 동안 어닐링을 행함으로써 저-저항 영역(21)을 형성하였다.
한편, 금속막의 형성 및 열처리를 행하지 않고 다른 박막 트랜지스터를 제작하여, 트랜지스터 특성을 조사하였고, 그 결과를 도 21b에 나타낸다.
도 21a 및 도 21b로부터 알 수 있는 바와 같이, 복수의 섬 형상의 금속막(51A)으로 구성되는 금속막(50A)의 열처리에 의해, 저-저항 영역(21)을 형성하고 복수의 섬 형상의 고-저항막(51)으로 구성되는 고-저항막(50)을 형성한 박막 트랜지스터(1D)에서는, 금속막의 형성 및 열처리를 행하지 않은 박막 트랜지스터에 비하여, 트랜지스터의 온 전류가 두자리 이상 증가되었다. 즉, 고-저항막(50)이 복수의 섬 형상의 고-저항막(51)으로 구성되는 박막 트랜지스터(1D)라 하더라도, 제1 실시예와 마찬가지로, 셀프 얼라인 구조에 의해 기생 용량을 저감함과 함께 소자 특성이 안정된 박막 트랜지스터(1D)를 실현할 수 있는 것을 알았다.
도 22a 및 도 22b는, 금속막(50A)의 두께를 5nm 또는 10nm로 변화시킴으로써, 고-저항막(50)의 두께가 상이한 박막 트랜지스터(1D)를 제작하고, 박막 트랜지스터(1D)에 대해서, 소스-드레인 전류(Id) 및 게이트-드레인 전류(Ig)를 조사한 결과를 나타낸 것이다. 도 22a 및 도 22b로부터 알 수 있는 바와 같이, 금속막(50A)의 두께를 10nm로 한 박막 트랜지스터(1D)의 경우에는, 금속막(50A)의 두께를 5nm로 한 박막 트랜지스터(1D)의 경우에 비해서 트랜지스터의 오프 시의 전류가 크므로, 소스 전극(70S)과 드레인 전극(70D)과의 연결이 시사되어 있다. 또한, 10nm의 금속막(50A) 두께를 가지는 박막 트랜지스터(1D)에서는, Ig로 나타낸 리크 전류가 상당히 크므로, 이는 고-저항막(50)이 리크 패스(leakage path)로 역할한다는 것이 명확하다. 즉, 금속막(50A)을 5nm 이하의 두께로 형성함으로써, 리크를 저감하여, 트랜지스터 특성을 향상시킬 수 있다는 것을 알았다.
제4 실시예에 따르면, 고-저항막(50)이 복수의 섬 형상의 고-저항막(51)에 의해 구성된다. 따라서, 제1 실시예의 효과에 부가하여, 리크 전류를 저감하고, 트랜지스터 특성을 향상시킬 수 있다. 또한, 소스 전극(70S)과 저-저항 영역(21)과의 콘택트 저항 및 드레인 전극(70D)과 저-저항 영역(21)과의 콘택트 저항을 저감함으로써, 저-저항 영역(21) 상의 섬 형상의 고-저항막(51)을 제거하는 공정이 불필요하게 된다. 따라서, 제조 공정이 간소화된다.
[제3 변형예]
도 23a 내지 도 24b는 제3 변형예에 따른 박막 트랜지스터(1D)의 제조 방법을 공정순으로 나타낸 것이다. 이러한 변형예에 따른 제조 방법은 상술된 제4 실시 예와는 고-저항막(50)을 형성하는 방법이 다른 것이다. 또한, 제1 실시예와 대응되는 제조 공정에 대해서는, 도 2a 내지 도 2c를 참조하여 설명한다는 것을 주목해야 한다.
우선, 제1 실시예와 마찬가지로, 도 2a에 나타낸 공정에 의해, 산화물 반도체막(20)을 형성한다. 이후, 제1 실시예와 마찬가지로, 도 2b 및 도 2c에 나타낸 공정에 의해, 산화물 반도체막(20)의 채널 영역(20A) 상에 게이트 절연막(30) 및 게이트 전극(40)을 이 순서대로 동일 형상으로 형성한다.
이후, 도 23a에 나타낸 바와 같이, 산화물 반도체막(20), 게이트 절연막(30) 및 게이트 전극(40)의 표면에, 알루미늄(Al)으로 구성되는 금속막(50A)을, 균일한 연속막으로서 형성한다.
이후, 도 23b에 나타낸 바와 같이, 예를 들어 포토리소그래피 및 에칭 공정에 의해 금속막(50A)을 패터닝함으로써, 금속막(50A)을 복수의 섬 형상의 금속막(51A)으로 분할한다. 복수의 섬 형상의 금속막(51A)의 사이에는 간극(52)을 설치하고, 이 간극(52)을 이용하여 복수의 섬 형상의 금속막(51A)을 서로 물리적으로 분리한다.
복수의 섬 형상의 금속막(51A)을 형성한 후에, 도 24a에 나타낸 바와 같이, 제1 실시예와 마찬가지로 열처리를 행함으로써, 금속막(50A)의 복수의 섬 형상의 금속막(51A)이 산화되어, 산화 알루미늄으로 구성되는 복수의 섬 형상의 고-저항막(51)을 갖는 고-저항막(50)이 형성된다. 이와 함께, 소스 영역(20S) 및 드레인 영역(20D)의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에, 알루미늄을 도펀트로서 포함하거나 채널 영역(20A)보다도 산소 농도가 낮은 저-저항 영역(21)이 형성된다.
저-저항 영역(21)을 형성한 후에, 제1 실시예와 마찬가지로, 도 24b에 나타낸 바와 같이, 고-저항막(50) 상에 층간 절연막(60)을 형성한다. 이후, 도 14에 나타낸 바와 같이, 예를 들어 포토리소그래피 및 에칭에 의해 층간 절연막(60)에 접속 구멍들을 형성한다.
이후, 층간 절연막(60)의 상에, 예를 들어 스퍼터링법에 의해, 몰리브덴(Mo) 막 또는 다른 적절한 막을 200nm 정도의 두께로 형성하고, 포토리소그래피 및 에칭에 의해 미리 정해진 형상으로 성형한다. 이에 의해, 도 14에 나타낸 바와 같이, 소스 전극(70S) 및 드레인 전극(70D)을 저-저항 영역(21)에 접속한다. 복수의 섬 형상의 고-저항막(51)은 간극(52)에 의해 서로 분리되어 있으므로, 이 간극(52)을 통하여 소스 전극(70S)과 드레인 전극(70D)이 저-저항 영역(21)과 접속된다. 따라서, 소스 전극(70S)과 저-저항 영역(21)과의 콘택트 저항 및 드레인 전극(70D)과 저-저항 영역(21)과의 콘택트 저항이 작아져, 저-저항 영역(21) 상의 섬 형상의 고-저항막(51)을 제거하는 공정이 불필요하게 된다. 이상에 의해, 도 14에 나타낸 박막 트랜지스터(1D)가 완성된다.
[제4 변형예]
도 25a 내지 도 26b는 제4 변형예에 따른 박막 트랜지스터(1D)의 제조 방법을 공정순으로 나타낸 것이다. 이러한 변형예에 따른 제조 방법은 상술된 제4 실시예와는 고-저항막(50)을 형성하는 방법이 다른 것이다. 제1 실시예와 대응하는 제조 공정에 대해서는, 도 2a 내지 도 2c를 참조하여 설명한다는 것을 주목해야 한다.
우선, 제1 실시예와 마찬가지로, 도 2a에 나타낸 공정에 의해, 산화물 반도체막(20)을 형성한다. 이후, 제1 실시예와 마찬가지로, 도 2b 및 도 2c에 나타낸 공정에 의해, 산화물 반도체막(20)의 채널 영역(20A) 상에 게이트 절연막(30) 및 게이트 전극(40)을 이 순서대로 동일 형상으로 형성한다.
이후, 도 25a에 나타낸 바와 같이, 산화물 반도체막(20), 게이트 절연막(30) 및 게이트 전극(40)의 표면에, 알루미늄(Al)으로 구성되는 금속막(50A)을, 균일한 연속막으로서 형성한다.
이후, 도 25b에 나타낸 바와 같이, 제1 실시예와 마찬가지로 열처리를 행함으로써, 금속막(50A)이 산화되어 고-저항막(50)이 형성된다. 이와 함께, 소스 영역(20S) 및 드레인 영역(20D)의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에, 알루미늄을 도펀트로서 포함하거나 채널 영역(20A)보다도 산소 농도가 낮은 저-저항 영역(21)이 형성된다.
이후, 도 26a에 나타낸 바와 같이, 예를 들어 포토리소그래피 및 에칭 공정에 의해 고-저항막(50)을 패터닝 함으로써, 고-저항막(50)을 복수의 섬 형상의 고-저항막(51)으로 분할한다. 복수의 섬 형상의 고-저항막(51)의 사이에는 간극(52)이 설치되고, 이 간극(52)을 이용하여 복수의 섬 형상의 고-저항막(51)을 서로 물리적으로 분리한다.
복수의 섬 형상의 고-저항막(51)을 형성한 후에, 제1 실시예와 마찬가지로, 도 26b에 나타낸 바와 같이, 고-저항막(50) 상에 층간 절연막(60)을 형성한다. 이후, 도 14에 나타낸 바와 같이, 예를 들어 포토리소그래피 및 에칭 공정에 의해 층간 절연막(60)에 접속 구멍들을 형성한다.
이후, 층간 절연막(60)의 상에, 예를 들어 스퍼터링법에 의해, 몰리브덴(Mo) 막 또는 다른 적절한 막을 200nm 정도의 두께로 형성하고, 포토리소그래피 및 에칭 공정에 의해 미리 정해진 형상으로 성형한다. 이에 의해, 도 14에 나타낸 바와 같이, 소스 전극(70S) 및 드레인 전극(70D)을 저-저항 영역(21)에 접속한다. 복수의 섬 형상의 고-저항막(51)은 간극(52)에 의해 서로 분리되어 있으므로, 이 간극(52)을 통하여 소스 전극(70S)과 드레인 전극(70D)이 저-저항 영역(21)에 접속된다. 따라서, 소스 전극(70S)과 저-저항 영역(21)과의 콘택트 저항 및 드레인 전극(70D)과 저-저항 영역(21)과의 콘택트 저항이 작아져, 저-저항 영역(21) 상의 섬 형상의 고-저항막(51)을 제거하는 공정이 불필요하게 된다. 이상에 의해, 도 14에 나타낸 박막 트랜지스터(1D)가 완성된다.
[제5 실시예]
도 27은 제5 실시예에 따른 박막 트랜지스터(1E)의 단면 구조를 나타낸 것이다. 박막 트랜지스터(1E)가 기판(11) 상에, 게이트 전극(40), 게이트 절연막(30), 산화물 반도체막(20), 채널 보호막(80), 층간 절연막(60), 소스 전극(70S) 및 드레인 전극(70D)을 이 순서대로 적층한 보텀 게이트 박막 트랜지스터라는 점을 제외하고, 박막 트랜지스터(1E)는 상술된 제3 및 제4 실시예에 따른 각각의 박막 트랜지스터(1B 및 1D)와 마찬가지의 구성을 갖는다. 제3 및 제4 실시예와 동일하거나 동등한 구성 요소에 대해서는 동일한 참조 번호로 나타내며, 상세히 설명하지 않는다는 것을 주목해야 한다.
박막 트랜지스터(1E)는, 예를 들어 이하와 같이 제조될 수 있다. 또한, 제1 또는 제3 실시예와 동일한 공정에 대해서는 제1 또는 제3 실시예를 참조하여 설명한다는 것을 주목해야 한다.
우선, 제3 실시예와 마찬가지로, 도 10a에 나타낸 공정에 의해, 도 28a에 나타낸 바와 같이, 기판(11) 상에 게이트 전극(40)과 게이트 절연막(30)을 이 순서대로 형성한다.
이후, 제3 실시예와 마찬가지로, 도 10b에 나타낸 공정에 의해, 도 28b에 나타낸 바와 같이 게이트 절연막(30) 상에 산화물 반도체막(20)을 형성한다.
이후, 제3 실시예와 마찬가지로, 도 10c에 나타낸 공정에 의해 도 28c에 나타낸 바와 같이 산화물 반도체막(20) 상에 채널 보호막(80)을 형성한다.
이후, 제4 실시예와 마찬가지로, 도 18a에 나타낸 공정에 의해, 도 28d에 나타낸 바와 같이 산화물 반도체막(20), 채널 보호막(80) 및 게이트 절연막(30) 상에 복수의 섬 형상의 금속막(51A)으로 구성되는 금속막(50A)을 형성한다.
이후, 제4 실시예와 마찬가지로, 도 18b에 나타낸 공정에 의해, 도 29a에 나타낸 바와 같이 열처리에 의해 금속막(50A)의 복수의 섬 형상의 금속막(51A)을 산화시켜, 복수의 섬 형상의 고-저항막(51)으로 구성되는 고-저항막(50)을 형성한다. 이와 함께, 소스 영역(20S) 및 드레인 영역(20D)의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부 또는 전체에, 채널 영역(20A)보다도 산소 농도가 낮은 저-저항 영역(21)을 형성한다.
저-저항 영역(21) 및 고-저항막(50)을 형성한 후에, 도 29b에 나타낸 바와 같이, 제1 실시예와 마찬가지로, 고-저항막(50) 상에 층간 절연막(60)을 형성한다.
층간 절연막(60)을 형성한 후에, 도 29c에 나타낸 바와 같이, 제1 실시예와 마찬가지로 층간 절연막(60)에 접속 구멍들을 설치하고, 소스 전극(70S) 및 드레인 전극(70D)을 저-저항 영역(21)에 접속한다. 이상에 의해, 도 27에 나타낸 박막 트랜지스터(1E)가 완성된다.
[제1 적용예]
도 30은, 박막 트랜지스터들(1 내지 1E) 중의 임의의 하나를 구동 소자로서 구비한 디스플레이 장치(90)의 회로 구성을 나타내는 것이다. 디스플레이 장치(90)는, 예를 들어 액정 디스플레이 및 유기 EL 디스플레이 등의 디스플레이일 수 있다. 디스플레이 장치(90)는 구동 패널(91) 상에 매트릭스 형상으로 배치된 복수의 화소(10R, 10G, 10B)와, 이들의 화소(10R, 10G, 10B)를 구동시키기 위한 각종 구동 회로가 제공된 것이다. 화소(10R, 10G, 10B)는 각각 적색(R: Red), 녹색(G: Green) 및 청색(B: Blue)의 색을 발광하는 액정 디스플레이 소자 및 유기 EL 소자 등의 소자일 수 있으며, 색의 수 및 종류는 이들 색상으로 제한되지 않는다. 그래서, 이들 3개의 화소(10R, 10G, 10B)를 하나의 픽셀로서 집합하여 복수의 픽셀을 가지는 디스플레이 영역(110)이 구성된다. 구동 패널(91) 위에는, 구동 회로로서, 예를 들어 영상 디스플레이용의 드라이버로서 각각 역할하는 신호선 구동 회로(120) 및 주사선 구동 회로(130)와, 화소 구동 회로(150)가 제공되어 있다. 이 구동 패널(91)에는, 도시하지 않은 밀봉 패널이 부착되어 있어, 이 밀봉 패널에 의해 화소(10R, 10G, 10B) 및 상기 구동 회로가 밀봉되어 있다.
도 31은 화소 구동 회로(150)의 등가 회로도이다. 화소 구동 회로(150)는 트랜지스터(Tr1 및 Tr2)가 배치된 액티브형의 구동 회로이다. 각각의 트랜지스터(Tr1 및 Tr2)는 상술된 박막 트랜지스터들(1 내지 1E) 중의 임의의 하나이다. 트랜지스터(Tr1 및 Tr2)의 사이에는 캐패시터(Cs)가 제공된다. 제1 전원 라인(Vcc)과 제2 전원 라인(GND)의 사이에는, 화소(10R)(또는 화소(10G 또는 10B))가 트랜지스터(Tr1)에 직렬로 접속되어 있다. 화소 구동 회로(150)에서는, 열 방향으로 신호선(120A)이 더 복수 배치되며, 행 방향으로 주사선(130A)이 더 복수 배치되어 있다. 각각의 신호선(120A)은 신호선 구동 회로(120)에 접속되어, 이 신호선 구동 회로(120)로부터 신호선(120A)을 통해서 트랜지스터(Tr2)의 소스 전극에 회로 화상 신호들이 공급되도록 되어 있다. 각각의 주사선(130A)은 주사선 구동 회로(130)에 접속되어, 이 주사선 구동 회로(130)로부터 주사선(130A)을 통해서 트랜지스터(Tr2)의 게이트 전극에 회로 주사 신호들이 순차적으로 공급되도록 되어 있다. 디스플레이 장치(90)에서는, 각각의 트랜지스터(Tr1 및 Tr2)가 상기 실시예 및 변형예에 따른 박막 트랜지스터(1 내지 1E) 중의 임의의 하나에 의해 구성된다. 따라서, 셀프 얼라인 구조에 의해 기생 용량이 감소되고 특성이 안정된 박막 트랜지스터(1 내지 1E) 중의 임의의 하나에 의해, 고품질의 디스플레이가 가능해진다. 이러한 디스플레이 장치(90)는, 예를 들어 이하의 적용예 2 내지 6에 나타낸 전자 기기에 탑재될 수 있다.
[제2 적용예]
도 32는 텔레비전 장치의 외관을 나타낸 것이다. 이 텔레비전 장치에는, 예를 들어, 프론트 패널(310) 및 필터 유리(320)를 포함하는 영상 디스플레이 화면부(300)가 제공된다.
[제3 적용예]
도 33a 내지 도 33b는 각각 디지털 스틸 카메라의 외관을 나타낸 것이다. 이 디지털 스틸 카메라에는, 예를 들어, 플래시용의 발광부(410), 디스플레이부(420), 메뉴 스위치부(430) 및 셔터 버튼(440)이 제공된다.
[제4 적용예]
도 34는 노트북형 퍼스널 컴퓨터의 외관을 나타낸 것이다. 이 노트북형 퍼스널 컴퓨터에는, 예를 들어, 본체(510)와, 문자 등의 입력 조작을 위한 키보드(520)와, 화상을 디스플레이하는 디스플레이부(530)가 제공된다.
[제5 적용예]
도 35는 비디오 카메라의 외관을 나타낸 것이다. 이 비디오 카메라에는, 예를 들어, 본체부(610)와, 본체부(610)의 전방측면에 설치된 피사체 촬영용의 렌즈(620)와, 촬영 시작/정지 스위치(630)와, 디스플레이부(640)가 제공된다.
[제6 적용예]
도 36a 내지 도 36g는 각각 휴대 전화기의 외관을 나타낸 것이다. 이 휴대 전화기는, 예를 들어, 상측 하우징(710)과 하측 하우징(720)을 연결부(또는 힌지부) (730)로 연결한 것이며, 예를 들면 디스플레이(740), 서브 디스플레이(750), 픽처 라이트(picture light; 760) 및 카메라(770)를 갖는다.
이상, 실시예, 변형예 및 적용예를 참조하여 본 출원을 설명했지만, 본 발명은 이들에 한정되는 것이 아니고, 다양한 변형이 가능하다. 예를 들어, 상술된 실시예 등에서는, 저-저항 영역(21)이 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 일부에 제공되어 있는 경우에 대해서 설명하였다. 그러나, 저-저항 영역(21)은 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 적어도 일부에 제공되어 있어도 좋다. 예를 들어, 저-저항 영역(21)은, 도 37에 나타낸 바와 같이, 소스 영역(20S) 및 드레인 영역(20D) 각각의 상면으로부터 깊이 방향으로 연장하는 소스 영역(20S) 및 드레인 영역(20D) 각각의 전체에 제공되어 있어도 좋다.
또한, 상술된 실시예 등에서는, 산화물 반도체막(20)이 기판(11) 상에 직접 제공되어 있다. 그러나, 산화물 반도체막(20)은, 기판(11) 상에 실리콘 이산화막, 실리콘 질화막 및 산화 알루미늄 막 등의 절연막을 사이에 두어도 된다. 이에 의해, 기판(11)으로부터 산화물 반도체막(20) 내로, 불순물 및 수분 등의 영향을 미치는 인자들이 확산하는 것을 억제할 수 있다.
상술된 실시예 등에서 여러 층의 재료 및 두께와, 성막 방법과, 성막 조건은 예시를 위한 것이며 한정되는 것이 아니다. 다른 재료, 두께, 성막법 및 성막 조건을 채용해도 좋다.
액정 디스플레이 및 유기 EL 디스플레이 외에, 본 출원은 무기 EL 소자, 전해 석출(electrodeposition)형 디스플레이 소자 및 전기 변색(electrochromic)형 디스플레이 소자 등의 다른 디스플레이 소자를 이용하는 디스플레이 장치에 적용될 수 있다.
본 출원은 예시적 실시예 등의 관점에서 설명되었으나, 이러한 실시예 등으로 제한되는 것은 아니다. 당업자라면, 이하의 청구 범위에 의해 규정된 바와 같이, 본 출원의 범위를 벗어남 없이, 상술된 실시예 등에서 변형이 있을 수 있다는 것을 이해할 수 있다. 청구 범위의 한정은 청구 범위에 사용된 언어에 기초하여 광의의 의미로 해석되어야 하며, 본 명세서에 설명되거나 본 출원을 실행하는 동안의 예로 제한되지 않으며, 이 예들은 비-배타적으로 이루어져야 한다. 예컨대, 이러한 개시에 있어서, "바람직한" 등의 용어는 비-배타적인 것으로, "바람직하게"를 의미하는 것이며, 이로써 한정되는 것은 아니다. 제1, 제2 등의 용어를 사용한 것은 임의의 순서 또는 중요도를 나타낸 것이 아니라, 하나의 구성요소를 다른 구성요소와 구별하기 위하여 제1, 제2 등을 사용한 것이다. 또한, 이러한 개시에서의 성분 또는 구성요소 없음(no element or component)은 성분 또는 구성요소가 이하의 청구범위에 명확히 기술되었는지에 관계없이 대중에게 헌정된다는 것을 의도한다.

Claims (22)

  1. 박막 트랜지스터로서,
    소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층을 포함하며,
    상기 소스 및 드레인 영역들의 일부는 채널 영역보다 낮은 산소 농도를 갖는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 및 드레인 영역들의 일부는 상기 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 연장하는 저-저항 영역인, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 저-저항 영역은 상기 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 10nm 이내로 연장되는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 소스 및 드레인 영역들의 적어도 일부에 형성되는 고-저항 재료층을 더 포함하는, 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 고-저항 재료층은 산화 티타늄, 산화 알루미늄 및 산화 인듐으로 이루어진 군으로부터 선택되는, 박막 트랜지스터.
  6. 제4항에 있어서,
    상기 고-저항 재료층은 복수의 섬 형상의 금속막을 포함하는, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 섬 형상의 금속막은 간극이 제공되도록 이격되어 있는, 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 소스 및 드레인 영역들의 일부는 상기 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 연장하는 저-저항 영역이며, 상기 섬 형상의 금속막의 제1 부분은 상기 저-저항 영역과 접촉하고, 상기 섬 형상의 금속막의 제2 부분은 게이트 전극과 접촉하는, 박막 트랜지스터.
  9. 제1항에 있어서,
    절연층을 더 포함하는, 박막 트랜지스터.
  10. 제1항에 있어서,
    소스 전극 및 드레인 전극을 더 포함하는, 박막 트랜지스터.
  11. 제1항에 있어서,
    상기 박막 트랜지스터는 탑(top) 게이트 구조와 보텀(bottom) 게이트 구조 중 어느 하나로 구성되는, 박막 트랜지스터.
  12. 박막 트랜지스터로서,
    소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층을 포함하며,
    상기 소스 영역 및 드레인 영역들의 일부는 알루미늄, 붕소, 갈륨, 인듐, 티타늄, 실리콘, 게르마늄, 주석, 납 및 이들의 혼합물로 이루어진 군으로부터 선택되는 도펀트를 포함하는, 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 소스 및 드레인 영역들의 일부는 상기 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 연장하는 저-저항 영역인, 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 저-저항 영역은 상기 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 적어도 30nm 이내로 연장하는, 박막 트랜지스터.
  15. 제12항에 있어서,
    상기 소스 및 드레인 영역들의 적어도 일부에 형성되는 고-저항 재료층을 더 포함하는, 박막 트랜지스터.
  16. 제15항에 있어서,
    상기 고-저항 재료층은 티타늄, 알루미늄 및 인듐으로 이루어진 군으로부터 선택된 성분과, 붕소와, 갈륨과, 실리콘과, 게르마늄과, 주석과, 납을 포함하는, 박막 트랜지스터.
  17. 제15항에 있어서,
    상기 고-저항 재료층은 복수의 섬 형상의 금속막과 복수의 섬 형상의 비금속막 중 어느 하나를 포함하는, 박막 트랜지스터.
  18. 제17항에 있어서,
    상기 섬 형상의 금속막과 상기 섬 형상의 비금속막 중 어느 하나는 간극을 제공하도록 이격되어 있는, 박막 트랜지스터.
  19. 제18항에 있어서,
    상기 소스 및 드레인 영역들의 일부는 상기 소스 및 드레인 영역들의 상면으로부터 깊이 방향으로 연장하는 저-저항 영역이며, 상기 섬 형상의 금속막과 상기 섬 형상의 비금속막 중 어느 하나의 제1 부분은 상기 저-저항 영역과 접촉하고, 상기 섬 형상의 금속막과 상기 섬 형상의 비금속막의 어느 하나의 제2 부분은 게이트 전극과 접촉하는, 박막 트랜지스터.
  20. 제12항에 있어서,
    절연층을 더 포함하는, 박막 트랜지스터.
  21. 제12항에 있어서,
    소스 전극 및 드레인 전극을 더 포함하는, 박막 트랜지스터.
  22. 제12항에 있어서,
    상기 박막 트랜지스터는 탑 게이트 구조와 보텀 게이트 구조 중 어느 하나로 구성되는, 박막 트랜지스터.
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