KR20200101964A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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KR20200101964A
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insulating layer
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semiconductor
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준이치 고에즈카
도시미츠 오보나이
마사미 진쵸우
다이스케 구로사키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 특성이 양호한 반도체 장치를 제공한다. 전기 특성이 안정된 반도체 장치를 제공한다. 신뢰성이 높은 반도체 장치를 제공한다. 반도체 장치는 반도체층과, 제 1 절연층과, 제 1 도전층을 갖는다. 반도체층은 섬 형상의 상면 형상을 갖는다. 제 1 절연층은 반도체층의 상면 및 측면과 접하여 제공된다. 제 1 도전층은 제 1 절연층 위에 위치하고, 또한 반도체층과 중첩되는 부분을 갖는다. 또한 반도체층은 금속 산화물을 포함하고, 제 1 절연층은 산화물을 포함한다. 반도체층은 제 1 도전층과 중첩되는 제 1 영역과, 제 1 도전층과 중첩되지 않는 제 2 영역을 갖는다. 제 1 절연층은 제 1 도전층과 중첩되는 제 3 영역과, 제 1 도전층과 중첩되지 않는 제 4 영역을 갖는다. 또한 제 2 영역 및 제 4 영역은 인 또는 붕소를 포함한다.

Description

반도체 장치 및 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치에 관한 것이다. 본 발명의 일 형태는 표시 장치에 관한 것이다. 본 발명의 일 형태는 반도체 장치 또는 표시 장치의 제작 방법에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
트랜지스터에 적용 가능한 반도체 재료로서 금속 산화물을 사용한 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에서는, 복수의 산화물 반도체층을 적층시키고, 상기 복수의 산화물 반도체층에서 채널이 되는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 또한 인듐의 비율을 갈륨의 비율보다 높게 함으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시되어 있다.
반도체층에 사용할 수 있는 금속 산화물은 스퍼터링법 등을 사용하여 형성할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한 다결정 실리콘이나 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 또한 금속 산화물을 사용한 트랜지스터는 비정질 실리콘을 사용한 경우에 비하여 전계 효과 이동도가 높기 때문에, 구동 회로가 제공된 고성능의 표시 장치를 실현할 수 있다.
또한 특허문헌 2에는, 소스 영역 및 드레인 영역에 알루미늄, 붕소, 갈륨, 인듐, 타이타늄, 실리콘, 저마늄, 주석, 및 납으로 이루어진 그룹 중 적어도 하나를 도펀트로서 포함하는 저저항 영역을 갖는 산화물 반도체막이 적용된 박막 트랜지스터가 개시되어 있다.
일본 공개특허공보 특개2014-7399호 일본 공개특허공보 특개2011-228622호
본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 전기 특성이 안정된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
본 발명의 일 형태는 반도체층과, 제 1 절연층과, 제 1 도전층을 갖는 반도체 장치이다. 반도체층은 섬 형상의 상면 형상을 갖는다. 제 1 절연층은 반도체층의 상면 및 측면과 접하여 제공된다. 제 1 도전층은 제 1 절연층 위에 위치하고, 또한 반도체층과 중첩되는 부분을 갖는다. 또한 반도체층은 금속 산화물을 포함하고, 제 1 절연층은 산화물을 포함한다. 반도체층은 제 1 도전층과 중첩되는 제 1 영역과, 제 1 도전층과 중첩되지 않는 제 2 영역을 갖는다. 제 1 절연층은 제 1 도전층과 중첩되는 제 3 영역과, 제 1 도전층과 중첩되지 않는 제 4 영역을 갖는다. 또한 제 2 영역 및 제 4 영역은 제 1 원소를 포함한다. 또한 제 1 원소는 인, 붕소, 마그네슘, 알루미늄, 또는 실리콘인 것이 바람직하다. 또한 상기 제 1 원소는 산소와 결합된 상태로 존재하는 것이 바람직하다.
또한 상기에서 제 2 영역 또는 제 4 영역은 X선 광전자 분광법 분석에서 제 1 원소의 산화 상태에 기인하는 피크가 관측되는 것이 바람직하다.
또한 상기에서 제 2 영역은 제 4 영역보다 제 1 원소의 농도가 높은 영역을 갖는 것이 바람직하다.
또한 상기에서 제 2 영역에서는 제 1 원소는 제 1 절연층에 가까울수록 농도가 더 높은 농도 구배를 갖는 것이 바람직하다.
또한 상기에서 제 4 영역에서는 제 1 원소는 반도체층에 가까울수록 농도가 더 높은 농도 구배를 갖는 것이 바람직하다.
또한 상기에서 반도체층은 제 1 원소의 농도가 1×1020atoms/cm3 이상 1×1022atoms/cm3 이하인 영역을 갖는 것이 바람직하다.
또한 상기에서 제 2 절연층을 갖는 것이 바람직하다. 이때 반도체층은 제 2 절연층 위에서 접하여 제공되는 것이 바람직하다. 또한 제 1 절연층은 반도체층과 중첩되지 않는 영역에서 제 2 절연층과 접하는 부분을 갖는 것이 바람직하다. 또한 제 2 절연층은 반도체층과 중첩되지 않고 제 1 원소를 포함하는 제 5 영역을 갖는 것이 바람직하다.
또한 상기에서 제 2 도전층을 갖는 것이 바람직하다. 이때 제 2 도전층은 제 2 절연층보다 아래쪽에 위치하고, 또한 반도체층 및 제 1 도전층과 중첩되는 영역을 갖는 것이 바람직하다.
또한 상기에서 제 1 절연층과 제 1 도전층 사이에 금속 산화물층을 갖는 것이 바람직하다. 이때 금속 산화물층은 반도체층과 동일한 원소를 하나 이상 포함하는 것이 바람직하다.
또한 본 발명의 다른 일 형태는 금속 산화물을 포함하는 섬 형상의 반도체층을 형성하는 제 1 공정과, 섬 형상의 반도체층 위에 산화물을 포함하는 제 1 절연층을 형성하는 제 2 공정과, 제 1 절연층 위에 반도체층의 일부와 중첩되는 제 1 도전층을 형성하는 제 3 공정과, 제 1 도전층으로 덮이지 않는 영역에서 제 1 절연층 및 반도체층 내에 제 1 원소를 공급하는 제 4 공정을 갖는 반도체 장치의 제작 방법이다. 또한 제 1 원소는 인, 붕소, 마그네슘, 알루미늄, 또는 실리콘인 것이 바람직하다.
또한 위의 제 4 공정에서 제 1 원소는 반도체층에서의 농도가 제 1 절연층에 가까울수록 더 높은 농도 분포가 되도록 공급되는 것이 바람직하다.
또한 위의 제 4 공정에서 제 1 원소는 플라스마 이온 도핑법 또는 이온 주입법을 사용하여 공급되는 것이 바람직하다.
또한 상기에서 제 4 공정 후에, 가열 처리를 수행하는 제 5 공정을 갖는 것이 바람직하다. 이때 상기 가열 처리는 200℃ 이상 400℃ 이하의 온도 범위에서 수행되는 것이 바람직하다.
본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 전기 특성이 안정된 반도체 장치를 제공할 수 있다. 또는 신뢰성이 높은 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
도 1은 트랜지스터의 구성예.
도 2는 트랜지스터의 구성예.
도 3은 트랜지스터의 구성예.
도 4는 트랜지스터의 구성예.
도 5는 트랜지스터의 제작 방법을 설명하는 도면.
도 6은 트랜지스터의 제작 방법을 설명하는 도면.
도 7은 표시 장치의 상면도.
도 8은 표시 장치의 단면도.
도 9는 표시 장치의 단면도.
도 10은 표시 장치의 단면도.
도 11은 표시 장치의 블록도 및 회로도.
도 12는 표시 장치의 회로도.
도 13은 표시 모듈의 구성예.
도 14는 전자 기기의 구성예.
도 15는 전자 기기의 구성예.
도 16은 전자 기기의 구성예.
도 17은 불순물 농도의 계산 결과.
도 18은 시트 저항의 측정 결과.
도 19는 시트 저항의 측정 결과.
도 20은 시트 저항의 측정 결과.
도 21은 불순물 농도의 측정 결과.
도 22는 트랜지스터의 전기 특성.
도 23은 트랜지스터의 전기 특성.
도 24는 트랜지스터의 전기 특성 및 신뢰성 평가 결과.
도 25는 TDS 분석 결과.
도 26은 TDS 분석 결과.
도 27은 XPS 분석 결과.
도 28은 XPS 분석 결과.
도 29는 트랜지스터의 전기 특성.
이하에서는 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 본 명세서에서 설명하는 각 도면에서 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
또한 본 명세서에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것은 아니다.
또한 본 명세서에서 "위에", "아래에" 등 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용한 것이다. 또한 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 트랜지스터가 갖는 소스와 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀔 수 있다. 그러므로 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서 트랜지스터의 채널 길이 방향이란, 소스 영역과 드레인 영역 사이를 최단 거리로 연결하는 직선에 평행한 방향 중 하나를 말한다. 즉, 채널 길이 방향은 트랜지스터가 온 상태일 때 반도체층을 흐르는 전류의 방향 중 하나에 상당한다. 또한 채널 폭 방향이란, 상기 채널 길이 방향과 직교하는 방향을 말한다. 또한 트랜지스터의 구조나 형상에 따라서는 채널 길이 방향 및 채널 폭 방향은 하나에 정해지지 않는 경우가 있다.
또한 본 명세서 등에서 "전기적으로 접속"에는 "어떠한 전기적 작용을 갖는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 갖는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별히 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 갖는 것"에는 전극이나 배선뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그리고 각종 기능을 갖는 소자 등이 포함된다.
또한 본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있다. 예를 들어 "도전층"이나 "절연층"이라는 용어는 "도전막"이나 "절연막"이라는 용어와 서로 바꿀 수 있는 경우가 있다.
또한 본 명세서 등에서는, 특별히 언급이 없는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란 특별히 언급이 없는 경우, n채널형 트랜지스터에서는 게이트와 소스 간의 전압(Vgs)이 문턱 전압(Vth)보다 낮은(p채널형 트랜지스터에서는 Vth보다 높은) 상태를 말한다.
본 명세서 등에서 표시 장치의 일 형태인 표시 패널은 표시면에 화상 등을 표시(출력)하는 기능을 갖는 것이다. 따라서 표시 패널은 출력 장치의 일 형태이다.
또한 본 명세서 등에서는, 표시 패널의 기판에 예를 들어 FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 혹은 기판에 COG(Chip On Glass) 방식 등에 의하여 IC가 실장된 것을 표시 패널 모듈, 표시 모듈, 또는 단순히 표시 패널 등이라고 부르는 경우가 있다.
또한 본 명세서 등에서, 표시 장치의 일 형태인 터치 패널은 표시면에 화상 등을 표시하는 기능과, 표시면에 손가락이나 스타일러스 등의 피검지체가 접촉되거나, 가압하거나, 또는 근접되는 것을 검출하는 터치 센서로서의 기능을 갖는다. 따라서 터치 패널은 입출력 장치의 일 형태이다.
터치 패널은 예를 들어 터치 센서를 갖는 표시 패널(또는 표시 장치), 터치 센서 기능을 갖는 표시 패널(또는 표시 장치)이라고도 부를 수 있다. 터치 패널은 표시 패널과 터치 센서 패널을 갖는 구성으로 할 수도 있다. 또는 표시 패널의 내부 또는 표면에 터치 센서로서의 기능을 갖는 구성으로 할 수도 있다.
또한 본 명세서 등에서는 터치 패널의 기판에 커넥터나 IC가 실장된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널 등이라고 부르는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치, 표시 장치, 및 그 제작 방법에 대하여 설명한다.
본 발명의 일 형태는 피형성면 위에 채널이 형성되는 반도체층과, 반도체층 위의 게이트 절연층(제 1 절연층이라고도 함)과, 게이트 절연층 위에서 게이트 전극으로서 기능하는 도전층(제 1 도전층이라고도 함)을 갖는 트랜지스터이다. 반도체층은 반도체 특성을 나타내는 금속 산화물(이하 산화물 반도체라고도 함)을 포함하여 구성되는 것이 바람직하다.
게이트 절연층은 섬 형상으로 가공된 반도체층의 상면 및 측면과 접하여 제공되는 것이 바람직하다. 또한 특히 반도체층에 금속 산화물을 적용한 경우에는, 게이트 절연층은 산화물을 포함하는 것이 바람직하다.
반도체층은 채널이 형성될 수 있는 채널 형성 영역과, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 저저항 영역을 갖는다. 채널 형성 영역은 반도체층에서 게이트 전극과 중첩되는 영역이다. 또한 한 쌍의 저저항 영역은 채널 형성 영역을 사이에 두고 제공되고, 채널 형성 영역보다 저항이 낮은 영역이다.
한 쌍의 저저항 영역은 불순물 원소를 포함하는 것이 바람직하다. 불순물 원소로서는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 마그네슘, 실리콘, 또는 희가스 등을 들 수 있다. 또한 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 특히 붕소 또는 인을 포함하는 것이 바람직하다.
특히 한 쌍의 저저항 영역은 산소와 결합되기 쉬운 불순물 원소를 포함하는 것이 바람직하다. 예를 들어 붕소, 인, 알루미늄, 마그네슘, 실리콘 등이 있다.
한 쌍의 저저항 영역에 포함되는 불순물 원소는 게이트 절연층에 가까울수록 농도가 높은 농도 구배를 갖는 것이 바람직하다.
또한 제작 공정 중에 가해지는 열의 영향 등으로 인하여, 채널 형성 영역으로 저저항 영역에 포함되는 상기 불순물 원소의 일부가 확산되는 경우도 있다. 이러한 경우, 채널 형성 영역에서의 불순물 원소의 농도는, 저저항 영역에서의 농도의 10분의 1 이하, 바람직하게는 100분의 1 이하인 것이 바람직하다.
또한 게이트 절연층에서 한 쌍의 저저항 영역과 접하는 부분, 즉 게이트 전극과 중첩되지 않는 부분에도 상기 불순물 원소가 포함되는 것이 바람직하다. 또한 게이트 절연층에서 채널 형성 영역과 접하는 부분, 즉 게이트 전극과 중첩되는 부분에는 상기 불순물이 첨가되지 않는 것이 바람직하다.
반도체층의 상면과 접하여, 산화물을 포함하는 게이트 절연층이 제공된 상태로 가열 처리를 수행함으로써, 게이트 절연층으로부터 방출되는 산소를 반도체층에 공급할 수 있다. 따라서 반도체층 내의 산소 결손을 보전할 수 있고, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
한편, 저저항 영역에 산소가 공급되면, 캐리어 밀도가 저감되고 전기 저항이 상승되는 경우가 있다. 그러나 본 발명의 일 형태에서는, 게이트 절연층에서 저저항 영역과 접하는 부분에는 상술한 불순물 원소가 첨가되어 있다. 가열에 의하여 산소가 방출될 수 있는 산화물막에 상술한 불순물 원소를 첨가함으로써, 방출되는 산소량을 저감할 수 있다. 그 결과, 게이트 절연층으로부터 저저항 영역에 산소가 공급되는 것이 억제되므로, 저저항 영역은 전기 저항이 낮은 상태를 유지할 수 있다.
이와 같은 구성으로 함으로써, 산소 결손이 충분히 저감되고 캐리어 밀도가 매우 낮은 채널 형성 영역과, 전기 저항이 매우 낮은 소스 영역 및 드레인 영역의 양쪽을 갖고, 전기 특성이 우수하며 신뢰성이 높은 반도체 장치를 실현할 수 있다.
이러한 트랜지스터는, 예를 들어 게이트 전극을 마스크에 사용하여 게이트 절연층 및 반도체층에 대하여 상술한 불순물 원소를 공급하는 처리를 수행한 후, 가열 처리를 수행함으로써 제작할 수 있다.
이때, 불순물 원소의 공급은 플라스마 이온 도핑법 또는 이온 주입법에 의하여 수행하는 것이 더 바람직하다. 이들 방법은 이온을 첨가하는 깊이를 조정하기 쉽기 때문에, 게이트 절연층과 반도체층을 포함하는 영역을 노려 이온을 첨가하는 것이 용이해진다.
또한 불순물 원소를 첨가하는 경우에는, 반도체층의 게이트 절연층 측의 영역, 또는 반도체층과 게이트 절연층의 계면 근방에서의 불순물 농도가 가장 높아지도록 이온의 공급 조건을 설정하는 것이 바람직하다. 이 경우, 한 번의 공정으로 반도체층과 게이트 절연층의 양쪽에 적절한 농도의 불순물 원소를 첨가할 수 있다. 또한 저저항 영역의 상부에 높은 농도로 불순물 원소를 첨가하여 저저항화함으로써, 저저항 영역과 소스 전극 또는 드레인 전극의 접촉 저항을 더 낮게 할 수 있다. 또한 게이트 절연층에서 저저항 영역에 가까운 부분에 불순물 원소의 농도가 높은 영역을 형성함으로써, 이 부분의 산소의 확산성이 효과적으로 저하되므로, 게이트 절연층 내의 산소가 저저항 영역 측으로 확산되는 것을 더 효과적으로 억제할 수 있다.
예를 들어, 반도체층의 저저항 영역은 불순물 농도가 1×1019atoms/cm3 이상 1×1023atoms/cm3 이하, 바람직하게는 1×1020atoms/cm3 이상 1×1022atoms/cm3 이하인 영역을 갖는 것이 바람직하다. 또한 반도체층의 저저항 영역은, 게이트 절연층의 저저항 영역과 접하는 영역보다, 불순물 농도가 높은 영역을 갖는 것이 바람직하다. 이로써, 저항이 매우 낮은 저저항 영역으로 할 수 있다.
또한 게이트 절연층에서 게이트 전극과 중첩되지 않는 영역은, 불순물 농도가 저저항 영역보다 낮으며, 게이트 전극과 중첩되는 부분보다 높은 영역을 갖는 것이 바람직하다.
또한 불순물 원소로서 산소와 결합되기 쉬운 원소를 사용한 경우에는, 불순물 원소는 반도체 내의 산소와 결합된 상태로 존재한다. 즉, 불순물 원소가 반도체층 내의 산소를 빼앗음으로써 반도체층 내에 산소 결손이 발생하고, 상기 산소 결손과 막 내의 수소가 결합됨으로써 캐리어가 생성된다. 또한 반도체층 내의 불순물 원소는 산화된 상태로 안정적으로 존재하기 때문에, 공정 중에 가해지는 열 등으로 인하여 이탈되지 않아, 안정적으로 저항이 낮은 저저항 영역을 실현할 수 있다. 예를 들어 400℃ 이상, 600℃ 이상, 또는 800℃ 이상의 온도가 공정 중에 가해지더라도, 안정적인 저저항 영역을 유지할 수 있다.
여기서, 일반적으로 반도체층으로서 실리콘막을 사용한 경우에는, 불순물로서 반도체에 전자를 공급하는 도너 또는 홀(정공)을 공급하는 억셉터를 사용하고, 상기 도너 또는 억셉터를 실리콘 원자와 치환함으로써, 반도체층에 N형 또는 P형의 도전성을 부여할 수 있다. 한편, 상술한 바와 같이 본 발명의 일 형태에서는, 산화물 반도체에 포함되는 불순물 원소는 산화물 반도체 내의 산소를 빼앗아 반도체층 내에 산소 결손을 발생시키는 기능을 갖기만 하면 좋고, 불순물 원소 자체가 캐리어를 생성하는 기능을 가질 필요는 없다. 이 점에서 본 발명의 일 형태에서의 반도체층의 저저항화의 메커니즘은, 실리콘 등의 경우와는 전혀 다른 것이라고 할 수 있다.
또한 게이트 절연층으로서 산화물을 포함하는 절연막을 사용하는 것이 바람직하다. 또한 게이트 절연층 내에는 가열에 의하여 이탈되는 산소(과잉 산소라고도 함)가 포함되는 것이 바람직하다. 이때 게이트 절연층 내의 불순물 원소는, 게이트 절연층 내의 과잉 산소와 결합된 상태로 존재한다. 과잉 산소와 불순물 원소가 결합되어 안정화됨으로써, 불순물 원소가 첨가된 영역에서는 가열을 수행하여도 산소가 거의 이탈되지 않는 상태가 된다. 또한 산소가 확산되기 어려운 상태가 된다. 이로써, 게이트 절연층으로부터 저저항 영역에 산소가 공급되어 고저항화되는 것은 방지하면서, 채널 형성 영역에는 산소가 공급되므로 산소 결손을 저감할 수 있다. 그 결과, 전기 특성이 양호하고 신뢰성이 높은 트랜지스터를 실현할 수 있다.
불순물 원소로서는 반도체층 내 및 게이트 절연층 내의 산소와 결합되어 안정화되는 원소를 사용하는 것이 바람직하다. 예를 들어 산화물이 표준 상태에 있을 때 고체로 존재할 수 있는 원소를 사용하는 것이 바람직하다. 특히 바람직한 원소는 희가스, 수소 이외의 전형 비금속 원소, 전형 금속 원소, 및 전이 금속 원소 중에서 선택할 수 있다. 특히 붕소, 인, 알루미늄, 마그네슘, 실리콘 등을 사용하는 것이 바람직하다.
이하에서는 더 구체적인 예에 대하여 도면을 참조하여 설명한다.
[구성예 1]
도 1의 (A)는 트랜지스터(100)의 상면도이고, 도 1의 (B)는 도 1의 (A)의 일점쇄선 A1-A2에서의 절단면의 단면도에 상당하고, 도 1의 (C)는 도 1의 (A)의 일점쇄선 B1-B2에서의 절단면의 단면도에 상당한다. 또한 도 1의 (A)에서는 트랜지스터(100)의 구성 요소의 일부(게이트 절연층 등)를 생략하여 도시하였다. 또한 일점쇄선 A1-A2 방향은 채널 길이 방향에 상당하고, 일점쇄선 B1-B2 방향은 채널 폭 방향에 상당한다. 또한 트랜지스터의 상면도에서는 이후의 도면에서도 도 1의 (A)와 마찬가지로 구성 요소의 일부를 생략하여 도시한 것으로 한다.
트랜지스터(100)는 기판(102) 위에 제공되고, 절연층(103), 반도체층(108), 절연층(110), 금속 산화물층(114), 도전층(112), 절연층(116), 및 절연층(118) 등을 갖는다. 섬 형상의 반도체층(108)은 절연층(103) 위에 제공된다. 절연층(110)은 절연층(103)의 상면, 반도체층(108)의 상면 및 측면과 접하여 제공된다. 금속 산화물층(114) 및 도전층(112)은 절연층(110) 위에 이 순서대로 적층하여 제공되고, 반도체층(108)과 중첩되는 부분을 갖는다. 절연층(116)은 절연층(110)의 상면, 금속 산화물층(114)의 측면, 및 도전층(112)의 상면을 덮어 제공되어 있다. 절연층(118)은 절연층(116)을 덮어 제공되어 있다.
도전층(112)의 일부는 게이트 전극으로서 기능한다. 절연층(110)의 일부는 게이트 절연층으로서 기능한다. 트랜지스터(100)는 반도체층(108) 위에 게이트 전극이 제공되는 소위 톱 게이트형 트랜지스터이다.
또한 도 1의 (A), (B)에 나타낸 바와 같이, 트랜지스터(100)는 절연층(118) 위에 도전층(120a) 및 도전층(120b)을 가져도 좋다. 도전층(120a) 및 도전층(120b)은 소스 전극 또는 드레인 전극으로서 기능한다. 도전층(120a) 및 도전층(120b)은 각각 절연층(118), 절연층(116), 및 절연층(110)에 제공된 개구부(141a) 또는 개구부(141b)를 통하여 후술하는 영역(108n)에 전기적으로 접속된다.
반도체층(108)은 금속 산화물을 포함하는 것이 바람직하다.
예를 들어, 반도체층(108)은 인듐과, M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중에서 선택된 1종류 또는 복수 종류)과, 아연을 포함하는 것이 바람직하다. 특히 M은 알루미늄, 갈륨, 이트륨, 및 주석 중에서 선택된 1종류 또는 복수 종류인 것이 바람직하다.
특히 반도체층(108)에는 인듐, 갈륨, 및 아연을 포함하는 산화물을 사용하는 것이 바람직하다.
반도체층(108)은 조성이 다른 층, 결정성이 다른 층, 또는 불순물 농도가 다른 층이 적층된 적층 구조를 가져도 좋다.
도전층(112) 및 금속 산화물층(114)은 상면 형상이 서로 실질적으로 일치하도록 가공되어 있다.
또한 본 명세서 등에서 "상면 형상이 실질적으로 일치"란, 적층된 층과 층 사이에서 적어도 윤곽의 일부가 중첩되는 것을 말한다. 예를 들어, 위층과 아래층이 동일한 마스크 패턴, 또는 일부가 동일한 마스크 패턴을 사용하여 가공된 경우를 포함한다. 다만 엄밀하게 말하면, 윤곽이 중첩되지 않고 위층이 아래층의 내측에 위치하거나 위층이 아래층의 외측에 위치하는 경우도 있고, 이 경우도 "상면 형상이 실질적으로 일치"라고 한다.
절연층(110)과 도전층(112) 사이에 위치하는 금속 산화물층(114)은 절연층(110)에 포함되는 산소가 도전층(112) 측으로 확산되는 것을 방지하는 배리어막으로서 기능한다. 또한 금속 산화물층(114)은, 도전층(112)에 포함되는 수소나 물이 절연층(110) 측으로 확산되는 것을 방지하는 배리어막으로서도 기능한다. 금속 산화물층(114)에는 예를 들어 적어도 절연층(110)보다 산소 및 수소를 투과시키기 어려운 재료를 사용할 수 있다.
도전층(112)에 알루미늄이나 구리 등 산소를 흡인하기 쉬운 금속 재료를 사용한 경우에도, 절연층(110)으로부터 도전층(112)으로 산소가 확산되는 것을 금속 산화물층(114)에 의하여 방지할 수 있다. 또한 도전층(112)이 수소를 포함하는 경우에도, 도전층(112)으로부터 절연층(110)을 통하여 반도체층(108)으로 수소가 확산되는 것을 방지할 수 있다. 그 결과, 반도체층(108)의 채널 형성 영역에서의 캐리어 밀도를 매우 낮게 할 수 있다.
금속 산화물층(114)에는 절연성 재료 또는 도전성 재료를 사용할 수 있다. 금속 산화물층(114)이 절연성을 갖는 경우에는, 게이트 절연층의 일부로서 기능한다. 한편, 금속 산화물층(114)이 도전성을 갖는 경우에는, 게이트 전극의 일부로서 기능한다.
금속 산화물층(114)에는 산화 실리콘보다 유전율이 높은 절연성 재료를 사용하는 것이 바람직하다. 특히 산화 알루미늄막, 산화 하프늄막, 또는 하프늄 알루미네이트막 등을 사용하면, 구동 전압을 저감할 수 있기 때문에 바람직하다.
금속 산화물층(114)에는, 예를 들어 산화 인듐, 인듐 주석 산화물(ITO), 또는 실리콘을 포함하는 인듐 주석 산화물(ITSO) 등의 도전성 산화물을 사용할 수도 있다. 특히 인듐을 포함하는 도전성 산화물은 도전성이 높기 때문에 바람직하다.
또한 금속 산화물층(114)에 반도체층(108)과 동일한 원소를 하나 이상 포함하는 산화물 재료를 사용하는 것이 바람직하다. 특히, 상기 반도체층(108)에 적용할 수 있는 산화물 반도체 재료를 사용하는 것이 바람직하다. 이때 금속 산화물층(114)에 반도체층(108)과 같은 스퍼터링 타깃을 사용하여 형성된 금속 산화물막을 적용함으로써, 장치를 공통화시킬 수 있어 바람직하다.
또는 반도체층(108)과 금속 산화물층(114)의 양쪽에 인듐 및 갈륨을 포함하는 금속 산화물 재료를 사용하는 경우, 반도체층(108)보다 갈륨의 조성(함유 비율)이 높은 재료를 사용하면, 산소에 대한 차단성을 더 높일 수 있기 때문에 바람직하다. 이때 반도체층(108)에는 금속 산화물층(114)보다 인듐의 조성이 높은 재료를 사용함으로써, 트랜지스터(100)의 전계 효과 이동도를 높일 수 있다.
또한 금속 산화물층(114)은 스퍼터링 장치를 사용하여 형성되는 것이 바람직하다. 예를 들어, 스퍼터링 장치를 사용하여 산화물막을 형성하는 경우, 산소 가스를 포함하는 분위기에서 형성함으로써, 절연층(110)이나 반도체층(108) 내에 산소를 적합하게 첨가할 수 있다.
반도체층(108)은 도전층(112)과 중첩되는 영역과, 상기 영역을 사이에 두는 한 쌍의 저항이 낮은 영역(108n)을 갖는다. 반도체층(108)에서 도전층(112)과 중첩되는 영역은 트랜지스터(100)의 채널 형성 영역으로서 기능한다. 한편, 영역(108n)은 트랜지스터(100)의 소스 영역 또는 드레인 영역으로서 기능한다.
또한 영역(108n)은, 채널 형성 영역보다 저항이 낮은 영역, 캐리어 농도가 높은 영역, 산소 결함 밀도가 높은 영역, 불순물 농도가 높은 영역, 또는 n형인 영역이라고 할 수도 있다.
반도체층(108)의 영역(108n)은 불순물 원소를 포함하는 영역이다. 상기 불순물 원소로서는, 예를 들어 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 또는 희가스 등이 있다. 또한 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 특히 붕소 또는 인을 포함하는 것이 바람직하다. 또한 이들 원소를 2개 이상 포함하여도 좋다.
절연층(110)은 반도체층(108)의 채널 형성 영역과 접하는 영역, 즉 도전층(112)과 중첩되는 영역을 갖는다. 또한 절연층(110)은 반도체층(108)의 저항이 낮은 영역(108n)과 접하며, 도전층(112)과는 중첩되지 않는 영역을 갖는다.
또한 반도체층(108)의 채널 형성 영역과 접하는 절연층(103)과 절연층(110)에는 산화물막을 사용하는 것이 바람직하다. 예를 들어 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막 등의 산화물막을 사용할 수 있다. 이로써, 트랜지스터(100)의 제작 공정에서의 열처리 등에 의하여, 절연층(103)이나 절연층(110)으로부터 이탈된 산소를 반도체층(108)의 채널 형성 영역에 공급하여 반도체층(108) 내의 산소 결손을 저감할 수 있다.
도 2에는 도 1의 (B)의 일점쇄선으로 둘러싼 영역 P를 확대한 단면도를 나타내었다.
절연층(110)은 상술한 불순물 원소를 포함하는 영역(110d)을 갖는다. 영역(110d)은 적어도 영역(108n)과의 계면 근방에 위치한다. 또한 영역(110d)은 반도체층(108)이 제공되지 않으며, 도전층(112)과 중첩되지 않는 영역에서, 적어도 절연층(103)과의 계면 근방에도 위치한다. 또한 도 1의 (B), (C), 및 도 2에 나타낸 바와 같이, 영역(110d)은 반도체층(108)의 채널 형성 영역과 접하는 부분에는 제공되지 않는 것이 바람직하다.
또한 절연층(103)은 절연층(110)과 접하는 계면 근방에 상술한 불순물 원소를 포함하는 영역(103d)을 갖는다. 또한 도 2에 나타낸 바와 같이, 영역(103d)은 영역(108n)과 접하는 계면 근방에도 제공되어도 좋다. 이때, 영역(108n)과 중첩되는 부분의 불순물 농도는, 절연층(110)과 접하는 부분보다 농도가 낮다.
여기서, 영역(108n)에서의 불순물 농도는, 절연층(110)에 가까울수록 농도가 높아지는 농도 구배를 갖는 것이 바람직하다. 이 경우, 영역(108n)의 윗부분이 더 저저항이 되기 때문에, 도전층(120a)(또는 도전층(120b))과의 접촉 저항을 더 효과적으로 저감할 수 있다. 또한 영역(108n) 전체를 균일한 농도로 한 경우에 비하여, 영역(108n) 내의 불순물 원소의 총량을 적게 할 수 있기 때문에, 제작 공정 중의 열 등의 영향으로 인하여 채널 형성 영역으로 확산될 수 있는 불순물량을 적게 유지할 수 있다.
또한 영역(110d)에서의 불순물 농도는 반도체층(108)에 가까울수록 농도가 높아지는 농도 구배를 갖는 것이 바람직하다. 가열에 의하여 산소가 방출될 수 있는 산화물막을 적용한 절연층(110)에 있어서, 상술한 불순물 원소가 첨가된 영역(110d)에서는 다른 영역에 비하여 산소의 방출을 억제할 수 있다. 그러므로 절연층(110)의 영역(108n)과의 계면 근방에 위치하는 영역(110d)은, 산소에 대한 차단층으로서 기능하고, 영역(108n)에 공급되는 산소를 효과적으로 저감할 수 있다.
후술하는 바와 같이, 영역(108n) 및 영역(110d)에 불순물 원소를 첨가하는 처리는, 도전층(112)을 마스크로서 사용하여 수행할 수 있다. 이로써, 영역(108n)의 형성과 동시에 영역(110d)을 자기 정합(自己整合)적으로 형성할 수 있다.
또한 도 2 등에서는 절연층(110)에서 불순물 농도가 높은 부분이 반도체층(108)과의 계면 근방에 위치하는 것을 과장하여 나타내기 위하여, 영역(110d)을 절연층(110)에서의 반도체층(108)의 근방에만 해칭 패턴을 붙이고 도시하였지만, 실제로는 절연층(110)의 두께 방향 전체에서 상기 불순물 원소가 포함될 수 있다.
영역(108n) 및 영역(110d)은 각각 불순물 농도가 1×1019atoms/cm3 이상 1×1023atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이상 5×1022atoms/cm3 이하, 더 바람직하게는 1×1020atoms/cm3 이상 1×1022atoms/cm3 이하인 영역을 갖는 것이 바람직하다. 또한 영역(108n)은 절연층(110)의 영역(110d)보다 불순물 농도가 높은 부분을 가지면, 영역(108n)의 전기 저항을 더 효과적으로 저저항화시킬 수 있기 때문에 바람직하다.
영역(108n) 및 영역(110d)에 포함되는 불순물의 농도는, 예를 들어 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)이나 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy) 등의 분석법에 의하여 분석할 수 있다. XPS 분석을 사용하는 경우에는, 표면 측 또는 뒷면 측으로부터의 이온 스퍼터링과 XPS 분석을 조합함으로써 깊이 방향의 농도 분포를 알 수 있다.
또한 영역(108n)에서 불순물 원소는 산화된 상태로 존재하는 것이 바람직하다. 예를 들어 불순물 원소로서 붕소, 인, 마그네슘, 알루미늄, 실리콘 등 산화되기 쉬운 원소를 사용하는 것이 바람직하다. 이러한 산화되기 쉬운 원소는, 반도체층(108) 내의 산소와 결합되어 산화된 상태로 안정적으로 존재할 수 있기 때문에, 나중의 공정에서 높은 온도(예를 들어 400℃ 이상, 600℃ 이상, 또는 800℃ 이상)가 가해진 경우에도, 이탈되는 것이 억제된다. 또한 불순물 원소가 반도체층(108) 내의 산소를 빼앗음으로써, 영역(108n) 내에 많은 산소 결손이 생성된다. 이 산소 결손과 막 내의 수소가 결합되어 캐리어 공급원이 되기 때문에, 영역(108n)은 매우 저항이 낮은 상태가 된다.
또한 나중의 공정에서 높은 온도가 가해지는 처리를 수행하는 경우, 외부나 영역(108n)의 근방의 막으로부터 다량의 산소가 영역(108n)에 공급되면, 저항이 높아지는 경우가 있다. 그러므로 높은 온도가 가해지는 처리를 수행하는 경우에는, 산소에 대한 배리어성이 높은 절연층(116)으로 덮은 상태로 처리를 하는 것이 바람직하다.
또한 영역(110d)에서도 불순물 원소는 산화된 상태로 존재하는 것이 바람직하다. 이러한 산화되기 쉬운 원소는 절연층(110) 내의 산소와 결합되어 산화된 상태로 안정적으로 존재할 수 있기 때문에, 나중의 공정에서 높은 온도가 가해진 경우에도 이탈이 억제된다. 또한 특히 절연층(110) 내에 가열에 의하여 이탈될 수 있는 산소(과잉 산소라고도 함)가 포함되는 경우에는, 상기 과잉 산소와 불순물 원소가 결합되어 안정화되기 때문에, 영역(110d)으로부터 영역(108n)에 산소가 공급되는 것을 억제할 수 있다. 또한 산화된 상태의 불순물 원소가 포함되는 영역(110d)은 산소가 확산되기 어려운 상태가 되기 때문에, 영역(110d)보다 상부로부터 상기 영역(110d)을 통하여 영역(108n)에 산소가 공급되는 것을 방지할 수도 있다.
예를 들어 불순물 원소로서 붕소를 사용한 경우, 영역(108n) 및 영역(110d)에 포함되는 붕소는 산소와 결합된 상태로 존재할 수 있다. 이것은 XPS 분석에서 B2O3 결합에 기인하는 스펙트럼 피크가 관측된 것으로부터 확인할 수 있다. 또한 XPS 분석에서, 붕소 원소가 단체로 존재하는 상태에 기인하는 스펙트럼 피크가 관측되지 않거나, 또는 측정 하한의 백그라운드 노이즈에 묻힐 정도로 피크 강도가 매우 작아진다.
절연층(116) 및 절연층(118)은 트랜지스터(100)를 보호하는 보호층으로서 기능한다. 또한 절연층(116) 및 절연층(118) 중 어느 한쪽은, 절연층(110)으로부터 방출될 수 있는 산소가 외부로 확산되는 것을 방지하는 기능을 갖는 것이 바람직하다. 예를 들어 산화물 또는 질화물 등의 무기 절연 재료를 사용할 수 있다. 더 구체적인 예로서는 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화 알루미늄, 산화 하프늄, 하프늄 알루미네이트 등의 무기 절연 재료를 사용할 수 있다.
또한 여기서는 보호층을 절연층(116)과 절연층(118)의 적층 구조로 하는 경우를 제시하였지만, 절연층(116) 및 절연층(118) 중 어느 한쪽은 불필요하면 제공하지 않아도 된다.
여기서, 반도체층(108), 및 반도체층(108) 내에 형성될 수 있는 산소 결손에 대하여 설명한다.
반도체층(108)에 형성되는 산소 결손은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 예를 들어 반도체층(108) 내에 산소 결손이 형성되면, 상기 산소 결손과 수소가 결합되어 캐리어 공급원이 될 수 있다. 반도체층(108) 내에 캐리어 공급원이 생성되면, 트랜지스터(100)의 전기 특성의 변동, 대표적으로는 문턱 전압의 변동이 발생한다. 따라서 반도체층(108)에서 산소 결손은 적을수록 바람직하다.
그래서 본 발명의 일 형태는 반도체층(108) 근방의 절연막, 구체적으로는 반도체층(108) 상방에 위치하는 절연층(110) 및 하방에 위치하는 절연층(103)이 산화물막을 포함하는 구성을 갖는다. 제작 공정 중의 열 등에 의하여 절연층(103) 및 절연층(110)으로부터 반도체층(108)으로 산소를 이동시킴으로써, 반도체층(108) 내의 산소 결손을 저감할 수 있다.
또한 반도체층(108)은 In의 원자수비가 M의 원자수비보다 높은 영역을 갖는 것이 바람직하다. In의 원자수비가 높을수록 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다.
여기서, In, Ga, 및 Zn을 포함하는 금속 산화물의 경우, In과 산소의 결합력은 Ga과 산소의 결합력보다 약하기 때문에, In의 원자수비가 높은 경우에는, 금속 산화물막 내에 산소 결손이 형성되기 쉽다. 또한 Ga 대신에, 위에서 M으로서 나타낸 금속 원소를 사용한 경우에도 비슷한 경향이 있다. 금속 산화물막 내에 산소 결손이 많이 존재하면, 트랜지스터의 전기 특성의 저하나 신뢰성 저하가 발생한다.
그러나 본 발명의 일 형태에서는 금속 산화물을 포함하는 반도체층(108) 내에 매우 많은 산소를 공급할 수 있기 때문에, In의 원자수비가 높은 금속 산화물 재료를 사용할 수 있다. 이로써, 전계 효과 이동도가 매우 높고, 전기 특성이 안정적이고, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
예를 들어, In의 원자수비가 M의 원자수비의 1.5배 이상, 2배 이상, 3배 이상, 3.5배 이상, 또는 4배 이상인 금속 산화물을 적합하게 사용할 수 있다.
특히 반도체층(108)의 In, M, 및 Zn의 원자수비를 In:M:Zn=5:1:6 또는 그 근방(In이 5인 경우, M이 0.5 이상 1.5 이하이며 Zn이 5 이상 7 이하를 포함함)으로 하는 것이 바람직하다. 또는 In, M, 및 Zn의 원자수비를 In:M:Zn=4:2:3 또는 그 근방으로 하는 것이 바람직하다. 또한 반도체층(108)의 조성으로서 반도체층(108)의 In, M, 및 Zn의 원자수비를 실질적으로 같게 하여도 좋다. 즉, In, M, 및 Zn의 원자수비가 In:M:Zn=1:1:1 또는 그 근방인 재료를 포함하여도 좋다.
예를 들어 상기 전계 효과 이동도가 높은 트랜지스터를 게이트 신호를 생성하는 게이트 드라이버에 사용함으로써, 베젤이 좁은(내로 베젤이라고도 함) 표시 장치를 제공할 수 있다. 또한 상기 전계 효과 이동도가 높은 트랜지스터를 소스 드라이버(특히, 소스 드라이버가 갖는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용함으로써, 표시 장치에 접속되는 배선수가 적은 표시 장치를 제공할 수 있다.
또한 반도체층(108)이 In의 원자수비가 M의 원자수비보다 높은 영역을 가져도, 반도체층(108)의 결정성이 높으면 전계 효과 이동도가 낮아지는 경우가 있다. 반도체층(108)의 결정성은, 예를 들어 X선 회절(XRD: X-Ray Diffraction)을 사용하여 분석하거나, 또는 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용하여 분석함으로써 해석할 수 있다.
여기서, 반도체층(108)에 혼입되는 수소 또는 수분 등의 불순물은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 따라서 반도체층(108)에서는 수소 또는 수분 등의 불순물이 적을수록 바람직하다. 불순물 농도가 낮고 결함 준위 밀도가 낮은 금속 산화물막을 사용함으로써, 전기 특성이 우수한 트랜지스터를 제작할 수 있어 바람직하다. 불순물 농도를 낮게 하고, 결함 준위 밀도를 낮게(산소 결손을 적게) 함으로써, 막 내의 캐리어 밀도를 낮게 할 수 있다. 이러한 금속 산화물막을 반도체층에 사용한 트랜지스터는, 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)을 갖는 경우가 적다. 또한 이러한 금속 산화물막을 사용한 트랜지스터는 오프 전류가 현저히 낮은 특성을 가질 수 있다.
또한 반도체층(108)은 2층 이상의 적층 구조를 가져도 좋다.
예를 들어, 조성이 다른 2개 이상의 금속 산화물막이 적층된 반도체층(108)을 사용할 수 있다. 예를 들어, In-M-Zn 산화물을 사용한 경우에는, In, M, 및 Zn의 원자수비가 In:M:Zn=5:1:6, In:M:Zn=4:2:3, In:M:Zn=1:1:1, In:M:Zn=2:2:1, In:M:Zn=1:3:4, In:M:Zn=1:3:2, 또는 이들의 근방인 스퍼터링 타깃을 사용하여 형성되는 막 중 2개 이상을 적층시켜 사용하는 것이 바람직하다.
또한 결정성이 다른 2개 이상의 금속 산화물막이 적층된 반도체층(108)을 사용할 수 있다. 이 경우, 같은 산화물 타깃을 사용하고 성막 조건을 다르게 함으로써 대기에 노출되지 않고 연속적으로 형성되는 것이 바람직하다.
예를 들어, 먼저 형성하는 제 1 금속 산화물막의 성막 시의 산소 유량비를, 나중에 형성하는 제 2 금속 산화물막의 성막 시의 산소 유량비보다 낮게 한다. 또는 제 1 금속 산화물막의 성막 시에 산소를 흘리지 않는 조건으로 한다. 이로써, 제 2 금속 산화물막의 성막 시에 산소를 효과적으로 공급할 수 있다. 또한 제 1 금속 산화물막을 제 2 금속 산화물막보다 결정성이 낮고 전기 전도성이 높은 막으로 할 수 있다. 한편, 상부에 제공되는 제 2 금속 산화물막을 제 1 금속 산화물막보다 결정성이 높은 막으로 함으로써, 반도체층(108)의 가공 시나 절연층(110)의 성막 시의 대미지를 억제할 수 있다.
더 구체적으로는, 제 1 금속 산화물막의 성막 시의 산소 유량비를 0% 이상 50% 미만, 바람직하게는 0% 이상 30% 이하, 더 바람직하게는 0% 이상 20% 이하, 대표적으로는 10%로 한다. 또한 제 2 금속 산화물막의 성막 시의 산소 유량비를 50% 이상 100% 이하, 바람직하게는 60% 이상 100% 이하, 더 바람직하게는 80% 이상 100% 이하, 더욱 바람직하게는 90% 이상 100% 이하, 대표적으로는 100%로 한다. 또한 제 1 금속 산화물막과 제 2 금속 산화물막 간에서 성막 시의 압력, 온도, 전력 등의 조건을 다르게 하여도 좋지만, 산소 유량비 이외의 조건을 같게 하면 성막 공정에 걸리는 시간을 단축할 수 있어 바람직하다.
이와 같은 구성으로 함으로써, 전기 특성이 우수하며 신뢰성이 높은 트랜지스터(100)를 실현할 수 있다.
여기까지가 구성예 1에 대한 설명이다.
[구성예 2]
이하에서는 상기 구성예 1과 일부의 구성이 다른 트랜지스터의 구성예에 대하여 설명한다. 또한 이하에서는 상기 구성예 1과 중복되는 부분은 설명을 생략하는 경우가 있다. 또한 이하에서 제시하는 도면에서, 상기 구성예 1과 비슷한 기능을 갖는 부분에는 해칭 패턴을 같게 하고, 부호를 붙이지 않은 경우도 있다.
도 3의 (A)는 트랜지스터(100A)의 상면도이고, 도 3의 (B)는 트랜지스터(100A)의 채널 길이 방향의 단면도이고, 도 3의 (C)는 트랜지스터(100A)의 채널 폭 방향의 단면도이다.
트랜지스터(100A)는 기판(102)과 절연층(103) 사이에 도전층(106)을 갖는다는 점에서 구성예 1과 주로 다르다. 도전층(106)은 반도체층(108) 및 도전층(112)과 중첩되는 영역을 갖는다.
트랜지스터(100A)에서, 도전층(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 갖고, 도전층(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서의 기능을 갖는다. 또한 절연층(103)의 일부는 제 1 게이트 절연층으로서 기능하고, 절연층(110)의 일부는 제 2 게이트 절연층으로서 기능한다.
반도체층(108)에서 도전층(112) 및 도전층(106) 중 적어도 한쪽과 중첩되는 부분은 채널 형성 영역으로서 기능한다. 또한 이하에서는 설명을 용이하게 하기 위하여, 반도체층(108)에서 도전층(112)과 중첩되는 부분을 채널 형성 영역이라고 하는 경우가 있지만, 실제로는 도전층(112)과 중첩되지 않고 도전층(106)과 중첩되는 부분(영역(108n)을 포함하는 부분)에도 채널이 형성될 수 있다.
또한 도 3의 (C)에 나타낸 바와 같이, 도전층(106)은 금속 산화물층(114), 절연층(110), 및 절연층(103)에 제공된 개구부(142)를 통하여 도전층(112)에 전기적으로 접속되어도 좋다. 이 경우, 도전층(106) 및 도전층(112)에는 같은 전위를 공급할 수 있다.
도전층(106)에는 도전층(112), 도전층(120a), 또는 도전층(120b)과 비슷한 재료를 사용할 수 있다. 특히 도전층(106)에 구리를 포함하는 재료를 사용하면, 배선 저항을 저감할 수 있어 바람직하다.
또한 도 3의 (A), (C)에 나타낸 바와 같이, 채널 폭 방향에서 도전층(112) 및 도전층(106)은 반도체층(108)의 단부보다 외측으로 돌출되는 것이 바람직하다. 이 경우, 도 3의 (C)에 나타낸 바와 같이, 반도체층(108)의 채널 폭 방향의 전체가 절연층(110)과 절연층(103)을 개재(介在)하여 도전층(112)과 도전층(106)으로 덮인 구성이 된다.
이러한 구성으로 함으로써, 반도체층(108)을 한 쌍의 게이트 전극에 의하여 발생하는 전계로 전기적으로 둘러쌀 수 있다. 이때 특히 도전층(106)과 도전층(112)에 같은 전위를 공급하는 것이 바람직하다. 이 경우, 반도체층(108)에 채널을 유발시키기 위한 전계를 효과적으로 인가할 수 있기 때문에, 트랜지스터(100A)의 온 전류를 증대시킬 수 있다. 그러므로 트랜지스터(100A)를 미세화할 수도 있다.
또한 도전층(112)과 도전층(106)이 접속되지 않는 구성으로 하여도 좋다. 이 경우, 한 쌍의 게이트 전극 중 한쪽에 정전위를 공급하고, 다른 쪽에 트랜지스터(100A)를 구동하기 위한 신호를 공급하여도 좋다. 이때, 전극 중 한쪽에 공급하는 전위에 의하여, 트랜지스터(100A)를 전극 중 다른 쪽으로 구동할 때의 문턱 전압을 제어할 수도 있다.
여기까지가 구성예 2에 대한 설명이다.
[응용예]
이하에서는, 불순물을 포함하는 반도체막을 용량 소자의 한쪽 전극으로서 사용하고, 트랜지스터와 용량 소자를 동일한 면 위에 형성하는 예에 대하여 설명한다.
도 4의 (A)에 나타낸 단면도에서는, 구성예 1에서 예시한 트랜지스터(100)에 인접하여 용량 소자(130A)가 제공되어 있다.
또한 도 4의 (B)에 나타낸 단면도에서는, 구성예 2에서 예시한 트랜지스터(100A)에 인접하여 용량 소자(130A)가 제공되어 있다.
용량 소자(130A)는 반도체층(108c)과 도전층(120b) 사이에 유전체로서 기능하는 절연층(110), 절연층(116), 및 절연층(118)이 제공된 구성을 갖는다.
반도체층(108c)은 반도체층(108)과 동일한 면 위에 제공되어 있다. 예를 들어 반도체층(108c)은 반도체층(108)과 동일한 금속 산화물막을 가공한 후에 영역(108n)과 같은 불순물 원소를 첨가함으로써 형성할 수 있다.
이러한 구성으로 함으로써, 공정을 늘리지 않고 용량 소자(130A)를 제작할 수 있다.
도 4의 (C)에 나타낸 용량 소자(130B)는, 도전층(106c)과 반도체층(108c) 사이에 유전체로서 기능하는 절연층(103)이 제공된 구성을 갖는다.
도전층(106c)은 도전층(106)과 동일한 면 위에 제공되어 있다. 도전층(106c)은 도전층(106)과 동일한 도전막을 가공하여 형성할 수 있다.
용량 소자(130B)는 용량 소자(130A)와 비교하여 유전체의 두께를 얇게 할 수 있기 때문에, 용량이 더 큰 용량 소자로 할 수 있다.
여기까지가 응용예에 대한 설명이다.
[반도체 장치의 구성 요소]
다음으로, 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 자세히 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다.
또한 기판(102)으로서 가요성 기판을 사용하고, 가요성 기판에 트랜지스터(100) 등을 직접 형성하여도 좋다. 또는 기판(102)과 트랜지스터(100) 등 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리하고, 다른 기판으로 전치(轉置)하는 데 사용할 수 있다. 이러한 경우, 트랜지스터(100) 등은 내열성이 낮은 기판이나 가요성 기판으로도 전치할 수 있다.
[절연층(103)]
절연층(103)은 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법 등을 적절히 사용하여 형성할 수 있다. 또한 절연층(103)은 예를 들어 산화물 절연막 또는 질화물 절연막을 단층으로 또는 적층시켜 형성할 수 있다. 또한 반도체층(108)과의 계면 특성을 향상시키기 위하여, 절연층(103)에서 적어도 반도체층(108)과 접하는 영역은 산화물 절연막으로 형성하는 것이 바람직하다. 또한 절연층(103)에는 가열에 의하여 산소가 방출되는 막을 사용하는 것이 바람직하다.
절연층(103)으로서는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 사용하면 좋고, 단층으로 또는 적층시켜 제공할 수 있다.
또한 절연층(103)에서 반도체층(108)과 접하는 측에 질화 실리콘막 등의 산화물막 외의 막을 사용한 경우, 반도체층(108)과 접하는 표면에 대하여 산소 플라스마 처리 등의 전처리를 수행하여 상기 표면 또는 표면 근방을 산화시키는 것이 바람직하다.
[도전막]
게이트 전극으로서 기능하는 도전층(112) 및 도전층(106), 소스 전극으로서 기능하는 도전층(120a), 드레인 전극으로서 기능하는 도전층(120b)은 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한 도전층(112), 도전층(106), 도전층(120a), 및 도전층(120b)에는 In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등의 산화물 도전체 또는 금속 산화물막을 적용할 수도 있다.
여기서, 산화물 도전체(OC: Oxide Conductor)에 대하여 설명한다. 예를 들어 반도체 특성을 갖는 금속 산화물에 산소 결손을 형성하고 상기 산소 결손에 수소를 첨가하면, 전도대 근방에 도너 준위가 형성된다. 이 결과, 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체라고 할 수 있다.
또한 도전층(112) 등은 상기 산화물 도전체(금속 산화물)를 포함하는 도전막과, 금속 또는 합금을 포함하는 도전막의 적층 구조로 하여도 좋다. 금속 또는 합금을 포함하는 도전막을 사용함으로써 배선 저항을 낮게 할 수 있다. 이때 게이트 절연막으로서 기능하는 절연층과 접하는 측에는 산화물 도전체를 포함하는 도전막을 적용하는 것이 바람직하다.
또한 도전층(112), 도전층(106), 도전층(120a), 도전층(120b)에는 상술한 금속 원소 중에서도 특히 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수가 포함되는 것이 바람직하다. 특히 질화 탄탈럼막을 사용하는 것이 바람직하다. 상기 질화 탄탈럼막은 도전성을 갖고, 구리, 산소 또는 수소에 대한 배리어성이 높고, 또한 그 자체로부터의 수소 방출이 적기 때문에, 반도체층(108)과 접하는 도전막 또는 반도체층(108) 근방의 도전막으로서 적합하게 사용할 수 있다.
[절연층(110)]
트랜지스터(100) 등의 게이트 절연막으로서 기능하는 절연층(110)은 PECVD법, 스퍼터링법 등에 의하여 형성될 수 있다. 절연층(110)으로서는 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 중 1종류 이상을 포함하는 절연층을 사용할 수 있다. 또한 절연층(110)을 2층의 적층 구조 또는 3층 이상의 적층 구조로 하여도 좋다.
또한 반도체층(108)과 접하는 절연층(110)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 포함하는 영역을 갖는 것이 더 바람직하다. 바꿔 말하면, 절연층(110)은 산소를 방출할 수 있는 절연막이다. 예를 들어, 산소 분위기하에서 절연층(110)을 형성하거나, 성막 후의 절연층(110)에 대하여 산소 분위기하에서의 열처리, 플라스마 처리 등을 수행하거나, 또는 절연층(110) 위에 산소 분위기하에서 산화물막을 성막함으로써, 절연층(110) 내에 산소를 공급할 수도 있다.
또한 절연층(110)에 산화 실리콘이나 산화질화 실리콘과 비교하여 비유전율이 높은 산화 하프늄 등의 재료를 사용할 수도 있다. 이 경우, 절연층(110)의 막 두께를 두껍게 하고 터널 전류로 인한 누설 전류를 억제할 수 있다. 특히 결정성을 갖는 산화 하프늄은 비정질 산화 하프늄과 비교하여 비유전율이 높으므로 바람직하다.
[반도체층]
반도체층(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃은 In의 원자수비가 M의 원자수비 이상인 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5 등을 들 수 있다.
또한 스퍼터링 타깃으로서 다결정 산화물을 포함하는 타깃을 사용하면, 결정성을 갖는 반도체층(108)을 형성하기 쉬워지기 때문에 바람직하다. 또한 성막되는 반도체층(108)의 원자수비는 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어 반도체층(108)에 사용하는 스퍼터링 타깃의 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 경우, 성막되는 반도체층(108)의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이 되는 경우가 있다.
또한 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방이라고 기재된 경우, In의 원자수비를 4로 하였을 때, Ga의 원자수비가 1 이상 3 이하이고, Zn의 원자수비가 2 이상 4 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=5:1:6 또는 그 근방이라고 기재된 경우, In의 원자수비를 5로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 5 이상 7 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방이라고 기재된 경우, In의 원자수비를 1로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 0.1보다 크고 2 이하인 경우를 포함한다.
또한 반도체층(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이 실리콘보다 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
또한 반도체층(108)은 비단결정 구조인 것이 바람직하다. 비단결정 구조는 예를 들어 후술하는 CAAC 구조, 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중에서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC 구조는 결함 준위 밀도가 가장 낮다.
이하에서는 CAAC(c-axis aligned crystal)에 대하여 설명한다. CAAC는 결정 구조의 일례를 나타낸다.
CAAC 구조는 복수의 나노 결정(최대 직경이 10㎚ 미만인 결정 영역)을 갖는 박막 등의 결정 구조의 하나이고, 각 나노 결정은 c축이 특정의 방향으로 배향하고, 또한 a축 및 b축은 배향성을 갖지 않고, 나노 결정들이 입계를 형성하지 않고 연속적으로 연결된다는 특징을 갖는 결정 구조이다. 특히 CAAC 구조를 갖는 박막은 각 나노 결정의 c축이 박막의 두께 방향, 피형성면의 법선 방향, 또는 박막의 표면의 법선 방향으로 배향하기 쉽다는 특징을 갖는다.
CAAC-OS(Oxide Semiconductor)는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서 CAAC-OS를 갖는 산화물 반도체는 물리적 성질이 안정적이다. 그러므로 CAAC-OS를 갖는 산화물 반도체는 열에 강하고 신뢰성이 높다.
여기서, 결정학에서 단위 격자를 구성하는 a축, b축, 및 c축의 3개의 축(결정축)에 대하여 특이적인 축을 c축으로 한 단위 격자를 취하는 것이 일반적이다. 특히 층상 구조를 갖는 결정에서는 층의 면 방향에 평행한 2개의 축을 a축 및 b축으로 하고, 층과 교차하는 축을 c축으로 하는 것이 일반적이다. 이러한 층상 구조를 갖는 결정의 대표적인 예로서 육방정계로 분류되는 그래파이트가 있고, 그 단위 격자의 a축 및 b축은 벽개(劈開)면에 평행하고, c축은 벽개면과 직교한다. 예를 들어 층상 구조인 YbFe2O4형의 결정 구조를 갖는 InGaZnO4의 결정은 육방정계로 분류될 수 있고, 그 단위 격자의 a축 및 b축은 층의 면 방향에 평행하고, c축은 층(즉 a축 및 b축)과 직교한다.
금속 산화물의 결정 구조의 일례에 대하여 설명한다. 또한 이하에서는 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법에 의하여 성막된 금속 산화물을 일례로서 설명한다. 상기 타깃을 사용하여, 기판 온도를 100℃ 이상 130℃ 이하로 하고 스퍼터링법에 의하여 형성한 금속 산화물은, nc(nano crystal) 구조 및 CAAC 구조 중 어느 한쪽의 결정 구조 또는 이들이 혼재된 구조를 갖기 쉽다. 한편, 기판 온도를 실온(R.T.)으로 하고 스퍼터링법에 의하여 형성한 금속 산화물은, nc의 결정 구조를 갖기 쉽다. 또한 여기서 실온(R.T.)은 기판을 의도적으로 가열하지 않는 경우의 온도를 포함한다.
[제작 방법의 예]
이하에서는 본 발명의 일 형태의 트랜지스터의 제작 방법의 예에 대하여 설명한다. 여기서는, 구성예 2에서 예시한 트랜지스터(100A)를 예로 들어 설명한다.
또한 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulse Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. CVD법으로서는 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법이나 열 CVD법 등이 있다. 또한 열 CVD법의 하나에 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic CVD)법이 있다.
또는 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스핀 코팅, 디핑(dipping), 스프레이 코팅, 잉크젯, 디스펜싱, 스크린 인쇄, 오프셋 인쇄, 닥터 나이프, 슬릿 코팅, 롤 코팅, 커튼 코팅, 또는 나이프 코팅 등의 방법에 의하여 형성할 수 있다.
또한 반도체 장치를 구성하는 박막을 가공할 때는 포토리소그래피법 등을 사용하여 가공할 수 있다. 이 외에도 나노 임프린팅법, 샌드블라스팅법(sandblasting method), 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 또한 메탈 마스크 등의 차폐 마스크를 사용한 성막 방법에 의하여 섬 형상의 박막을 직접 형성하여도 좋다.
포토리소그래피법에는 대표적으로 2가지 방법이 있다. 하나는 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 상기 박막을 가공하고, 레지스트 마스크를 제거하는 방법이다. 다른 하나는 감광성을 갖는 박막을 성막한 후에, 노광, 현상을 수행하여 상기 박막을 원하는 형상으로 가공하는 방법이다.
포토리소그래피법에서, 노광에 사용하는 광으로서는 예를 들어 i선(파장 365㎚), g선(파장 436㎚), h선(파장 405㎚), 또는 이들을 혼합시킨 광을 사용할 수 있다. 그 외에는 자외선이나 KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 또한 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 또한 노광에 사용하는 광으로서는 극단 자외광(EUV: Extreme Ultra-violet)이나 X선을 사용하여도 좋다. 또한 노광에 사용하는 광 대신에 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면 매우 미세한 가공을 수행할 수 있어 바람직하다. 또한 전자 빔 등의 빔을 주사하여 노광을 수행하는 경우에는, 포토마스크가 필요하지 않다.
박막의 에칭에는 드라이 에칭법, 웨트 에칭법, 샌드블라스팅법 등을 사용할 수 있다.
도 5 및 도 6에 나타낸 각 도면에는 트랜지스터(100A)의 제작 공정의 각 단계에서의 채널 길이 방향 및 채널 폭 방향의 단면을 나란히 나타내었다.
[도전층(106)의 형성]
기판(102) 위에 도전막을 성막하고 이를 에칭에 의하여 가공하여, 게이트 전극으로서 기능하는 도전층(106)을 형성한다.
[절연층(103)의 형성]
이어서, 기판(102), 도전층(106)을 덮어 절연층(103)을 형성한다(도 5의 (A)). 절연층(103)은 PECVD법, ALD법, 스퍼터링법 등을 사용하여 형성할 수 있다.
절연층(103)을 형성한 후에, 절연층(103)에 대하여 산소를 공급하는 처리를 수행하여도 좋다. 예를 들어 산소 분위기하에서의 플라스마 처리 또는 가열 처리 등을 수행할 수 있다. 또는 플라스마 이온 도핑법이나 이온 주입법에 의하여 절연층(103)에 산소를 공급하여도 좋다.
[반도체층(108)의 형성]
이어서, 절연층(103) 위에 금속 산화물막을 성막하고 이를 가공함으로써, 섬 형상의 반도체층(108)을 형성한다(도 5의 (B)).
금속 산화물막은 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하는 것이 바람직하다.
또한 금속 산화물막을 성막할 때, 산소 가스에 더하여 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다. 또한 금속 산화물막을 성막할 때의 성막 가스 전체에서 차지하는 산소 가스의 비율(이하 산소 유량비라고도 함)이 높을수록 금속 산화물막의 결정성을 높일 수 있고 신뢰성이 높은 트랜지스터를 실현할 수 있다. 한편, 산소 유량비가 낮을수록 금속 산화물막의 결정성이 낮아지고 온 전류가 높은 트랜지스터로 할 수 있다.
또한 금속 산화물막의 형성 조건으로서는, 기판 온도를 실온 이상 200℃ 이하, 바람직하게는 기판 온도를 실온 이상 140℃ 이하로 하면 좋다. 예를 들어 기판 온도를 실온 이상 140℃ 미만으로 하면 생산성이 높아져 바람직하다. 또한 기판 온도를 실온으로 하거나 또는 의도적으로 가열하지 않는 상태에서 금속 산화물막을 성막함으로써, 결정성을 낮게 할 수 있다.
또한 금속 산화물막을 성막하기 전에, 절연층(103) 표면에 흡착된 물이나 수소, 유기물 등을 이탈시키기 위한 처리나, 절연층(103) 내에 산소를 공급하는 처리를 수행하는 것이 바람직하다. 예를 들어 감압 분위기하에서 70℃ 이상 200℃ 이하의 온도에서 가열 처리를 수행할 수 있다. 또는 산소를 포함하는 분위기하에서 플라스마 처리를 수행하여도 좋다. 또한 일산화질소 가스를 포함하는 분위기하에서 플라스마 처리를 수행하면 절연층(103) 표면의 유기물을 적합하게 제거할 수 있다. 이러한 처리를 수행한 후, 절연층(103) 표면을 대기에 노출시키지 않고 금속 산화물막을 연속적으로 성막하는 것이 바람직하다.
금속 산화물막의 가공에는 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용하면 좋다. 이때 반도체층(108)과 중첩되지 않은 절연층(103)의 일부가 에칭되어 얇아지는 경우가 있다.
또한 금속 산화물막을 성막한 후 또는 반도체층(108)으로 가공한 후에, 금속 산화물막 또는 반도체층(108) 내의 수소 또는 물을 제거하기 위하여 가열 처리를 수행하여도 좋다. 가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 할 수 있다.
가열 처리는 희가스 또는 질소를 포함하는 분위기에서 수행할 수 있다. 또는 상기 분위기에서 가열한 후, 산소를 포함하는 분위기에서 가열하여도 좋다. 또한 상기 가열 처리의 분위기에 수소, 물 등이 포함되지 않는 것이 바람직하다. 상기 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 가열 처리 시간을 단축할 수 있다.
[절연층(110), 금속 산화물막(114f)의 형성]
이어서, 절연층(103) 및 반도체층(108)을 덮어 절연층(110)과 금속 산화물막(114f)을 적층시켜 성막한다(도 5의 (C)).
절연층(110)으로서는 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등의 산화물막을 플라스마 화학 기상 퇴적 장치(PECVD 장치, 또는 단순히 플라스마 CVD 장치라고 함)를 사용하여 형성하는 것이 바람직하다. 또한 마이크로파를 사용한 PECVD법을 사용하여 형성하여도 좋다.
금속 산화물막(114f)은 예를 들어 산소를 포함하는 분위기하에서 성막하는 것이 바람직하다. 특히 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 형성하는 것이 바람직하다. 이로써, 금속 산화물막(114f)의 성막 시에 절연층(110)에 산소를 공급할 수 있다.
금속 산화물막(114f)을 상기 반도체층(108)의 경우와 비슷한 금속 산화물을 포함하는 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하는 경우에는, 상기 방법을 원용할 수 있다.
예를 들어 금속 산화물막(114f)의 성막 조건으로서, 성막 가스로서 산소를 사용하고 금속 타깃을 사용한 반응성 스퍼터링법에 의하여 금속 산화물막을 형성하여도 좋다. 금속 타깃에 예를 들어 알루미늄을 사용한 경우에는, 산화 알루미늄막을 성막할 수 있다.
금속 산화물막(114f)의 성막 시에는, 성막 장치의 성막실 내에 도입하는 성막 가스의 유량 전체에 대한 산소 유량의 비율(산소 유량비) 또는 성막실 내의 산소 분압이 높을수록 절연층(110) 내에 공급되는 산소를 증가시킬 수 있다. 산소 유량비 또는 산소 분압은 예를 들어 50% 이상 100% 이하, 바람직하게는 65% 이상 100% 이하, 더 바람직하게는 80% 이상 100% 이하, 더욱 바람직하게는 90% 이상 100% 이하로 한다. 특히 산소 유량비를 100%로 하고, 산소 분압을 100%에 가능한 한 가깝게 하는 것이 바람직하다.
이와 같이 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 금속 산화물막(114f)을 형성함으로써, 금속 산화물막(114f)의 성막 시에 절연층(110)에 산소를 공급할 수 있고, 절연층(110)으로부터의 산소의 이탈을 방지할 수 있다. 그 결과, 절연층(110)에 매우 많은 산소를 가둘 수 있다. 그리고 나중의 가열 처리에 의하여 반도체층(108)에 많은 산소를 공급할 수 있다. 그 결과, 반도체층(108) 내의 산소 결손을 저감할 수 있고 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 금속 산화물막(114f)의 형성 후에 가열 처리를 수행함으로써, 절연층(110)으로부터 반도체층(108)에 산소를 공급하여도 좋다. 가열 처리는 질소, 산소, 희가스 중 하나 이상을 포함하는 분위기하에 있어서, 200℃ 이상 400℃ 이하의 온도에서 수행할 수 있다.
이어서, 금속 산화물막(114f)을 성막한 후에, 금속 산화물막(114f), 절연층(110), 및 절연층(103)의 일부를 에칭함으로써, 도전층(106)에 도달하는 개구를 형성한다. 이로써, 나중에 형성되는 도전층(112)과 도전층(106)을 상기 개구를 통하여 전기적으로 접속시킬 수 있다.
[도전층(112), 금속 산화물층(114)의 형성]
이어서, 금속 산화물막(114f) 위에 도전층(112)이 되는 도전막(112f)을 성막한다(도 5의 (D)). 도전막(112f)은 금속 또는 합금의 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 성막되는 것이 바람직하다.
이어서, 도전막(112f) 및 금속 산화물막(114f)의 일부를 에칭하여 도전층(112) 및 금속 산화물층(114)을 형성한다(도 5의 (E)). 도전막(112f) 및 금속 산화물막(114f)은 각각 같은 레지스트 마스크를 사용하여 가공되는 것이 바람직하다. 또는 에칭 후의 도전층(112)을 하드 마스크로서 사용하여 금속 산화물막(114f)을 에칭하여도 좋다.
이러한 식으로, 상면 형상이 실질적으로 같은 도전층(112) 및 금속 산화물층(114)을 형성할 수 있다.
이와 같이 절연층(110)을 에칭하지 않고, 반도체층(108)의 상면 및 측면, 그리고 절연층(103)을 절연층(110)이 덮은 상태로 함으로써, 도전층(112) 등을 에칭할 때, 반도체층(108)이나 절연층(103)의 일부가 에칭되어 박막화되는 것을 방지할 수 있다.
[불순물 원소의 공급 처리]
이어서, 도전층(112)을 마스크로서 사용하여 절연층(110) 및 반도체층(108)에 불순물 원소(140)를 공급(첨가 또는 주입이라고도 함)하는 처리를 수행하여, 영역(108n), 영역(110d), 및 영역(103d)을 형성한다(도 6의 (A)). 반도체층(108) 및 절연층(110)에서 도전층(112)과 중첩되는 영역에서는, 도전층(112)이 마스크가 되므로 불순물 원소(140)가 공급되지 않는다.
불순물 원소(140)의 공급에는 플라스마 이온 도핑법 또는 이온 주입법을 적합하게 사용할 수 있다. 이들 방법은, 깊이 방향의 농도 프로파일을 이온의 가속 전압과 도즈양 등에 의하여 높은 정밀도로 제어할 수 있다. 플라스마 이온 도핑법을 사용함으로써 생산성을 높일 수 있다. 또한 질량 분리를 사용한 이온 주입법을 사용함으로써, 공급되는 불순물 원소의 순도를 높일 수 있다.
불순물 원소(140)의 공급 처리에서, 반도체층(108)과 절연층(110)의 계면, 반도체층(108) 내에서 계면에 가까운 부분, 또는 절연층(110) 내에서 상기 계면에 가까운 부분의 농도가 가장 높아지도록 처리 조건을 제어하는 것이 바람직하다. 이로써, 한 번의 처리에서 반도체층(108)과 절연층(110)의 양쪽에 최적의 농도의 불순물 원소(140)를 공급할 수 있다.
불순물 원소(140)로서는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 마그네슘, 실리콘, 또는 희가스 등을 들 수 있다. 또한 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 특히 붕소, 인, 알루미늄, 마그네슘, 또는 실리콘을 사용하는 것이 바람직하다.
불순물 원소(140)의 원료 가스로서는, 상기 불순물 원소를 포함하는 가스를 사용할 수 있다. 붕소를 공급하는 경우, 대표적으로는 B2H6 가스나 BF3 가스 등을 사용할 수 있다. 또한 인을 공급하는 경우에는, 대표적으로는 PH3 가스를 사용할 수 있다. 또한 이들 원료 가스를 희가스로 희석한 혼합 가스를 사용하여도 좋다.
그 외에도 원료 가스로서는 CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2, (C5H5)2Mg, 및 희가스 등을 사용할 수 있다. 또한 이온원은 기체에 한정되지 않고, 고체나 액체를 가열하여 기화시킨 것을 사용하여도 좋다.
불순물 원소(140)의 첨가는, 절연층(110) 및 반도체층(108)의 조성이나 밀도, 두께 등을 고려하여 가속 전압이나 도즈양 등의 조건을 설정함으로써 제어할 수 있다.
예를 들어 이온 주입법 또는 플라스마 이온 도핑법에 의하여 붕소의 첨가를 수행하는 경우, 가속 전압은 예를 들어 5kV 이상 100kV 이하, 바람직하게는 7kV 이상 70kV 이하, 더 바람직하게는 10kV 이상 50kV 이하의 범위로 할 수 있다. 또한 도즈양은 예를 들어 1×1013ions/cm2 이상 1×1017ions/cm2 이하, 바람직하게는 1×1014ions/cm2 이상 5×1016ions/cm2 이하, 더 바람직하게는 1×1015ions/cm2 이상 3×1016ions/cm2 이하의 범위로 할 수 있다.
또한 이온 주입법 또는 플라스마 이온 도핑법에 의하여 인 이온의 첨가를 수행하는 경우, 가속 전압은 예를 들어 10kV 이상 100kV 이하, 바람직하게는 30kV 이상 90kV 이하, 더 바람직하게는 40kV 이상 80kV 이하의 범위로 할 수 있다. 또한 도즈양은 예를 들어 1×1013ions/cm2 이상 1×1017ions/cm2 이하, 바람직하게는 1×1014ions/cm2 이상 5×1016ions/cm2 이하, 더 바람직하게는 1×1015ions/cm2 이상 3×1016ions/cm2 이하의 범위로 할 수 있다.
또한 불순물 원소(140)의 공급 방법은 이에 한정되지 않고, 예를 들어 플라스마 처리나 가열에 의한 열 확산을 이용한 처리 등을 사용하여도 좋다. 플라스마 처리법의 경우, 첨가하는 불순물 원소를 포함하는 가스 분위기에서 플라스마를 발생시키고 플라스마 처리를 수행함으로써, 불순물 원소를 첨가할 수 있다. 상기 플라스마를 발생시키는 장치로서는, 드라이 에칭 장치, 애싱 장치, 플라스마 CVD 장치, 고밀도 플라스마 CVD 장치 등을 사용할 수 있다.
본 발명의 일 형태에서는, 절연층(110)을 통하여 불순물 원소(140)를 반도체층(108)에 공급할 수 있다. 그러므로 반도체층(108)이 결정성을 갖는 경우에도, 불순물 원소(140)를 공급할 때 결정성이 손실되는 것을 억제할 수 있다. 따라서 결정성의 저하로 인하여 전기 저항이 증대되는 경우에 적합하다.
[절연층(116), 절연층(118)의 형성]
이어서, 절연층(116) 및 절연층(118)을 순차적으로 형성한다(도 6의 (B)).
절연층(116) 또는 절연층(118)을 플라스마 CVD법에 의하여 형성하는 경우, 성막 온도가 지나치게 높으면 영역(108n) 등에 포함되는 불순물이 반도체층(108)의 채널 형성 영역을 포함하는 주변부로 확산되거나, 영역(108n)의 전기 저항이 상승될 우려가 있다. 절연층(116) 또는 절연층(118)의 성막 온도는, 예를 들어 150℃ 이상 400℃ 이하, 바람직하게는 180℃ 이상 360℃ 이하, 더 바람직하게는 200℃ 이상 250℃ 이하로 하는 것이 바람직하다. 절연층(116) 또는 절연층(118)을 저온에서 성막함으로써, 채널 길이가 짧은 트랜지스터이어도 우수한 전기 특성을 부여할 수 있다.
[가열 처리]
절연층(116) 또는 절연층(118)을 형성한 후, 가열 처리를 수행한다. 가열 처리는 질소, 산소, 희가스 중 하나 이상을 포함하는 분위기하에 있어서 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하의 온도에서 수행하는 것이 바람직하다. 상기 가열 처리에 의하여, 더 안정적으로 저항이 낮은 영역(108n)으로 할 수 있다. 예를 들어, 상기 온도에서 가열 처리를 수행함으로써, 불순물 원소(140)가 적당히 확산되고 국소적으로 균일화되므로, 이상적인 불순물 원소의 농도 구배를 갖는 영역(108n) 및 영역(110d)이 형성될 수 있다. 또한 가열 처리의 온도가 지나치게 높으면(예를 들어 500℃ 이상), 불순물 원소(140)가 채널 형성 영역 내까지 확산되어 트랜지스터의 전기 특성이나 신뢰성의 악화를 초래할 우려가 있다.
또한 영역(108n)에 불순물 원소(140)를 공급할 때, 반도체층(108)이나 절연층(110)에 생긴 결함을 가열 처리에 의하여 수복(修復)할 수 있는 경우도 있다.
또한 가열 처리에 의하여 절연층(110)으로부터 반도체층(108)의 채널 형성 영역에 산소를 공급할 수 있다. 이때 절연층(110)에는 영역(108n)과의 계면 근방에 불순물 원소(140)가 공급된 영역(110d)이 형성되어 있기 때문에, 절연층(110)으로부터 방출되는 산소가 영역(108n)으로 확산되는 것이 억제된다. 그 결과, 영역(108n)이 다시 고저항화되는 것을 효과적으로 방지할 수 있다. 또한 이때, 절연층(110)에서 반도체층(108)의 채널 형성 영역과 중첩되는 부분에는 영역(110d)이 형성되지 않기 때문에, 절연층(110)으로부터 방출되는 산소를 상기 채널 형성 영역에 선택적으로 공급할 수 있다.
또한 영역(108n)은 채널 형성 영역보다 산소 결손이 많이 존재한 상태에 있기 때문에, 가열 처리를 수행함으로써, 상기 산소 결손에 의하여 채널 형성 영역 내에 포함되는 수소를 게터링하는 효과를 기대할 수 있다. 따라서 채널 형성 영역 내의 수소 농도를 저감할 수 있어, 신뢰성이 더 높은 트랜지스터를 실현할 수 있다. 또한 채널 형성 영역으로부터 공급된 수소와 영역(108n) 내의 산소 결손이 결합되어 캐리어 생성원이 되기 때문에, 더 저저항화된 영역(108n)을 실현할 수 있다.
또한 가열 처리는 절연층(116)을 형성하기 전에 수행하여도 좋지만, 절연층(116) 또는 절연층(118)을 형성한 후에 수행하는 것이 더 바람직하다. 예를 들어 절연층(116) 또는 절연층(118)에, 산소를 확산시키기 어려운 절연막을 사용함으로써, 가열 처리에 의하여 절연층(110)으로부터 방출되는 산소가 외부로 확산되는 것을 방지하고, 반도체층(108)의 채널 형성 영역에 공급될 수 있는 산소량을 증가시킬 수 있다.
[개구부(141a), 개구부(141b)의 형성]
이어서, 절연층(118)의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 후, 절연층(118), 절연층(116), 및 절연층(110)의 일부를 에칭함으로써, 영역(108n)에 도달하는 개구부(141a) 및 개구부(141b)를 형성한다.
[도전층(120a), 도전층(120b)의 형성]
이어서, 개구부(141a) 및 개구부(141b)를 덮도록 절연층(118) 위에 도전막을 성막하고, 상기 도전막을 원하는 형상으로 가공함으로써, 도전층(120a) 및 도전층(120b)을 형성한다(도 6의 (C)).
상술한 공정을 거쳐 트랜지스터(100A)를 제작할 수 있다. 예를 들어, 트랜지스터(100A)를 표시 장치의 화소에 적용하는 경우에는, 이 후에 보호 절연층, 평탄화층, 화소 전극, 및 배선 중 하나 이상을 형성하는 공정을 추가하면 좋다.
여기까지가 제작 방법의 예에 대한 설명이다.
본 실시형태에서 예시한 구성예, 제작 방법의 예, 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예, 제작 방법의 예, 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 위의 실시형태에서 예시한 트랜지스터를 갖는 표시 장치의 일례에 대하여 설명한다.
[구성예]
도 7의 (A)에 표시 장치(700)의 상면도를 나타내었다. 표시 장치(700)는 실재(712)에 의하여 접합된 제 1 기판(701)과 제 2 기판(705)을 갖는다. 또한 제 1 기판(701), 제 2 기판(705), 및 실재(712)로 밀봉되는 영역에서, 제 1 기판(701) 위에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 제공된다. 또한 화소부(702)에는 복수의 표시 소자가 제공된다.
또한 제 1 기판(701)에서 제 2 기판(705)과 중첩되지 않는 부분에, FPC(716)(FPC: Flexible printed circuit)가 접속되는 FPC 단자부(708)가 제공된다. FPC(716)에 의하여, FPC 단자부(708) 및 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706) 각각에 각종 신호 등이 공급된다.
게이트 드라이버 회로부(706)는 복수로 제공되어도 좋다. 또한 게이트 드라이버 회로부(706) 및 소스 드라이버 회로부(704) 각각은 반도체 기판 등에 별도로 형성되고 패키징된 IC칩의 형태이어도 좋다. 상기 IC칩은 제 1 기판(701) 위 또는 FPC(716)에 실장할 수 있다.
화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 갖는 트랜지스터에 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
화소부(702)에 제공되는 표시 소자로서는 액정 소자, 발광 소자 등을 들 수 있다. 액정 소자로서는 투과형 액정 소자, 반사형 액정 소자, 반투과형 액정 소자 등을 사용할 수 있다. 또한 발광 소자로서는 LED(Light Emitting Diode), OLED(Organic LED), QLED(Quantum-dot LED), 반도체 레이저 등의 자발광형 발광 소자를 들 수 있다. 또한 셔터 방식 또는 광 간섭 방식의 MEMS(Micro Electro Mechanical Systems) 소자나, 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 또는 전자 분류체(電子粉流體, Electronic Liquid Powder)(등록 상표) 방식 등을 적용한 표시 소자 등을 사용할 수도 있다.
도 7의 (B)에 나타낸 표시 장치(700A)는 대형 화면을 갖는 전자 기기에 적합하게 사용할 수 있는 표시 장치이다. 표시 장치(700A)는 예를 들어 텔레비전 장치, 모니터 장치, 퍼스널 컴퓨터(노트북형 또는 데스크톱형을 포함함), 태블릿 단말기, 디지털사이니지 등에 적합하게 사용할 수 있다.
표시 장치(700A)는 복수의 소스 드라이버 IC(721)와, 한 쌍의 게이트 드라이버 회로부(722)를 갖는다.
복수의 소스 드라이버 IC(721)는 각각 FPC(723)에 장착된다. 또한 복수의 FPC(723)는 한쪽 단자가 제 1 기판(701)에 접속되고, 다른 쪽 단자가 인쇄 기판(724)에 접속된다. FPC(723)를 접음으로써, 인쇄 기판(724)을 화소부(702)의 뒤쪽에 배치하여 전자 기기에 실장할 수 있기 때문에, 전자 기기의 공간 절약을 도모할 수 있다.
한편, 게이트 드라이버 회로부(722)는 제 1 기판(701) 위에 형성되어 있다. 그러므로 내로 베젤의 전자 기기를 실현할 수 있다.
이러한 구성으로 함으로써, 대형이며 고해상도의 표시 장치를 실현할 수 있다. 예를 들어 화면 크기가 대각 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상의 표시 장치에도 적용할 수 있다. 또한 해상도가 4K2K 또는 8K4K 등으로 매우 높은 표시 장치를 실현할 수 있다.
[단면 구성예]
이하에서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여 도 8 내지 도 10을 사용하여 설명한다. 또한 도 8 내지 도 10은 각각 도 7의 (A)의 일점쇄선 Q-R에서의 단면도이다. 도 8 및 도 9는 표시 소자로서 액정 소자를 사용한 구성을 나타낸 것이고, 도 10은 EL 소자를 사용한 구성을 나타낸 것이다.
[표시 장치의 공통 부분에 관한 설명]
도 8 내지 도 10에 나타낸 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 갖는다. 리드 배선부(711)는 신호선(710)을 갖는다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 갖는다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다. 도 9에는 용량 소자(790)가 없는 경우를 나타내었다.
트랜지스터(750) 및 트랜지스터(752)에는 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 갖는다. 상기 트랜지스터는 오프 전류를 낮게 할 수 있다. 따라서 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 화상 신호 등의 기록 간격도 길게 설정할 수 있다. 그러므로 리프레시 동작의 빈도를 줄일 수 있기 때문에 소비전력을 저감하는 효과를 갖는다.
또한 본 실시형태에서 사용하는 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에 고속 구동이 가능하다. 예를 들어 이러한 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 구동 회로로서 실리콘 웨이퍼 등으로 형성된 반도체 장치를 별도로 사용할 필요가 없기 때문에 표시 장치의 부품 점수를 삭감할 수 있다. 또한 화소부에서도 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
도 8 및 도 10에 나타낸 용량 소자(790)는 트랜지스터(750)가 갖는 반도체층과 동일한 막을 가공하여 형성되며 저저화화된 하부 전극과, 소스 전극 또는 드레인 전극과 동일한 도전막을 가공하여 형성된 상부 전극을 갖는다. 또한 하부 전극과 상부 전극 사이에는, 트랜지스터(750)를 덮는 2층의 절연막이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 끼워진 적층형의 구조를 갖는다.
또한 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에는 평탄화 절연막(770)이 제공된다.
화소부(702)가 갖는 트랜지스터(750)와 소스 드라이버 회로부(704)가 갖는 트랜지스터(752)에는 다른 구조의 트랜지스터를 사용하여도 좋다. 예를 들어 이들 중 어느 한쪽에 톱 게이트형 트랜지스터를 적용하고, 다른 한쪽에 보텀 게이트형 트랜지스터를 적용한 구성으로 하여도 좋다. 또한 상기 소스 드라이버 회로부(704)를 게이트 드라이버 회로부로 바꿔 읽어도 좋다.
신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성된다. 이때 구리 원소를 포함하는 재료 등 저항이 낮은 재료를 사용하면, 배선 저항에 기인하는 신호 지연 등이 적고 대화면 표시가 가능하게 되므로 바람직하다.
FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 갖는다. 접속 전극(760)은 FPC(716)가 갖는 단자와, 이방성 도전막(780)을 통하여 전기적으로 접속된다. 여기서 접속 전극(760)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성된다.
제 1 기판(701) 및 제 2 기판(705)으로서는 예를 들어 유리 기판 또는 플라스틱 기판 등 가요성을 갖는 기판을 사용할 수 있다.
또한 제 2 기판(705) 측에는 차광막(738)과, 착색막(736)과, 이들과 접하는 절연막(734)이 제공된다.
[액정 소자를 사용한 표시 장치의 구성예]
도 8에 나타낸 표시 장치(700)는 액정 소자(775)를 갖는다. 액정 소자(775)는 도전층(772), 도전층(774), 및 이들 사이의 액정층(776)을 갖는다. 도전층(774)은 제 2 기판(705) 측에 제공되고, 공통 전극으로서의 기능을 갖는다. 또한 도전층(772)은 트랜지스터(750)가 갖는 소스 전극 또는 드레인 전극에 전기적으로 접속된다. 도전층(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극으로서 기능한다.
도전층(772)에는, 가시광에 대하여 투과성을 갖는 재료 또는 가시광에 대하여 반사성을 갖는 재료를 사용할 수 있다. 투광성 재료로서는 예를 들어 인듐, 아연, 주석 등을 포함하는 산화물 재료를 사용하는 것이 좋다. 반사성 재료로서는 예를 들어 알루미늄, 은 등을 포함하는 재료를 사용하는 것이 좋다.
도전층(772)에 반사성 재료를 사용하면, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 한편, 도전층(772)에 투광성 재료를 사용하면, 투과형 액정 표시 장치가 된다. 반사형 액정 표시 장치의 경우, 시인 측에 편광판을 제공한다. 한편, 투과형 액정 표시 장치의 경우, 액정 소자를 끼우도록 한 쌍의 편광판을 제공한다.
도 9에 나타낸 표시 장치(700)는 횡전계 방식(예를 들어 FFS 모드)의 액정 소자(775)를 사용한 예를 나타낸 것이다. 도전층(772) 위에 절연층(773)을 개재하여 공통 전극으로서 기능하는 도전층(774)이 제공된다. 도전층(772)과 도전층(774) 사이에 발생하는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다.
도 9에서 도전층(774), 절연층(773), 도전층(772)의 적층 구조로 유지 용량을 구성할 수 있다. 그러므로 용량 소자를 별도로 제공할 필요가 없어, 개구율을 높일 수 있다.
또한 도 8 및 도 9에는 도시하지 않았지만, 액정층(776)과 접하는 배향막을 제공하는 구성으로 하여도 좋다. 또한 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판), 그리고 백라이트, 사이드 라이트 등의 광원을 적절히 제공할 수 있다.
액정층(776)에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 고분자 네트워크형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또한 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다.
또한 액정 소자의 모드로서는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, 게스트 호스트 모드 등을 사용할 수 있다.
[발광 소자를 사용한 표시 장치]
도 10에 나타낸 표시 장치(700)는 발광 소자(782)를 갖는다. 발광 소자(782)는 도전층(772), EL층(786), 및 도전막(788)을 갖는다. EL층(786)은 유기 화합물 또는 퀀텀닷(quantum dot) 등의 무기 화합물을 갖는다.
유기 화합물에 사용할 수 있는 재료로서는, 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한 퀀텀닷에 사용할 수 있는 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다.
도 10에 나타낸 표시 장치(700)에는, 평탄화 절연막(770) 위에 도전층(772)의 일부를 덮는 절연막(730)이 제공된다. 여기서, 발광 소자(782)는 투광성의 도전막(788)을 갖는 톱 이미션 발광 소자이다. 또한 발광 소자(782)는 도전층(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전층(772) 측 및 도전막(788) 측의 양쪽으로 광을 사출하는 듀얼 이미션 구조를 가져도 좋다.
또한 착색막(736)은 발광 소자(782)와 중첩되는 위치에 제공되고, 차광막(738)은 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 제공된다. 또한 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한 EL층(786)을 화소마다 섬 형상으로 또는 화소열마다 줄무늬 형상으로 형성하는 경우, 즉 개별 도포하여 형성하는 경우에는, 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
[표시 장치에 입력 장치를 제공하는 구성예]
또한 도 8 내지 도 10에 나타낸 표시 장치(700)에 입력 장치를 제공하여도 좋다. 상기 입력 장치로서는 예를 들어 터치 센서 등이 있다.
예를 들어 센서의 방식으로서는 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 감압 방식 등 다양한 방식을 사용할 수 있다. 또는 이들 중 2개 이상을 조합하여 사용하여도 좋다.
또한 터치 패널의 구성에는 입력 장치를 한 쌍의 기판 내측에 형성하는 소위 인셀형 터치 패널, 입력 장치를 표시 장치(700) 위에 형성하는 소위 온셀형 터치 패널, 또는 표시 장치(700)에 접합하여 사용하는 소위 아웃셀형 터치 패널 등이 있다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치에 대하여 도 11을 사용하여 설명한다.
도 11의 (A)에 나타낸 표시 장치는 화소부(502)와, 구동 회로부(504)와, 보호 회로(506)와, 단자부(507)를 갖는다. 또한 보호 회로(506)를 제공하지 않은 구성으로 하여도 좋다.
화소부(502)나 구동 회로부(504)가 갖는 트랜지스터에 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 또한 보호 회로(506)에도 본 발명의 일 형태의 트랜지스터를 적용하여도 좋다.
화소부(502)는 X행 Y열(X, Y는 각각 독립적으로 2 이상의 자연수임)로 배치된 복수의 표시 소자를 구동시키는 복수의 화소 회로(501)를 갖는다.
구동 회로부(504)는 게이트선(GL_1 내지 GL_X)에 주사 신호를 출력하는 게이트 드라이버(504a), 데이터선(DL_1 내지 DL_Y)에 데이터 신호를 공급하는 소스 드라이버(504b) 등의 구동 회로를 갖는다. 게이트 드라이버(504a)는 적어도 시프트 레지스터를 갖는 구성으로 하면 좋다. 또한 소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 또한 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
단자부(507)란 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 화상 신호 등을 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는 그 자체가 접속되는 배선에 일정한 범위 외의 전위가 공급되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다. 도 11의 (A)에 나타낸 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL), 또는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL) 등의 각종 배선에 접속된다.
또한 게이트 드라이버(504a)와 소스 드라이버(504b)는 각각 화소부(502)와 같은 기판 위에 제공되어도 좋고, 게이트 드라이버 회로 또는 소스 드라이버 회로가 별도로 형성된 기판(예를 들어 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로 기판)을 COG나 TAB(Tape Automated Bonding)에 의하여 기판에 실장하는 구성으로 하여도 좋다.
또한 도 11의 (A)에 나타낸 복수의 화소 회로(501)는, 예를 들어 도 11의 (B), (C)에 나타낸 구성으로 할 수 있다.
도 11의 (B)에 나타낸 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 갖는다. 또한 화소 회로(501)에는 데이터선(DL_n), 주사선(GL_m), 전위 공급선(VL) 등이 접속된다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한 복수의 화소 회로(501) 각각이 갖는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(커먼 전위)를 공급하여도 좋다. 또한 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
또한 도 11의 (C)에 나타낸 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 갖는다. 또한 화소 회로(501)에는 데이터선(DL_n), 주사선(GL_m), 전위 공급선(VL_a), 전위 공급선(VL_b) 등이 접속된다.
또한 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다. 트랜지스터(554)의 게이트에 공급되는 전위에 따라 발광 소자(572)를 흐르는 전류가 제어됨으로써, 발광 소자(572)로부터의 발광 휘도가 제어된다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
이하에서는, 화소에 표시되는 계조를 보정하기 위한 메모리를 갖는 화소 회로와, 이를 갖는 표시 장치에 대하여 설명한다. 실시형태 1에서 예시한 트랜지스터는, 이하에서 예시하는 화소 회로에 사용되는 트랜지스터에 적용할 수 있다.
[회로 구성]
도 12의 (A)에 화소 회로(400)의 회로도를 나타내었다. 화소 회로(400)는 트랜지스터(M1), 트랜지스터(M2), 용량 소자(C1), 및 회로(401)를 갖는다. 또한 화소 회로(400)에는 배선(S1), 배선(S2), 배선(G1), 및 배선(G2)이 접속된다.
트랜지스터(M1)에서는 게이트가 배선(G1)에 접속되고, 소스 및 드레인 중 한쪽이 배선(S1)에 접속되고, 다른 쪽이 용량 소자(C1)의 한쪽 전극에 접속된다. 트랜지스터(M2)는 게이트가 배선(G2)에 접속되고, 소스 및 드레인 중 한쪽이 배선(S2)에 접속되고, 다른 쪽이 용량 소자(C1)의 다른 쪽 전극 및 회로(401)에 접속된다.
회로(401)는 적어도 하나의 표시 소자를 포함하는 회로이다. 표시 소자로서는 다양한 소자를 사용할 수 있지만, 대표적으로는 유기 EL 소자나 LED 소자 등의 발광 소자, 액정 소자, 또는 MEMS(Micro Electro Mechanical Systems) 소자 등을 적용할 수 있다.
트랜지스터(M1)와 용량 소자(C1)를 접속하는 노드를 N1이라고 나타내고, 트랜지스터(M2)와 회로(401)를 접속하는 노드를 N2라고 나타낸다.
화소 회로(400)는 트랜지스터(M1)를 오프 상태로 함으로써 노드(N1)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 함으로써 노드(N2)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 한 상태로 트랜지스터(M1)를 통하여 노드(N1)에 소정의 전위를 기록함으로써, 용량 소자(C1)를 통한 용량 결합에 의하여 노드(N1)의 전위의 변위에 따라 노드(N2)의 전위를 변화시킬 수 있다.
여기서, 트랜지스터(M1), 트랜지스터(M2) 중 한쪽 또는 양쪽에, 실시형태 1에서 예시한 산화물 반도체가 적용된 트랜지스터를 적용할 수 있다. 그러므로 매우 낮은 오프 전류에 의하여, 노드(N1) 및 노드(N2)의 전위를 장기간에 걸쳐 유지할 수 있다. 또한 각 노드의 전위를 유지하는 기간이 짧은 경우(구체적으로는 프레임주파수가 30Hz 이상인 경우 등)에는, 실리콘 등의 반도체를 적용한 트랜지스터를 사용하여도 좋다.
[구동 방법의 예]
이어서, 도 12의 (B)를 사용하여 화소 회로(400)의 동작 방법의 일례를 설명한다. 도 12의 (B)는 화소 회로(400)의 동작에 따른 타이밍 차트이다. 또한 여기서는 설명을 용이하게 하기 위하여 배선 저항 등의 각종 저항, 트랜지스터나 배선 등의 기생 용량, 및 트랜지스터의 문턱 전압 등의 영향은 고려하지 않는다.
도 12의 (B)에 나타낸 동작에서는, 1프레임 기간을 기간 T1과 기간 T2로 나눈다. 기간 T1은 노드(N2)에 전위를 기록하는 기간이고, 기간 T2는 노드(N1)에 전위를 기록하는 기간이다.
[기간 T1]
기간 T1에는, 배선(G1)과 배선(G2)의 양쪽에 트랜지스터를 온 상태로 하는 전위를 공급한다. 또한 배선(S1)에는 고정 전위인 전위(Vref)를 공급하고, 배선(S2)에는 제 1 데이터 전위(Vw)를 공급한다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 전위(Vref)가 공급된다. 또한 노드(N2)에는 트랜지스터(M2)를 통하여 제 1 데이터 전위(Vw)가 공급된다. 따라서 용량 소자(C1)에는 전위차(Vw-Vref)가 유지된 상태가 된다.
[기간 T2]
이어서, 기간 T2에는 배선(G1)에 트랜지스터(M1)를 온 상태로 하는 전위를 공급하고, 배선(G2)에 트랜지스터(M2)를 오프 상태로 하는 전위를 공급한다. 또한 배선(S1)에는 제 2 데이터 전위(Vdata)를 공급한다. 배선(S2)은 소정의 정전위가 공급되거나, 또는 부유 상태가 되어도 좋다.
노드(N1)에는 트랜지스터(M1)를 통하여 제 2 데이터 전위(Vdata)가 공급된다. 이때 용량 소자(C1)를 통한 용량 결합에 의하여, 제 2 데이터 전위(Vdata)에 따라 노드(N2)의 전위가 전위(dV)만큼 변화된다. 즉, 회로(401)에는 제 1 데이터 전위(Vw)와 전위(dV)를 합한 전위가 입력된다. 또한 도 12의 (B)에서는 dV를 양의 값으로 나타내었지만, 음의 값이어도 좋다. 즉, 전위(Vdata)가 전위(Vref)보다 낮아도 좋다.
여기서 전위(dV)는 용량 소자(C1)의 용량값과 회로(401)의 용량값에 의하여 실질적으로 결정된다. 용량 소자(C1)의 용량값이 회로(401)의 용량값보다 충분히 큰 경우, 전위(dV)는 제 2 데이터 전위(Vdata)에 가까운 전위가 된다.
이와 같이, 화소 회로(400)에서는 2종류의 데이터 신호를 조합함으로써, 표시 소자를 포함한 회로(401)에 공급되는 전위를 생성할 수 있기 때문에, 화소 회로(400) 내에서 계조의 보정을 수행할 수 있다.
또한 화소 회로(400)에서는 배선(S1) 및 배선(S2)에 공급 가능한 최대 전위를 넘는 전위를 생성할 수도 있다. 예를 들어 발광 소자를 사용한 경우에는, 하이 다이내믹 레인지(HDR) 표시 등을 할 수 있다. 또한 액정 소자를 사용한 경우에는, 오버드라이브 구동 등을 실현할 수 있다.
[적용예]
[액정 소자를 사용한 예]
도 12의 (C)에 나타낸 화소 회로(400LC)는 회로(401LC)를 갖는다. 회로(401LC)는 액정 소자(LC)와 용량 소자(C2)를 갖는다.
액정 소자(LC)는 한쪽 전극이 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 다른 쪽 전극이 전위(Vcom2)가 공급되는 배선에 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom1)가 공급되는 배선에 접속된다.
용량 소자(C2)는 유지 용량으로서 기능한다. 또한 용량 소자(C2)는 불필요하면 생략할 수 있다.
화소 회로(400LC)에서는 액정 소자(LC)에 높은 전압을 공급할 수 있기 때문에, 예를 들어 오버드라이브 구동에 의하여 고속 표시를 실현하는 것, 구동 전압이 높은 액정 재료를 적용하는 것 등이 가능하다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써, 사용 온도나 액정 소자(LC)의 열화 상태 등에 따라 계조를 보정할 수도 있다.
[발광 소자를 사용한 예]
도 12의 (D)에 도시된 화소 회로(400EL)는 회로(401EL)를 갖는다. 회로(401EL)는 발광 소자(EL), 트랜지스터(M3), 및 용량 소자(C2)를 갖는다.
트랜지스터(M3)는 게이트가 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 소스 및 드레인 중 한쪽이 전위(VH)가 공급되는 배선에 접속되고, 다른 쪽이 발광 소자(EL)의 한쪽 전극에 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom)가 공급되는 배선에 접속된다. 발광 소자(EL)는 다른 쪽 전극이 전위(VL)가 공급되는 배선에 접속된다.
트랜지스터(M3)는 발광 소자(EL)에 공급되는 전류를 제어하는 기능을 갖는다. 용량 소자(C2)는 유지 용량으로서 기능한다. 용량 소자(C2)는 불필요하면 생략할 수 있다.
또한 여기서는 발광 소자(EL)의 양극 측이 트랜지스터(M3)에 접속되는 구성을 제시하였지만, 음극 측에 트랜지스터(M3)를 접속하여도 좋다. 이때, 전위(VH)와 전위(VL)의 값을 적절히 변경할 수 있다.
화소 회로(400EL)에서는 트랜지스터(M3)의 게이트에 높은 전위를 공급함으로써 발광 소자(EL)에 큰 전류를 흘릴 수 있기 때문에, 예를 들어 HDR 표시 등을 실현할 수 있다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 트랜지스터(M3)나 발광 소자(EL)의 전기 특성의 편차를 보정할 수도 있다.
또한 도 12의 (C), (D)에서 예시한 회로에 한정되지 않고, 트랜지스터나 용량 소자 등을 별도로 추가한 구성으로 하여도 좋다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작할 수 있는 표시 모듈에 대하여 설명한다.
도 13의 (A)에 나타낸 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6005)가 접속된 표시 장치(6006), 프레임(6009), 인쇄 기판(6010), 및 배터리(6011)를 갖는다.
예를 들어 본 발명의 일 형태를 사용하여 제작된 표시 장치를 표시 장치(6006)에 사용할 수 있다. 표시 장치(6006)에 의하여 소비전력이 매우 낮은 표시 모듈을 실현할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 표시 장치(6006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
표시 장치(6006)는 터치 패널로서의 기능을 가져도 좋다.
프레임(6009)은 표시 장치(6006)의 보호 기능, 인쇄 기판(6010)의 동작에 의하여 발생하는 전자기파를 차단하는 기능, 방열판으로서의 기능 등을 가져도 좋다.
인쇄 기판(6010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로, 배터리 제어 회로 등을 갖는다.
도 13의 (B)는 광학식 터치 센서를 갖는 표시 모듈(6000)의 단면 개략도이다.
표시 모듈(6000)은 인쇄 기판(6010)에 제공된 발광부(6015) 및 수광부(6016)를 갖는다. 또한 상부 커버(6001)와 하부 커버(6002)로 둘러싸인 영역에 한 쌍의 도광부(도광부(6017a), 도광부(6017b))를 갖는다.
표시 장치(6006)는 프레임(6009)을 개재하여 인쇄 기판(6010)이나 배터리(6011)와 중첩하여 제공된다. 표시 장치(6006)와 프레임(6009)은 도광부(6017a), 도광부(6017b)에 고정된다.
발광부(6015)로부터 방출된 광(6018)은 도광부(6017a)를 통하여 표시 장치(6006) 상부를 경유하고 도광부(6017b)를 통하여 수광부(6016)에 도달한다. 예를 들어 손가락이나 스타일러스 등의 피검지체에 의하여 광(6018)이 차단됨으로써 터치 조작을 검출할 수 있다.
발광부(6015)는 예를 들어 표시 장치(6006)의 인접한 2변을 따라 복수로 제공된다. 수광부(6016)는 발광부(6015)와 대향하는 위치에 복수로 제공된다. 이로써, 터치 조작이 수행된 위치의 정보를 취득할 수 있다.
발광부(6015)에는 예를 들어 LED 소자 등의 광원을 사용할 수 있고, 특히 적외선을 발하는 광원을 사용하는 것이 바람직하다. 수광부(6016)에는 발광부(6015)가 발하는 광을 받고 전기 신호로 변환하는 광전 소자를 사용할 수 있다. 바람직하게는 적외선을 수광 가능한 포토다이오드를 사용할 수 있다.
광(6018)을 투과시키는 도광부(6017a), 도광부(6017b)를 사용함으로써, 발광부(6015)와 수광부(6016)를 표시 장치(6006) 아래쪽에 배치할 수 있어, 외광이 수광부(6016)에 도달하여 터치 센서가 오동작하는 것을 억제할 수 있다. 특히 가시광을 흡수하고 적외선을 투과시키는 수지를 사용하면 터치 센서의 오동작을 더 효과적으로 억제할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태를 사용하여 제작된 표시 장치를 갖는 전자 기기에 대하여 설명한다.
이하에서 예시하는 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치를 포함한다. 따라서 높은 해상도가 실현된 전자 기기이다. 또한 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부에는, 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 갖는 영상을 표시할 수 있다.
전자 기기로서는, 예를 들어 텔레비전 장치, 노트북형 퍼스널 컴퓨터, 모니터 장치, 디지털 사이니지, 파칭코기, 게임기 등 비교적 큰 화면을 갖는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다.
본 발명의 일 형태가 적용된 전자 기기는 가옥 또는 빌딩의 내벽 또는 외벽, 자동차 등의 내장 또는 외장 등의 평면 또는 곡면을 따라 제공할 수 있다.
도 14의 (A)는 파인더(8100)가 장착된 상태의 카메라(8000)의 외관을 나타낸 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 갖는다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
또한 카메라(8000)는 렌즈(8006)와 하우징이 일체화되어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누르거나 터치 패널로서 기능하는 표시부(8002)를 터치함으로써 촬상할 수 있다.
하우징(8001)은 전극을 갖는 마운트를 갖고, 파인더(8100) 외에 스트로보 장치 등이 접속될 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 갖는다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트에 의하여 카메라(8000)에 장착되어 있다. 파인더(8100)에서는 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼 등으로서의 기능을 갖는다.
카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 또한 파인더가 내장된 카메라(8000)이어도 좋다.
도 14의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 나타낸 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 갖는다. 또한 장착부(8201)에는 배터리(8206)가 내장된다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 갖고, 수신한 영상 정보를 표시부(8204)에 표시할 수 있다. 또한 본체(8203)에는 카메라가 제공되고, 사용자의 안구나 눈꺼풀의 움직임의 정보를 입력 수단으로서 사용할 수 있다.
또한 장착부(8201)는 사용자와 접촉하는 위치에 사용자의 안구의 움직임에 따라 흐르는 전류를 검지할 수 있는 복수의 전극이 제공되고, 시선을 인식하는 기능을 가져도 좋다. 또한 상기 전극을 흐르는 전류에 의하여 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능이나, 사용자의 머리의 움직임에 맞추어 표시부(8204)에 표시되는 영상을 변화시키는 기능을 가져도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 14의 (C), (D), (E)는 헤드 마운트 디스플레이(8300)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301)과, 표시부(8302)와, 밴드상의 고정구(8304)와, 한 쌍의 렌즈(8305)를 갖는다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하면, 사용자는 높은 임장감을 느낄 수 있어 바람직하다. 또한 표시부(8302)의 다른 영역에 표시된 다른 화상을 렌즈(8305)를 통하여 시인함으로써, 시차를 사용한 3차원 표시 등을 할 수도 있다. 또한 하나의 표시부(8302)를 제공하는 구성에 한정되지 않고, 2개의 표시부(8302)를 제공하고 사용자의 한쪽 눈마다 하나의 표시부를 배치하여도 좋다.
또한 표시부(8302)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치는 정세도가 매우 높기 때문에, 도 14의 (E)와 같이 렌즈(8305)를 사용하여 확대하여도 사용자에게 화소가 시인되지 않고 현실감이 더 높은 영상을 표시할 수 있다.
도 15의 (A) 내지 (G)에 나타낸 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 것), 마이크로폰(9008) 등을 갖는다.
도 15의 (A) 내지 (G)에 나타낸 전자 기기는 다양한 기능을 갖는다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 처리하는 기능 등을 가질 수 있다. 또한 전자 기기의 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 전자 기기는 복수의 표시부를 가져도 좋다. 또한 전자 기기는 카메라 등이 제공되고, 정지 화상이나 동영상을 촬영하고 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 15의 (A) 내지 (G)에 나타낸 전자 기기의 상세한 사항에 대하여 이하에서 설명한다.
도 15의 (A)는 텔레비전 장치(9100)를 나타낸 사시도이다. 텔레비전 장치(9100)에는 대화면, 예를 들어 50인치 이상 또는 100인치 이상의 표시부(9001)를 포함시킬 수 있다.
도 15의 (B)는 휴대 정보 단말기(9101)를 나타낸 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말기(9101)는 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 도 15의 (B)에는 3개의 아이콘(9050)을 표시한 예를 나타내었다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수도 있다. 정보(9051)의 예로서는 전자 메일, SNS, 전화 등의 착신의 알림, 전자 메일이나 SNS 등의 제목, 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에는 아이콘(9050) 등을 표시하여도 좋다.
도 15의 (C)는 휴대 정보 단말기(9102)를 나타낸 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 갖는다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 다른 면에 표시되어 있는 예를 나타내었다. 예를 들어, 사용자는 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 수납한 상태에서, 휴대 정보 단말기(9102) 위쪽에서 볼 수 있는 위치에 표시된 정보(9053)를 확인할 수도 있다. 사용자는 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 확인하고, 예를 들어 전화를 받을지 여부를 판단할 수 있다.
도 15의 (D)는 손목시계형 휴대 정보 단말기(9200)를 나타낸 사시도이다. 휴대 정보 단말기(9200)는 예를 들어 스마트 워치로서 사용할 수 있다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 할 수 있다. 또한 휴대 정보 단말기(9200)가, 예를 들어 무선 통신이 가능한 헤드세트와 상호 통신함으로써, 핸즈프리로 통화를 할 수도 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)에 의하여 다른 정보 단말기와 상호로 데이터를 주고받거나 충전을 할 수도 있다. 또한 충전 동작은 무선 급전에 의하여 수행하여도 좋다.
도 15의 (E), (F), (G)는 접을 수 있는 휴대 정보 단말기(9201)를 나타낸 사시도이다. 또한 도 15의 (E)는 휴대 정보 단말기(9201)를 펼친 상태의 사시도이고, 도 15의 (G)는 접은 상태의 사시도이고, 도 15의 (F)는 도 15의 (E)와 (G) 중 한쪽으로부터 다른 쪽으로 변화되는 도중의 상태의 사시도이다. 휴대 정보 단말기(9201)는 접은 상태에서는 가반성이 우수하고, 펼친 상태에서는 이음매가 없고 넓은 표시 영역에 의하여 표시의 일람성(一覽性)이 우수하다. 휴대 정보 단말기(9201)가 갖는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지되어 있다. 예를 들어, 표시부(9001)는 곡률 반경 1㎜ 이상 150㎜ 이하로 구부릴 수 있다.
도 16의 (A)에 텔레비전 장치의 일례를 나타내었다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7500)가 제공되어 있다. 여기서는 스탠드(7103)로 하우징(7101)을 지지한 구성을 나타내었다.
도 16의 (A)에 나타낸 텔레비전 장치(7100)의 조작은 하우징(7101)이 갖는 조작 스위치나, 별체의 리모트 컨트롤러(7111)로 수행할 수 있다. 또는 표시부(7500)에 터치 패널을 적용하고 이를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 조작 버튼 외에 표시부를 가져도 좋다.
또한 텔레비전 장치(7100)는 텔레비전 방송의 수신기나, 네트워크 접속을 위한 통신 장치를 가져도 좋다.
도 16의 (B)에 노트북형 퍼스널 컴퓨터(7200)를 나타내었다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 갖는다. 하우징(7211)에 표시부(7500)가 포함된다.
도 16의 (C), (D)에 디지털 사이니지(Digital Signage: 전자 간판)의 일례를 나타내었다.
도 16의 (C)에 나타낸 디지털 사이니지(7300)는 하우징(7301), 표시부(7500), 및 스피커(7303) 등을 갖는다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
또한 도 16의 (D)는 원기둥 모양의 기둥(7401)에 장착된 디지털 사이니지(7400)를 나타낸 것이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7500)를 갖는다.
표시부(7500)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있고, 또한 사람의 눈에 띄기 쉽기 때문에, 예를 들어 광고의 선전 효과를 높이는 효과가 있다.
표시부(7500)에 터치 패널을 적용하여 사용자가 조작할 수 있는 구성으로 하는 것이 바람직하다. 이로써, 광고 용도뿐만 아니라, 노선 정보나 교통 정보, 상업 시설의 안내 정보 등, 사용자가 요구하는 정보를 제공하기 위한 용도로 사용할 수도 있다.
또한 도 16의 (C), (D)에 나타낸 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311)와 무선 통신에 의하여 연계할 수 있는 것이 바람직하다. 예를 들어, 표시부(7500)에 표시되는 광고의 정보를 정보 단말기(7311)의 화면에 표시하거나 정보 단말기(7311)를 조작함으로써, 표시부(7500)의 표시를 전환할 수 있다.
또한 디지털 사이니지(7300) 또는 디지털 사이니지(7400)가, 정보 단말기(7311)를 조작 수단(컨트롤러)으로 한 게임을 실행하게 할 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참여하여 즐길 수 있다.
도 16의 (A) 내지 (D)의 표시부(7500)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
본 실시형태의 전자 기기는 표시부를 갖는 구성을 갖지만, 표시부를 갖지 않는 전자 기기에도 본 발명의 일 형태를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는, 산화물 반도체막에 불순물을 첨가하여 저저항화시킨 것의 시트 저항을 측정하였다. 또한 상기 산화물 반도체막에 산소를 공급하는 처리를 수행하고, 시트 저항의 변화를 평가하였다.
[시뮬레이션]
먼저, 불순물 원소로서 사용하는 붕소와 인에 대하여, 깊이 방향에서의 불순물 원소의 주입량을 계산하였다.
계산에는, 몬테카를로법에 의하여 이온 주입 과정의 계산을 수행하기 위한 소프트웨어인 TRIM(Transport of Ion in Matter)을 사용하였다.
계산에 사용한 피주입막은, 제 2 절연막으로서 두께 100㎚의 산화 실리콘막, 산화물 반도체막으로서 두께 40㎚의 InGaZnO4막, 및 제 1 절연막으로서 두께 100㎚의 산화 실리콘막을 순차적으로 적층한 적층막으로 하였다. 불순물 원소로서 붕소와 인의 2종류를 계산하였다. 도즈양은 각각 5×1015cm-2로 하였다. 또한 붕소는 빔 에너지를 10keV, 15keV, 20keV, 30keV, 및 40keV의 5조건으로 하고, 인은 50keV, 60keV, 및 70keV의 3조건으로 하였다.
도 17의 (A)에 붕소(11B)의 계산 결과를, 도 17의 (B)에 인(31P)의 계산 결과를 나타내었다. 세로축은 붕소 또는 인의 체적 농도(concentration)를 나타내고, 가로축은 깊이(depth)를 나타낸다.
도 17의 (A)에 나타낸 바와 같이, 빔 에너지가 높을수록 산화물 반도체막 내의 불순물 농도가 높아진다는 것을 확인할 수 있었다. 또한 빔 에너지가 높을수록 불순물 농도가 가장 높은 피크의 위치가 깊어지며, 프로파일이 넓어진다는 것을 확인할 수 있었다. 또한 빔 에너지가 20keV인 조건으로 할 때, 산화물 반도체막(IGZO)과 제 1 절연막(왼쪽의 SiO2)의 계면 근방에서 불순물 농도가 가장 높아진다는 것을 확인할 수 있었다.
도 17의 (B)에서는, 빔 에너지가 높을수록 산화물 반도체막 내의 불순물 농도가 높아진다는 것을 확인할 수 있었다. 또한 계산한 3조건 중 어느 것에서도, 산화물 반도체막과 제 1 절연막의 계면 근방에 불순물 농도가 가장 높은 영역이 형성될 수 있다는 것을 확인할 수 있었다.
[시트 저항의 평가]
이하에서는, 산화물 반도체막 위에 산화물 절연막이 적층된 막에 불순물을 첨가하고, 시트 저항을 측정한 결과에 대하여 설명한다.
[평가 방법]
평가는 다음 절차로 수행하였다.
우선, 유리 기판 위에 두께가 약 40㎚ 내지 50㎚인 산화물 반도체막을 성막하였다. 산화물 반도체막은 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 성막하였다.
이어서, 산화물 반도체막 위에 두께가 약 100㎚인 산화 실리콘막을 성막하였다. 산화 실리콘막은 실레인 가스와 일산화 이질소 가스를 성막 가스로서 사용한 플라스마 CVD법에 의하여 성막하였다. 또한 성막 시의 기판 온도는 350℃로 하였다.
이어서, 산화물 반도체막 내에 산소를 공급하는 처리를 수행하였다. 산소를 공급하는 처리에서는, 산화 실리콘막 위에 산소를 포함하는 분위기하에서의 스퍼터링법에 의하여 금속 산화물막을 성막하고, 산화 실리콘막 내에 산소를 공급한 후에 400℃에서 1시간 동안 가열 처리를 수행하고, 산화 실리콘막으로부터 산화물 반도체막에 산소를 공급하였다. 그 후, 금속 산화물막을 에칭에 의하여 제거하였다. 금속 산화물막은 상기 산화물 반도체막과 같은 조건에서 형성하였다.
이어서, 불순물의 첨가를 수행하였다. 불순물의 첨가는, 질량 분리 기구를 갖지 않는 플라스마 이온 도핑 장치와, 질량 분리 기구를 갖는 이온 주입 장치의 2종류의 장치를 사용하여 수행하였다. 또한 붕소를 공급하기 위한 가스로서, 이온 도핑 장치에서는 B2H6 가스를 사용하고, 이온 주입 장치에서는 BF3 가스를 사용하였다. 한편, 인을 공급하기 위한 가스로서는 PH3 가스를 사용하였다. 플라스마 이온 도핑 장치에서는 불순물의 도즈양 및 가속 전압을, 이온 주입 장치에서는 도즈양 및 빔 에너지를 각각 다르게 한 복수의 시료를 제작하였다. 또한 비교로서 불순물의 첨가를 수행하지 않은 시료도 제작하였다.
이어서, 상기 산화물 반도체막 내에 산소를 공급하는 처리를 다시 수행하였다. 여기서는, 금속 산화물막을 성막한 후의 가열 처리의 온도를 250℃, 350℃, 400℃의 3조건으로 다르게 한 시료, 및 가열 처리를 수행하지 않은 시료의 4종류의 시료를 제작하였다.
마지막으로, 산화 실리콘막을 제거하고 스퍼터링법에 의하여 타이타늄 전극을 형성한 후에, 시트 저항을 측정하였다.
[시트 저항]
도 18의 각 도면에는, 플라스마 도핑법에 의하여 붕소를 도핑한 시료의 시트 저항의 결과를 나타내었다. 도 18의 (A)는 가속 전압 20kV, 도 18의 (B)는 가속 전압 40kV, 도 18의 (C)는 가속 전압 60kV일 때의 결과를 나타낸 것이다. 또한 각 도면에서는 도즈양이 1×1015cm-2에서 1.5×1016cm-2까지의 각 조건에 대하여 나타내었다. 또한 각 도즈양에 대해서는, 가열 처리를 수행하지 않은 것과, 각 온도에서 가열 처리를 수행한 것을 나란히 표기하였다.
도 18의 (A) 내지 (C)에 나타낸 바와 같이, 붕소를 첨가함으로써 산화물 반도체막이 저저항화된다는 것을 확인할 수 있다. 또한 가속 전압이 20kV인 조건과 비교하여, 40kV 및 60kV인 조건에서는 도즈양이 증가됨에 따라 시트 저항이 상승되는 결과가 나왔다. 따라서 도 17의 (A)에 나타낸 TRIM에 의한 시뮬레이션 결과와 합치면, 산화물 반도체막과 그 상부의 산화물 절연막의 계면 근방에서 불순물 농도가 가장 높아지도록 불순물을 첨가함으로써, 안정적으로 저저항화된다는 것을 확인할 수 있었다.
또한 도즈양이 가장 낮은 조건(1×1015cm-2의 조건)을 제외하고 붕소를 첨가한 시료에서는, 가열 처리에 의하여 고저항화되는 현상은 거의 확인되지 않고, 가열 처리 전후에서 저저항 상태를 유지한다.
도 19의 (A), (B)는 플라스마 도핑법에 의하여 인을 도핑한 시료의 시트 저항의 결과를 나타낸 것이다. 도 19의 (A)는 가속 전압 60kV, 도 19의 (B)는 가속 전압 70kV일 때의 결과를 나타낸 것이다.
불순물 원소로서 인을 첨가한 경우에도 산화물 반도체막이 저저항화된다는 것을 확인할 수 있었다. 또한 도즈양이 많을수록 저항이 높아지는 경향이 있고, 최적의 도즈양의 범위가 존재한다는 것을 확인할 수 있다.
이어서, 질량 분리 기구를 갖는 이온 주입 장치를 사용하여 불순물 원소를 첨가한 경우의 시트 저항의 평가 결과를 제시한다. 이온 주입법은 질량 분리 기구를 가지므로 플라스마 도핑법과 비교하여 목적의 이온 이외의 불순물 이온의 혼입이 적기 때문에, 더 정밀한 제어를 수행할 수 있는 방법이다.
도 20의 (A)에 붕소(11B)를, 도 20의 (B)에 인(31P)을 각각 첨가한 경우의 결과를 나타내었다. 또한 도 20의 (A), (B)에는 불순물 원소의 첨가를 수행하지 않은 시료에 대해서도 같이 나타내었다.
이온 주입 장치를 사용한 경우에도, 상기 플라스마 도핑법과 비슷한 경향을 보인다는 것을 확인할 수 있었다.
또한 플라스마 이온 도핑법과 이온 주입법을 비교하면, 플라스마 이온 도핑법에서 더 적은 도즈양으로 저항값이 낮고 안정되기 쉬운 경향이 확인된다. 이는, 플라스마 이온 도핑 장치가 질량 분석 기구를 갖지 않아, 목적의 이온 이외의 불순물 이온이 산화물 반도체막의 저항값에 영향을 미치기 때문이라고 생각된다.
[불순물 농도의 평가]
이하에서는, 위에서 제작한 시료를 사용하여 불순물 원소의 깊이 방향의 농도 분포를 측정한 결과에 대하여 설명한다. 측정은 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 수행하였다. 시료로서는 산화물 반도체막에 이온 주입 장치에 의하여 붕소(11B)를 첨가한 것과 인(31P)을 첨가한 것의 2종류를 사용하였다. 붕소의 첨가 조건은 빔 에너지를 20keV로 하고 도즈양을 5×1015cm-2로 하였다. 인의 첨가 조건은 빔 에너지를 60keV로 하고 도즈양을 5×1015cm-2로 하였다.
도 21의 (A)에 붕소를 첨가한 시료의 SIMS 분석 결과를 나타내고, 도 21의 (B)에 인을 첨가한 시료의 SIMS 분석 결과를 나타내었다. 또한 각 도면에서는 산화 실리콘막(SiO2)을 표준 시료로서 정량한 프로파일과, 산화물 반도체막(IGZO)을 사용하여 정량한 프로파일의 2개를 나란히 나타내었다.
도 21의 (A)로부터, 산화 실리콘막은 산화물 반도체막과의 계면에 가까울수록 붕소의 농도가 높아지는 농도 구배를 갖는다는 것을 알 수 있다. 한편, 산화물 반도체막은 산화 실리콘막과의 계면에 가까울수록 붕소의 농도가 높아지는 농도 구배를 갖는다는 것을 알 수 있다. 즉, 이들의 계면 근방에 붕소의 농도가 가장 높은 영역이 위치한다는 것을 확인할 수 있었다. 또한 농도 구배의 기울기는 산화 실리콘막보다 산화물 반도체막에서 더 크다는 것을 알았다.
도 21의 (B)에 나타낸 인을 첨가한 시료에 대해서도, 도 21의 (A)와 거의 같은 경향이 확인되었다. 즉, 인을 첨가한 시료에서도, 산화 실리콘막과 산화물 반도체막의 계면 근방에 인의 농도가 가장 높은 영역이 위치한다는 것, 또한 농도 구배의 기울기가 산화 실리콘막보다 산화물 반도체막에서 더 크다는 것을 알았다.
상술한 결과로부터, 붕소나 인 등의 불순물 원소를 산화물 절연막을 통하여 산화물 반도체층에 첨가함으로써, 저항이 매우 낮고 안정적인 산화물 반도체막을 형성할 수 있다는 것을 확인할 수 있었다. 또한 산화물 절연막과 산화물 반도체막의 계면 근방에 가장 농도가 높은 영역을 제공함으로써, 산화물 반도체막에 산소를 공급하는 처리를 수행하여도, 저항값의 상승이 보이지 않는다는 것을 확인할 수 있었다. 이 결과는, 산화물 절연막에 붕소나 인 등의 불순물 원소를 첨가하면, 산화물 절연막에 산소에 대한 차단성이 부여되고 산소가 확산되기 어려운 상태가 되기 때문이라고 추정될 수 있다.
(실시예 2)
이하에서는, 본 발명의 일 형태의 트랜지스터를 제작하고, 전기 특성을 평가하였다.
[시료의 제작]
제작한 트랜지스터의 구성에는, 실시형태 1 및 도 3에서 예시한 트랜지스터(100A)를 원용할 수 있다. 또한 여기서는 불순물 원소로서 붕소와 인을 사용하고 첨가 조건을 다르게 한 복수의 시료를 제작하였다. 또한 비교로서 불순물 원소를 첨가하지 않은 시료도 마찬가지로 제작하였다.
우선, 유리 기판 위에 두께가 약 100㎚인 텅스텐막을 스퍼터링법에 의하여 형성하고, 이를 가공하여 제 1 게이트 전극을 얻었다. 이어서, 제 1 게이트 절연층으로서 두께가 약 240㎚인 질화 실리콘막과, 두께가 약 60㎚인 질화 실리콘막과, 두께가 약 5㎚인 산화질화 실리콘막을 플라스마 CVD법에 의하여 적층시켜 형성하였다.
이어서, 제 1 게이트 절연층 위에 두께가 약 40㎚인 금속 산화물막을 성막하고, 이를 가공하여 반도체층을 얻었다. 금속 산화물막의 성막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1.2[원자수비])을 사용한 스퍼터링법에 의하여 수행하였다. 그 후, 질소 분위기하에 있어서 400℃의 온도에서 1시간 동안 가열 처리를 수행하고, 이어서 산소와 질소의 혼합 분위기하에 있어서 400℃에서 1시간 동안 가열 처리를 수행하였다.
그리고 제 2 게이트 절연층이 되는 두께가 약 100㎚인 산화질화 실리콘막을 플라스마 CVD법에 의하여 형성하였다. 그 후, 질소 분위기하, 온도 400℃, 1시간이라는 조건에서 가열 처리를 수행하였다. 이어서, 산소 공급 처리로서 산소를 포함하는 분위기하에서 플라스마 처리를 수행하였다.
다음으로, 제 2 게이트 절연층 위에 스퍼터링법에 의하여 두께가 약 20㎚인 금속 산화물막을 성막하였다. 금속 산화물막의 성막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1.2[원자수비])을 사용한 스퍼터링법에 의하여 수행하였다.
이어서, 금속 산화물막 위에 두께가 약 100㎚인 몰리브데넘막을 스퍼터링법에 의하여 적층시켜 성막하였다. 그 후, 몰리브데넘막과 금속 산화물막의 일부를 에칭에 의하여 제거하여 제 2 게이트 전극과 금속 산화물층을 얻었다.
그리고 제 2 게이트 전극을 마스크로서 사용하여 불순물 원소의 첨가 처리를 수행하였다. 불순물의 첨가에는 플라스마 이온 도핑 장치를 사용하였다. 또한 붕소를 공급하기 위한 가스로서는 B2H6 가스를, 인을 공급하기 위한 가스로서는 PH3 가스를 사용하였다. 불순물의 도즈양 및 가속 전압을 다르게 한 복수의 시료를 제작하였다. 또한 비교로서 불순물의 첨가를 수행하지 않은 시료도 제작하였다.
이어서, 트랜지스터를 덮는 보호 절연층으로서 두께가 약 300㎚인 산화질화 실리콘막을 플라스마 CVD법에 의하여 성막하였다. 산화질화 실리콘막의 성막 온도는 220℃로 하였다. 그 후, 질소 분위기하, 온도 350℃, 1시간이라는 조건에서 가열 처리를 수행하였다. 그리고 트랜지스터를 덮는 절연층 및 제 2 게이트 절연층의 일부에 개구를 형성하고, 몰리브데넘막을 스퍼터링법에 의하여 성막한 후, 이를 가공하여 소스 전극 및 드레인 전극을 얻었다. 그 후, 평탄화층으로서 두께가 약 1.5㎛인 아크릴막을 형성하고, 질소 분위기하, 온도 250℃, 1시간이라는 조건에서 가열 처리를 수행하였다.
상술한 공정을 거쳐 유리 기판 위에 형성된 트랜지스터를 얻었다.
[트랜지스터의 Id-Vg 특성]
이어서, 위에서 제작한 트랜지스터의 Id-Vg 특성을 측정하였다.
트랜지스터의 Id-Vg 특성의 측정 조건으로서는, 제 1 게이트 전극에 인가하는 전압(이하 게이트 전압(Vg)이라고도 함) 및 제 2 게이트 전극에 인가하는 전압((Vbg)라고도 함)을 -15V에서 +20V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(이하 소스 전압(Vs)이라고도 함)을 0V(comm)로 하고, 드레인 전극에 인가하는 전압(이하 드레인 전압(Vd)이라고도 함)을 0.1V 및 20V로 하였다.
도 22에 붕소를 첨가한(B-Dope) 트랜지스터의 Id-Vg 특성을 나타내고, 도 23에 인을 첨가한 트랜지스터의 Id-Vg 특성을 나타내었다. 도 22 및 도 23에서는, 가로 방향으로 불순물의 첨가 조건이 다른 결과를 나란히 나타내었다. 또한 각 도면에서는 불순물의 첨가를 수행하지 않은(Non Dope) 트랜지스터에 대해서도 나란히 나타내었다. 도 22 및 도 23에서는 트랜지스터의 채널 폭이 50㎛이고 채널 길이가 2㎛, 3㎛, 6㎛인 3종류의 트랜지스터에 대하여 나타내었다.
도 22에 나타낸 바와 같이, 붕소를 첨가한 트랜지스터에서는, 불순물을 첨가하지 않은 트랜지스터와 비교하여 큰 전류를 흘릴 수 있다는 것을 알았다. 이는 소스 영역 및 드레인 영역의 저항이 충분히 저감되어 있다는 것을 의미한다. 또한 가속 전압이 20kV인 조건에서는, 도즈양에 상관없이 채널 길이가 2㎛로 짧은 트랜지스터이어도 양호한 특성을 나타내었다. 한편, 가속 전압이 60kV로 높은 조건에서는, 다른 조건에 비하여 전류값이 낮은 경향이 있었다. 이 경향은, 상기 실시예 1의 시트 저항 등의 결과에서 확인된 경향과 일치한다.
또한 도 23에 나타낸 바와 같이, 인을 첨가한 트랜지스터도 붕소의 경우와 마찬가지로 양호한 전기 특성을 나타내었다. 또한 도즈양이 높은 조건에서는, 채널 길이가 짧은 트랜지스터에서 문턱 전압의 음 측에서의 편차가 산견된다.
또한 여기서는 불순물 원소의 첨가에 사용한 장치로서, 질량 분리 기구를 갖지 않는 플라스마 이온 도핑 장치를 사용하였기 때문에, 목적의 원소 외에 수소도 첨가되었을 우려가 있다. 그러므로 도 22 및 도 23의 채널 길이가 짧은 트랜지스터에서 확인된 문턱 전압의 음 측으로의 변동은, 상기 수소의 영향을 받았을 가능성이 있다. 그러므로 질량 분리 기구를 갖는 이온 주입 장치를 사용함으로써, 전기 특성이 더 양호한 트랜지스터를 제작할 수 있다고 추정된다.
(실시예 3)
이하에서는, 본 발명의 일 형태의 트랜지스터를 제작하고, 신뢰성을 평가하였다.
신뢰성 평가를 수행한 트랜지스터에는, 상기 실시예 2에서 예시한 제작 공정을 원용할 수 있다. 불순물 원소로서는 붕소를 사용하고, 불순물 원소의 첨가는 플라스마 이온 도핑 장치를 사용하여 수행하였다. 가속 전압은 20kV로 하고 도즈양은 5×1015cm-2로 하였다. 또한 보호층으로서 기능하는 산화질화 실리콘막의 성막 온도를 350℃로 하였다.
제작한 트랜지스터의 Id-Vg 특성을 도 24의 (A)에 나타내었다. 트랜지스터의 크기는 채널 길이가 3㎛이고 채널 폭이 50㎛이다.
이어서, 상기 트랜지스터를 사용하여, 신뢰성 평가로서 게이트 바이어스 스트레스 시험(GBT 시험)을 수행하였다. GBT 시험에서는 트랜지스터가 형성된 기판을 60℃로 유지하고, 트랜지스터의 소스와 드레인에 0V, 게이트에 20V 또는 -20V의 전압을 인가하고, 이 상태를 1시간 유지하였다. 여기서는, 시험 환경을 어두운 상태로 하고, 게이트에 양의 전압을 인가하는 시험을 PBTS, 음의 전압을 인가하는 시험을 NBTS라고 표기한다. 또한 시료에 광을 조사한 상태에서의 PBTS를 PBITS, NBTS를 NBITS라고 표기한다. 광의 조사에는 약 10000lx의 백색 LED 광을 사용하였다.
도 24의 (B)에는 게이트 바이어스 스트레스 시험 전후의 문턱 전압의 변동값(ΔVth)을 나타내었다. 도 24의 (B)에 나타낸 바와 같이, 제작한 트랜지스터의 문턱 전압의 변동은 매우 작다는 것이 확인되었다.
상술한 바와 같이, 본 발명의 일 형태의 트랜지스터는 양호한 전기 특성과 높은 신뢰성을 갖는다는 것이 확인되었다.
(실시예 4)
본 실시예에서는, 불순물 원소를 첨가한 산화물을 포함하는 절연막에 대하여, 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)을 사용하여 산소의 차단성을 평가하였다.
[평가 1]
여기서는, 산화물 반도체막 위의 산화물 절연막에 산소를 공급하는 처리를 수행한 후, 불순물의 공급을 수행한 시료를 제작하고, TDS 측정을 수행하였다.
[시료의 제작]
우선, 유리 기판 위에 두께가 약 40㎚인 산화물 반도체막을 성막하였다. 산화물 반도체막은 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 성막하였다.
이어서, 산화물 반도체막 위에 두께가 약 100㎚인 산화 실리콘막을 성막하였다. 산화 실리콘막은 실레인 가스와 일산화 이질소 가스를 성막 가스로서 사용한 플라스마 CVD법에 의하여 성막하였다. 또한 성막 시의 기판 온도는 350℃로 하였다.
이어서, 산화물 반도체막 내에 산소를 공급하는 처리를 수행하였다. 산소를 공급하는 처리에서는, 산화 실리콘막 위에 산소를 포함하는 분위기하에서의 스퍼터링법에 의하여 금속 산화물막을 성막하고, 산화 실리콘막 내에 산소를 공급한 후에 400℃에서 1시간 동안 가열 처리를 수행하고, 산화 실리콘막으로부터 산화물 반도체막에 산소를 공급하였다. 그 후, 금속 산화물막을 에칭에 의하여 제거하였다. 금속 산화물막은 상기 산화물 반도체막과 같은 조건에서 형성하였다.
이어서, 불순물의 첨가를 수행하였다. 불순물의 첨가는 질량 분리 기구를 갖는 이온 주입 장치를 사용하여 수행하였다. 여기서는, 불순물로서 붕소(11B), 인(31P), 및 아르곤(40Ar)을 각각 주입한 시료를 제작하였다. 또한 비교 시료로서 불순물의 주입을 수행하지 않은 시료도 제작하였다.
불순물의 주입은, 산화 실리콘막을 통하여 산화물 반도체막에 이온이 도달하도록 최적화된 조건에서 수행하였다. 붕소의 주입 조건은 빔 에너지를 20keV로 하고 도즈양을 5×1015cm-2로 하였다. 인의 주입 조건은 빔 에너지를 60keV로 하고 도즈양을 5×1015cm-2로 하였다. 아르곤의 주입 조건은 빔 에너지를 70keV로 하고 도즈양을 5×1015cm-2로 하였다.
[TDS 분석 결과]
도 25에, 산소 분자(질량 전하비(M/z) 32)의 TDS 분석 결과를 나타내었다. 각 도면에서 세로축은 검출 강도를 나타내고, 가로축은 기판 온도를 나타낸다.
이온 주입을 수행하지 않은 시료에서는, 기판 온도가 약 150℃ 내지 300℃에서 산소가 방출된다는 것이 확인되었다. 한편, 붕소 및 인을 주입한 시료에서는, 산소가 거의 방출되지 않는다는 것이 확인되었다. 이 결과로부터, 붕소 및 인을 주입함으로써, 산화 실리콘막 내의 과잉 산소가 안정화되어, 외방 확산을 억제할 수 있다는 것을 알 수 있다.
한편, 아르곤을 주입한 시료에서는, 산소의 방출이 현저하고, 산소의 외방 확산 억제의 효과가 작다는 것이 확인되었다. 또한 여기서는 제시하지 않았지만, 아르곤을 주입한 시료에서는, 산소 외에 아르곤(M/z=20 및 M/z=40)이 기판 온도가 약 250℃ 내지 430℃의 범위에서 방출된다는 결과가 얻어졌다. 이 결과로부터, 희가스인 아르곤은 산화 실리콘 내의 산소와의 상호 작용이 작고, 과잉 산소를 안정화시키는 작용은 크게 기대하지 못하는 것으로 추정된다.
[평가 2]
여기서는, 산소를 공급하는 처리를 수행한 제 1 산화물 절연막 위에 제 2 산화물 절연막을 형성하고, 제 2 산화물 절연막에 불순물의 공급을 수행한 시료를 제작하고, TDS 측정에 의하여 제 2 산화물 절연막의 산소 차단성을 평가하였다.
[시료의 제작]
먼저, 유리 기판 위에 제 1 산화물 절연막으로서 두께가 약 150㎚인 산화 실리콘막을 성막하였다. 산화 실리콘막은 상기 평가 1과 같은 조건에서 성막하였다.
이어서, 제 1 산화물 절연막에 산소를 공급하는 처리를 수행하였다. 산소를 공급하는 처리에서는, 산화 실리콘막 위에 산소를 포함하는 분위기하에서의 스퍼터링법에 의하여 금속 산화물막을 성막하고, 산화 실리콘막 내에 산소를 공급하였다. 그 후, 금속 산화물막을 에칭에 의하여 제거하였다. 금속 산화물막은 실리콘을 포함하는 인듐 주석 산화물 타깃을 사용하여 성막하였다.
이어서, 제 2 산화물 절연막으로서 두께가 약 100㎚인 산화 실리콘막을 상기와 비슷한 방법에 의하여 성막하였다.
이어서, 불순물의 첨가를 수행하였다. 불순물의 첨가는 질량 분리 기구를 갖는 이온 주입 장치를 사용하여 수행하였다. 평가 1과 마찬가지로, 불순물로서 붕소(11B), 인(31P), 및 아르곤(40Ar)을 각각 주입한 시료를 제작하였다. 또한 비교 시료로서 불순물의 주입을 수행하지 않은 시료도 제작하였다.
불순물의 주입은, 제 2 산화 실리콘막에만 이온이 주입되도록 최적화된 조건에서 수행하였다. 붕소의 주입 조건은 빔 에너지를 5keV로 하고 도즈양을 5×1015cm-2로 하였다. 인의 주입 조건은 빔 에너지를 10keV로 하고 도즈양을 5×1015cm-2로 하였다. 아르곤의 주입 조건은 빔 에너지를 10keV로 하고 도즈양을 5×1015cm-2로 하였다.
[TDS 분석 결과]
도 26에 TDS 분석 결과를 나타내었다.
이온 주입을 수행하지 않은 시료에서는, 기판 온도가 약 250℃ 내지 450℃에서 산소가 방출된다는 것이 확인되었다. 한편, 붕소 및 인을 주입한 시료에서는, 산소가 거의 방출되지 않는다는 것이 확인되었다. 이 결과로부터, 붕소 및 인을 주입함으로써, 산화 실리콘막 내의 과잉 산소가 안정화되어, 외방 확산을 억제할 수 있다는 것을 알 수 있다.
한편, 아르곤을 주입한 시료에서는, 이온 주입을 수행하지 않은 시료보다 저온(150℃ 부근)에서 산소가 방출된다는 것이 확인되었다. 이는, 이온 주입 시에 제 2 산화물 절연막에 대미지가 생겨, 산소의 이탈이나 확산이 일어나기 쉬운 상태가 되기 때문이라고 추정된다.
상술한 결과로부터, 산화물 절연막에 붕소 및 인을 주입함으로써, 과잉 산소가 이탈되기 어려운 상태가 되는 것을 알았다. 또한 붕소나 인을 주입함으로써, 산화물 절연막에 산소의 확산을 차단하는 기능을 부여할 수 있다는 것이 확인되었다.
(실시예 5)
본 실시예에서는, 이온 주입을 수행한 시료를 제작하고, XPS 분석을 수행한 결과에 대하여 설명한다.
여기서는, 다음 2종류의 시료를 제작하고 분석을 수행하였다. 첫 번째는 산화물 반도체막에 직접 이온 주입을 수행한 시료이고, 두 번째는 산화물 반도체막 위에 산화물 절연막을 적층시킨 적층막에 이온 주입을 수행한 시료이다.
[시료의 제작]
먼저, 상기 첫 번째 시료에 대하여 설명한다. 유리 기판 위에 두께가 약 40㎚인 산화물 반도체막을 성막하였다. 성막 방법에는 실시예 4를 원용할 수 있다. 이어서, 산화물 반도체막에 이온 주입법에 의하여 붕소(11B)를 주입하였다. 붕소의 주입 조건은 빔 에너지를 5keV로 하고 도즈양을 1×1016cm-2로 하였다.
두 번째 시료에는, 이온 주입 조건을 제외하고는 실시예 4에서의 평가 1의 기재를 원용할 수 있다. 이온 주입은, 이온 주입법에 의하여, 붕소(11B)가 산화물 반도체막에 도달하도록 최적화된 조건에서 수행하였다. 붕소의 주입 조건은 빔 에너지를 20keV로 하고 도즈양을 1×1016cm-2로 하였다.
[XPS 분석]
위에서 제작한 2종류의 시료에 대하여 XPS 분석을 수행하였다. XPS 측정의 X선원에는 Mg-Kα(1253.6eV)를 사용하였다. XPS 분석은 스퍼터링과 조합되어 깊이 방향의 분석을 수행하였다. 스퍼터링에서는 아르곤 이온을 사용하고, 가속 전압을 2.0kV로 하였다. 스퍼터링 속도는 SiO2로 환산하여 약 5㎚/min이다.
도 27의 (A)는 산화물 반도체막에 직접 이온 주입을 수행한 시료에서의, XPS 분석으로 얻은 깊이 프로파일을 나타낸 것이다. 가로축은 스퍼터 시간(sputter time)을 나타내고, 세로축은 원자수비(composition ratio)를 나타낸다.
도 27에 나타낸 바와 같이, 붕소는 산화물 반도체막(IGZO)의 표면 근방에서 수 atoms%의 농도로 검출되었다.
도 27의 (B)는 산화물 반도체(IGZO)에서의 붕소의 1s 궤도에 관련된 피크가 얻어지는 에너지 범위의 XPS 스펙트럼을 나타낸 것이다. 가로축은 결합 에너지(Binding Energy)를 나타내고, 세로축은 광전자의 강도(intensity)를 나타낸다. 192eV 부근에서 피크가 관측되고 188eV 부근에서는 피크가 관측되지 않기 때문에, 산화물 반도체막 내의 붕소는 산화 상태로 존재하고, 붕소 단체로는 거의 존재하지 않는다는 것이 확인되었다.
도 27의 (C)는 인듐의 3d5/2 궤도에 관련된 피크가 얻어지는 에너지 범위에서의 XPS 스펙트럼을 나타낸 것이다. 443eV 근방에서 피크가 관측되기 때문에, 금속 상태의 인듐이 존재한다는 것을 알 수 있다. 따라서 붕소는 인듐과 결합된 산소를 빼앗아 산소 결손을 발생시키는 것으로 추정된다.
도 28의 (A)는 산화물 반도체막 위에 산화물 절연막을 적층시킨 적층막에 이온 주입을 수행한 시료에서의, XPS 분석으로 얻은 깊이 프로파일을 나타낸 것이다. 산화물 절연막(SiON)과 산화물 반도체막(IGZO)의 계면 근방에서 수 atoms%의 농도로 붕소가 검출되었다.
도 28의 (B)는 산화물 절연막(SiON)에서의 붕소의 1s 궤도에 관련된 피크가 얻어지는 에너지 범위의 XPS 스펙트럼을 나타낸 것이다. 산화물 절연막 내에서도, 산화물 반도체막과 마찬가지로 붕소는 산화 상태로 존재하고, 붕소 단체로는 거의 존재하지 않는다는 것이 확인되었다. 따라서 붕소가 산화물 절연막 내의 산소와 결합된다는 것이 확인되었다.
상술한 결과로부터, 산화물 반도체막 및 산화물 절연막 내에 주입된 붕소는, 막 내의 산소와 결합되어 산화물의 상태로 존재한다는 것이 확인되었다.
(실시예 6)
본 실시예에서는, 본 발명의 일 형태의 트랜지스터를 제작하고, 전기 특성을 평가하였다.
[시료의 제작]
먼저, 실시예 2에서 제시한 방법과 비슷한 방법에 의하여, 유리 기판 위에 제 1 게이트 전극, 제 1 게이트 절연층, 반도체층, 제 2 게이트 절연층을 형성하였다. 그리고 제 2 게이트 절연층 위에 스퍼터링법에 의하여 두께가 약 10㎚인 산화 알루미늄막을 성막하고, 이어서 두께가 약 5㎚인 타이타늄막, 두께가 약 300㎚인 알루미늄막, 및 두께가 약 50㎚인 타이타늄막을 순차적으로 성막하고, 이들 금속막과 산화 알루미늄막의 일부를 에칭에 의하여 제거하여 제 2 게이트 전극과 금속 산화물층을 얻었다.
다음으로, 제 2 게이트 전극을 마스크로서 사용하여, 이온 주입법에 의하여 불순물 원소를 주입하였다. 여기서는, 붕소(11B)를 주입한 시료와, 인(31P)을 주입한 시료의 2종류를 제작하였다. 붕소의 주입 조건은 빔 에너지를 15keV로 하고 도즈양을 3×1015cm-2로 하였다. 인의 주입 조건은 빔 에너지를 45keV로 하고 도즈양을 1×1015cm-2로 하였다.
그 후, 실시예 2와 비슷한 방법에 의하여 보호 절연층을 형성하고, 가열 처리를 수행하였다. 소스 전극 및 드레인 전극에는 스퍼터링법에 의하여 성막한 두께가 약 50㎚인 텅스텐막, 두께가 약 400㎚인 알루미늄막, 및 두께가 약 100㎚인 타이타늄막의 적층막을 사용하였다. 이어서, 실시예 2와 마찬가지로 평탄화층을 형성하고, 가열 처리를 수행하였다.
상술한 공정을 거쳐, 불순물 원소로서 붕소 또는 인을 사용한 2종류의 시료를 얻었다.
[트랜지스터의 Id-Vg 특성]
이어서, 위에서 제작한 트랜지스터의 Id-Vg 특성을 측정하였다. 측정 조건에는 실시예 2를 원용할 수 있다.
도 29에, 불순물 원소로서 붕소를 사용한 트랜지스터와 인을 사용한 트랜지스터의 Id-Vg 특성을 나타내었다. 도 29에서는 트랜지스터의 채널 폭이 50㎛이고, 채널 길이가 2㎛, 3㎛, 6㎛인 3종류의 트랜지스터를 나타내었다. 각 트랜지스터의 측정수는 20이다.
도 29에 나타낸 바와 같이, 붕소를 첨가한 트랜지스터 및 인을 첨가한 트랜지스터는 모두 전기 특성이 매우 양호하다는 것이 확인되었다.
100, 100A: 트랜지스터, 102: 기판, 103, 110, 116, 118: 절연층, 103d, 108n, 110d: 영역, 106, 106c, 112, 120a, 120b: 도전층, 108, 108c: 반도체층, 112f: 도전막, 114: 금속 산화물층, 114f: 금속 산화물막, 130A, 130B: 용량 소자, 140: 불순물 원소, 141a, 141b, 142: 개구부

Claims (13)

  1. 반도체층과, 제 1 절연층과, 제 1 도전층을 갖는 반도체 장치로서,
    상기 반도체층은 섬 형상의 상면 형상을 갖고,
    상기 제 1 절연층은 상기 반도체층의 상면 및 측면과 접하여 제공되고,
    상기 제 1 도전층은 상기 제 1 절연층 위에 위치하고, 또한 상기 반도체층과 중첩되는 부분을 갖고,
    상기 반도체층은 금속 산화물을 포함하고,
    상기 제 1 절연층은 산화물을 포함하고,
    상기 반도체층은 상기 제 1 도전층과 중첩되는 제 1 영역과, 상기 제 1 도전층과 중첩되지 않는 제 2 영역을 갖고,
    상기 제 1 절연층은 상기 제 1 도전층과 중첩되는 제 3 영역과, 상기 제 1 도전층과 중첩되지 않는 제 4 영역을 갖고,
    상기 제 2 영역 및 상기 제 4 영역은 제 1 원소를 포함하고,
    상기 제 1 원소는 인, 붕소, 마그네슘, 알루미늄, 또는 실리콘이고,
    상기 제 1 원소는 산소와 결합된 상태로 존재하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 영역 또는 상기 제 4 영역은 X선 광전자 분광법 분석에서 상기 제 1 원소의 산화 상태에 기인하는 피크가 관측되는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 영역은 상기 제 4 영역보다 상기 제 1 원소의 농도가 높은 영역을 갖는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 영역에서는 상기 제 1 원소는 상기 제 1 절연층에 가까울수록 농도가 더 높은 농도 구배를 갖는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 4 영역에서는 상기 제 1 원소는 상기 반도체층에 가까울수록 농도가 더 높은 농도 구배를 갖는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체층은 상기 제 1 원소의 농도가 1×1020atoms/cm3 이상 1×1022atoms/cm3 이하인 영역을 갖는, 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    제 2 절연층을 갖고,
    상기 반도체층은 상기 제 2 절연층 위에서 접하여 제공되고,
    상기 제 1 절연층은 상기 반도체층과 중첩되지 않는 영역에서 상기 제 2 절연층과 접하는 부분을 갖고,
    상기 제 2 절연층은 상기 반도체층과 중첩되지 않고 상기 제 1 원소를 포함하는 제 5 영역을 갖는, 반도체 장치.
  8. 제 7 항에 있어서,
    제 2 도전층을 갖고,
    상기 제 2 도전층은 상기 제 2 절연층보다 아래쪽에 위치하고, 또한 상기 반도체층 및 상기 제 1 도전층과 중첩되는 영역을 갖는, 반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 절연층과 상기 제 1 도전층 사이에 금속 산화물층을 갖고,
    상기 금속 산화물층은 상기 반도체층과 동일한 원소를 하나 이상 포함하는, 반도체 장치.
  10. 반도체 장치의 제작 방법으로서,
    금속 산화물을 포함하는 섬 형상의 반도체층을 형성하는 제 1 공정과,
    상기 섬 형상의 반도체층 위에 산화물을 포함하는 제 1 절연층을 형성하는 제 2 공정과,
    상기 제 1 절연층 위에 상기 반도체층의 일부와 중첩되는 제 1 도전층을 형성하는 제 3 공정과,
    상기 제 1 도전층으로 덮이지 않는 영역에서 상기 제 1 절연층 및 상기 반도체층 내에 제 1 원소를 공급하는 제 4 공정을 갖고,
    상기 제 1 원소는 인, 붕소, 마그네슘, 알루미늄, 또는 실리콘인, 반도체 장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 제 4 공정에서 상기 제 1 원소는 상기 반도체층에서의 농도가 상기 제 1 절연층에 가까울수록 더 높은 농도 분포가 되도록 공급되는, 반도체 장치의 제작 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제 4 공정에서 상기 제 1 원소는 플라스마 이온 도핑법 또는 이온 주입법을 사용하여 공급되는, 반도체 장치의 제작 방법.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 4 공정 후에, 가열 처리를 수행하는 제 5 공정을 갖고,
    상기 가열 처리는 200℃ 이상 400℃ 이하의 온도 범위에서 수행되는, 반도체 장치의 제작 방법.
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